JPH01175253A - 半導体記憶装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、半導体記憶装置に関し、特にダイナミック型
ＲＡＭ　（ＤＲＡＭ）及びその製造方法に関する。

従来の技術 第４図は、従来のこの種の半導体記憶装置の１つの例を
示す断面図である。図示の半導体記憶装置は、１つのメ
モリセルに相当するものである。

例えば、高濃度ｐ型半導体基体１上に低濃度エビクキシ
ャル層を有する半導体基板２　（以下、ｐ゛／ｐエピタ
キシャル半導体基板と略称する場合もある）上の素子分
離領域３で画成された領域の一部に、高濃度ｐ型半導体
基板１に達する垂直な溝４が形成されている。その溝４
の表面は、薄い絶縁膜６で覆われ、更に導電性物質７で
埋め込まれている。その絶縁膜６を挟んだ導電性物質７
と高濃度ｐ型半導体基板・１とが電荷を蓄積するすなわ
ちデータを電気的に記憶する容量素子を構成している。

更に、そのような容量素子に隣接して、ＭＯＳトランジ
スタが形成されている。

ＭＯＳ）ランジスタのソース・ドレイン領域は、ｐ”／
ｐエピタキシャル半導体基板の表面にｎ型拡散層１４と
して形成され、そして、その一方の拡散層１４（例えば
ドレイン）が、その上の面を介して溝４に充填された導
電性物質７と接続されている。また、例えば、ワード線
をも構成するＭＯＳトランジスタのゲート電極層１５が
ｐ”／ｐエピタキシャル半導体基板上の薄い絶縁膜６ａ
を介して、上層に形成されている。更に、全体を覆う層
間絶縁膜９に、他方の拡散層１４（例えばソース）に達
するコンタクトホール１０が形成され、層間膜９上に金
属配線層１１が堆積されて、例えばビット線を構成して
いる。

以上のような構成のため、記憶セル全面積に占めるＭＯ
Ｓ）ランジスタの割合が大きくなっていた。また、コン
タクト１０が直接拡散層１４（ソース・ドレイン領域）
に接続されており、ＭＯＳトランジスタの動作時に、寄
生容量がこの部分に付加される問題があった。

発明が解決しようとする問題点 上述した従来の半導体記憶装置は、記憶セル全面積に占
めるＭＯＳ）ランジスタの割合が大きく、記憶セル面積
の縮小化にＭＯＳ）ランジスタの領域が大きな制限を与
えているという欠点がある。

また、コンタクト部分に寄生容量が発生するので、ＭＯ
Ｓ）ランジスタの動作スピードを低下させるという欠点
もある。

そこで、本発明は、上記した問題を解決した半導体記憶
装置及びその製造方法を提供せんとするものである。

問題点を解決するための手段 本発明によるならば、溝型容量素子と、これに隣接する
拡散層をゲート電極とし、溝型容量素子の上部側壁に沿
ってチャンネル領域となるような半導体薄膜トランジス
タを形成する。

詳述するならば、本発明による半導体記憶装置は、高不
純物濃度半導体基体上に同一導電型の低不純物濃度層を
有する半導体基板と、該半導体基板の表面に形成された
素子分離領域に囲まれた素子領域と、該素子領域に形成
された溝と、液溝の内部に薄い絶縁膜を介して導電性物
質を埋め込んで形成された容量素子と、前記薄い絶縁膜
を介して前記溝の脇の素子領域表面に形成された拡散層
と、前記溝内部及び前記拡散層上面の薄い絶縁膜上を横
断して形成された半導体薄膜とを具備しており、該半導
体薄膜の内の前記溝内部の前記導電性物質と接する部分
がソース・ドレイン領域の一方を構成し、前記拡散層が
ゲート電極を構成し、前記半導体薄膜の前記拡散層上の
部分がソース・ドレイン領域の他方を構成し、前記半導
体薄膜の前記溝内部の側壁部分がチャンネル領域を構成
している半導体薄膜トランジスタが設けられている。

上記した本発明による半導体記憶装置において、前記溝
の両脇に形成されている半導体薄膜トランジスタのゲー
ト電極となる拡散層は、溝の両脇に設けられていても、
溝の片肌のみに設けられていてもよい。

かかる本発明による半導体記憶装置は、高不純物濃度半
導体基体上に同一導電型の低不純物濃度層を有する半導
体基板に素子分離領域を形成する工程と、該素子分離領
域で囲まれた素子領域に不純物拡散層を自己整合的に形
成する工程と、前記拡散層を少なくとも一方の側に残す
ように前記素子領域に溝を形成する工程と、前記拡散層
表面及び前記溝内部表面に薄い絶縁膜を形成する工程と
、前記溝内部に導電性物質を埋め込む工程と、前記素子
分離領域上と素子領域上の全面に半導体薄膜を堆積する
工程と、前記半導体薄膜全面に不純物を半導体基板面に
垂直方向へイオン注入することにより、該半導体薄膜の
半導体基板上面部分及び該半導体薄膜の前記溝内部の導
電性物質と接している部分にトランジスタのソース・ド
レイン領域を自己整合的に形成する工程と、前記半導体
薄膜をバターニングする工程とを含むことを特徴とする
本発明による半導体記憶装置の製造方法により製造する
ことができる。

上記した製造方法において、溝を形成する工程において
、両脇に拡散層を残すように溝を形成しても、片肌にの
み拡散層を残すように溝を形成してもよい。

作用 上述した従来の半導体記憶装置の構造に対し、本発明は
、半導体薄膜トランジスタを溝型容量素子の上部側面に
形成することにより、記憶セル面積を縮小することがで
きる。しかも、半導体薄膜を素子分離領域上まで延長さ
せて、コンタクトを素子分離領域上で開口することによ
り、コンタクト部の寄生容量をなくすことができる。

また、本発明による製造方法によれば、半導体薄膜トラ
ンジスタのソース・ドレイン領域が自己整合的に形成で
きるなど製造プロセスが平易である。

実施例 次に、本発明を添付図面を参照して説明する。

第１図（ａ）、ら）は、本発明による半導体記憶装置の
第１の実施例を示しており、第１図（ａ）は平面図であ
り、第１図（ｂ）は第１図（ａ）の線Ａ−Ａ間における
縦断面図である。なお、第４図に示す従来の半導体記憶
装置の各部と同様な部分には同一の参照番号を付しであ
る。

高濃度ｐ型半導体基体１に低濃度ｐ型エピタキシャル層
２を成長させたものを基板とし、素子分離領域３で囲ま
れた素子領域に垂直な溝４が形成されている。溝４に隣
接して縦走する２本のｎ型拡散層５ａ、５ｂがあり、半
導体薄膜トランジスタのゲート電極になる。第１図（ａ
）の記憶セルの配置では、容量素子４の両隣にある拡散
層５ａ１５ｂのうち、一方が書き込み専用ワード線５ａ
、他方が読み出し専用ワード線５ｂとなっている。

溝４の内部表面及び拡散層５ａ、５ｂの表面には、薄い
絶縁膜６があり、また、絶縁膜６により溝４の内部と拡
散層５ａ、５ｂとが電気的に分離されている。更に、溝
４は、薄い絶縁膜６を介して、ｐ型エピタキシャル層２
に至るまで、導電性物質７で埋め込まれている。

半導体薄膜層８ａ、８ｂ、８ｃが、ｎ型拡散層５ａ、５
ｂと溝４を横断して延びており、溝４の上部の側壁に沿
っている部分がチャンネル領域８Ｃ１拡散層５ａ、５ｂ
の上表面側と、溝４内導電性物質７の上の部分が、ソー
ス・ドレイン領域８ａ、８ｂとなるように、半導体薄膜
トランジスタが形成されている。従って、半導体薄膜層
８ａ、８ｂは、導電性物質７及び後述する金属配線層１
１に対して低抵抗でオーミックコンタクトできるように
不純物濃度が高く、一方、半導体薄膜層８ｃはチャンネ
ル領域８を形成する程度の不純物濃度である。

半導体薄膜層８ａ、８ｂ、８ｃ及び素子分離領域３など
は、層間絶縁膜９で全体を覆われ、素子分離領域３上の
層間絶縁膜９に、半導体薄膜層８ａに達するコンタクト
ホール１０が形成され、層間膜９上に金属配線層１１が
堆積されている。

第２図（ａ）〜（ｆ）は、第１図に示す本発明の半導体
記憶装置の製造方法を示している。

第２図（ａ）に示すように、例えば８１基板のようなｐ
”／ｐエピタキシャル基板（１及び２）に素子分離領域
（例えば５ｉｎ２絶縁領域）３が形成される。

次いで、第２図（ｂ）に示すように、素子領域全域に自
己整合的にｎ型拡散層１２が形成されている。

素子分離領域３のために、その素子分離領域３以外のｐ
”／ｐエピタキシャル基板（１及び２）表面にｎ型拡散
層１２が形成される。

更に、第２図（Ｃ）に示すように、ｎ型拡散層１２を両
側に残すように（拡散層５ａ、５ｂを形成するように）
素子領域に垂直な溝４が形成され、溝４内部表面及び拡
散層１２の上表面に薄い絶縁膜６が形成される。

その後、第２図（ｄ）に示すように、導電性物質７が溝
４に埋め込まれている。更に、半導体基板上全面に、半
導体薄膜層８ａ、８ｂ、８ｃとなる半導体薄膜を堆積さ
れ、次いで、第２図（ｅ）に示すように、半導体薄膜層
８ａ、８ｂ、８ｃを形成するように、適当なドーズエネ
ルギーによるイオン注入法で、基板に対して垂直な方向
に、不純物を半導体薄膜全面に注入する。イオン注入の
深さを制御することにより、素子分離領域３やｎ型拡散
層１２（拡散層５ａ、５ｂ）の上表面上の半導体薄膜層
や導電性物質７の上表面上の半導体薄膜層にイオンが注
入されるが、溝の側壁部分の半導体薄膜は、その頂面部
分のみイオンが注入され、頂面部分より下の溝側壁半導
体薄膜にはイオンが注入されない。従って、その部分が
低不純物濃度となる。

一方、導電性物質７の上表面上の半導体薄膜層に注入さ
れたイオンは横方向拡散する。かくして、拡散層１２上
表面側及び溝４内部の導電性物質７上の部分に、ソース
・ドレイン領域８ａ、８ｂが形成され、溝４向上部の側
壁部分にチャンネル領域８ｃが自己整合的に形成される
。

その後、第２図（ｆ）に示すように、半導体薄膜層８ａ
、８ｂ、８ｃをパターニングし、層間膜９を堆積し、素
子分離領域３上において、半導体薄膜層８ａの表面が露
出するように層間膜９にコンタクト１０を形成し、層間
膜９上に金属配線層１１を堆積し、バターニングする。

実施例２ 第３図（ａ）、（ｂ）は、本発明による半導体記憶装置
′の第２の実施例を示す。第３図（ａ）は平面図であり
、第３図（ｂ）は第３図（ａ）のＢ−Ｂ間における縦断
面図である。なお、第１図に示す半導体記憶装置の各部
と同様な部分には同一の参照番号を付しである。

第１図と第３図との比較から明らかなように、容量素子
４に隣接するｎ型拡散層１３は、片側にだけ形成されて
おり、半導体薄膜トランジスタのチャンネル領域８Ｃは
、１つだけｎ型拡散層１３側に形成されている。ｎ型拡
散層１３と反対側の容量素子４端で、半導体薄膜層は切
断されている。

発明の詳細 な説明したように本発明は、半導体記憶装置において、
溝型容量素子の上部側壁に沿って、チャンネル領域にな
るように、半導体薄膜トランジスタを形成することによ
り、記憶セルが占める半導体基板表面の面積を縮小でき
る。

【図面の簡単な説明】

第１図（ａ）、（ｂ）は、本発明による半導体記憶装置
の第１の実施例を示しており、第１図（ａ）は、平面図
であり、第１図ら）は、第１図（ａ）のＡ−Ａ間におけ
る縦断面図である。 第２図は、第１図（ａ）、（ｂ）に示した第１の実施例
の製造方法を示す概略断面図である。 第３図（ａ）、ら）は、本発明による半導体記憶装置の
第２の実施例を示しており、第３図（ａ）は、平面図で
あり、第３図（ｂ）は第３図（ａ）のＢ−Ｂ間における
縦断面図である。 第４図は、従来の半導体記憶装置の構造の断面図である
。 （主な参照番号） ■・・高濃度型半導体装置 ２・・低濃度ｐ型エピタキシャル層 ３・・素子分離領域 ４・・溝（容量素子） ５ａ・・ｎ型拡散層（書き込み専用ワード線）５ｂ・・
ｎ型拡散層（読み出し専用ワード線）６・・薄い絶縁膜
　　　７・・導電性物質８ａ・・半導体薄膜層 （ソース領域又はドレイン領域） ８ｂ・・半導体薄膜層 （ドレイン領域又はソース領域） ８Ｃ・・半導体薄膜層（チャンネル領域）９・・層間膜
　　　　　１０・・コンタクト１１・・金属配線層（ビ
ット線） １２・・ｎ型拡散層 １３・・ｎ型拡散層（ワード線） １４・・ｎ型拡散層（ソース・ドレイン領域）１５・・
ゲート電極層（ワード線）

Claims (2)

【特許請求の範囲】
1. （１）高不純物濃度半導体基体上に同一導電型の低不純
   物濃度層を有する半導体基板と、該半導体基板の表面に
   形成された素子分離領域に囲まれた素子領域と、該素子
   領域に形成された溝と、該溝の内部に薄い絶縁膜を介し
   て導電性物質を埋め込んで形成された容量素子と、前記
   薄い絶縁膜を介して前記溝の脇の素子領域表面に形成さ
   れた拡散層と、前記溝内部及び前記拡散層上面の薄い絶
   縁膜上を横断して形成された半導体薄膜とを具備してお
   り、該半導体薄膜の内の前記溝内部の前記導電性物質と
   接する部分がソース・ドレイン領域の一方を構成し、前
   記拡散層がゲート電極を構成し、前記半導体薄膜の前記
   拡散層上の部分がソース・ドレイン領域の他方を構成し
   、前記半導体薄膜の前記溝内部の側壁部分がチャンネル
   領域を構成している半導体薄膜トランジスタが設けられ
   ていることを特徴とする半導体記憶装置。
2. （２）高不純物濃度半導体基体上に同一導電型の低不純
   物濃度層を有する半導体基板に素子分離領域を形成する
   工程と、該素子分離領域で囲まれた素子領域に不純物拡
   散層を自己整合的に形成する工程と、前記拡散層を少な
   くとも一方の側に残すように前記素子領域に溝を形成す
   る工程と、前記拡散層表面及び前記溝内部表面に薄い絶
   縁膜を形成する工程と、前記溝内部に導電性物質を埋め
   込む工程と、前記素子分離領域上と素子領域上の全面に
   半導体薄膜を堆積する工程と、前記半導体薄膜全面に不
   純物を半導体基板面に垂直方向へイオン注入することに
   より、該半導体薄膜の半導体基板上面部分及び該半導体
   薄膜の前記溝内部の導電性物質と接している部分にトラ
   ンジスタのソース・ドレイン領域を自己整合的に形成す
   る工程と、前記半導体薄膜をパターニングする工程とを
   含むことを特徴とする半導体記憶装置の製造方法。