JPS594862B2 - 集積回路 - Google Patents

集積回路

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JPS594862B2
JPS594862B2 JP51026620A JP2662076A JPS594862B2 JP S594862 B2 JPS594862 B2 JP S594862B2 JP 51026620 A JP51026620 A JP 51026620A JP 2662076 A JP2662076 A JP 2662076A JP S594862 B2 JPS594862 B2 JP S594862B2
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transistors
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アリエ・スローブ
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Koninklijke Philips Electronics NV
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Publication date
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Description

【発明の詳細な説明】 本発明は半導体本体の１側面上に互に並置され３５た数
個の回路素子を具え、該回路素子の半導体領域を前記半
導体本体の１側面に設けられ、前記回路素子の電気接続
を行なう導電性細条のパターン、ハハーに接続し、該パ
ターンには電気信号用の少なくとも１つの入力端子と少
なくとも１つの出力端子とを設け、前記半導体本体には
更に電源の２つの電極に接続しバイアス電流を前記回路
素子の１個以上に供給する接続部を設けて成る集積回路
に関する。
かような集積回路の共通半導体本体を、例えば、主とし
てその上に１個以上の半導体領域が形成されているかあ
るいは多数の斯様な領域が埋設されている絶縁材料を以
て構成する。
しかし、共通半導体本体により、一般に半導体材料のほ
ぼ全体を構成する。一般には単結晶の半導体本体におい
てはまたある場合にはその全体又は１部分において、例
えばダイオード、トランジスタ、抵抗および容量の如き
回路素子を、異なる電気特性、ｐ−ｎ接合、シヨツトキ
接合、絶縁および導電層等々を有する半導体領域を以つ
て構成し、各回路素子を導電性細条のパターンを用いて
接続して回路を形成する。集積回路単位当り回路素子の
数を増大させる場合には、多くの問題が生ずる。例えば
、生産高に５関しては、半導体表面領域が増大する場合
には生産高が減少するように、これは回路に要する半導
体表面領域の大きさに強く依存する。更に、回路素子の
寸法が回路素子自身の高周波特性に影響を与える。例え
ば、関連回路素子の寸法が大きい場２合には一般にはこ
れに応じてカツトオフ周波数が小さくなる。また、これ
がため、回路素子の寸法をできるだけ小さくし、できる
ならば製造技術を簡単にすることが望ましい。他の問題
は許容消費に関するものである。
直ち３に経費および／又は集積回路の価格を低減するも
のではないが、消費従つて回路のエネルギー消費を減少
することにより斯様な回路の応用が広く可能となる。し
かし、また、他の標準も消費に対し重要な要素となる。
例えば、大規模で複雑な集積３回路の場合には、全体の
消費エネルギーも非常に大きいので、共通半導体本体の
冷却に関しては厳しい要請を与えて、最大温度を回路の
理想的動作を防げない値以下に維持している。更に、例
えば蓄電池作動回路においては、蓄電池の寿命に関係４
して、望ましくは小消費電力回路を使用する。一般に、
小電力消費回路においては、回路内のトランジスタ用の
高抵抗値を有する負荷抵抗を使用する。しかし、斯様な
高抵抗値抵抗では相当に広い半導体表面領域を必要とし
、これがため、土述したように、製造生産高が大きく影
響を受けおよび／又は集積回路単位当りの回路素子の数
が比較的小さくなる。また、土述した矛盾した要請と関
連して、従米より、斯様な集積回路において、負抵抗を
相補型トランジスタとし、これらを共通半導体本体内に
設けて残りの他のトランジスタより分離するようにする
ことが提案されている。
このように、例えば、回路素子に要する半導体表面領域
と許容消費との間に妥協を見出す場合には、回路素子の
数を増加させると、回路素子自身ではなくて内部接続部
および給電細条を含む前記回路素子のバイアスに要する
導電性細条のパターンが必要とされる表面領域を少なく
とも決定するものとなる。
バイアス電流には直流電流バイアス用回路素子に供給す
べき電流の全てを含むものとする。
多数の電流、一般には関連する回路素子の電流通路およ
び主電極例えばトランジスタのエミツタおよびコレクタ
を経て流れるこれら電流により信号増幅−出力信号およ
び入力信号のエネルギー間の比一に使用できるエネルギ
ーを供給する。８給電細条”とは一番最後に述べた電流
を供給する細条のことを言う。
導電性細条のパターンの１部分を回路素子の電気的バイ
アスに必要な接続によつて形成する。
動作状態において、相当大きな電流が特に給電細条を経
て流れる。この細条においては、一般に、ほとんど電圧
損失がない。これがため、特に給電細条を、従来の集積
回路においては比較的広く構成することも度々ある。更
に、回路内の任意の場所において回路素子に電流を供給
する必要があるため、関連細条は一般に相当長い。従つ
て、回路素子のバイアスに要する給電細条はパターンに
利用可能なスペースの相当の部分を必要とする。これが
ため、限定されたスペース内における残りの他の導電性
接続部の設置の妨害となる。その理由は交差接続を回避
するのが好ましいからである。実際上、この問題は非常
に大型の集積回路においてのみならず、場合によつては
それほど重要ではないが少数回路素子から成る回路にも
生ずる。オランダ国特許出願第６８００８８１号（１９
６８年７月２４日公告）においてはバイアス電流給供用
表面導電性細条をできるだけ省略した集積回路が提案さ
れている。
本集積回路には、通常の如く、ｐ型半導体基板ではなく
ｎ型半導体基板を設ける。
次いで、このｎ型基板上に第１ｐ型層を次にｎ型層をエ
ピタキシヤル成長させる。回路素子を従来の集積回路に
おけると同様にｐ型エピタキシヤル層内に設ける。この
場合、少なくとも電気的にはｐ型エピタキシヤル層の機
能はｐ型基板と同一である。動作中、外部電源の負電極
をｐ型層に接続し、正電極をｎ型基板に接続する。直接
的導電性接続部をｎ型基板とｎ型エピタキシヤル層の１
個以上の部分との間に設け、ｎ型エピタキシヤル層を成
長させるに先立ち、関連する場所内のｐ型導電層を拡散
によりｎ型に変える。このように、電圧源の２つの極性
電圧を直接的低抵抗性導電性接続を経て半導体表面の任
意所望箇所に実質的に得ることができる。しかし、前記
回路の製造が従来の集積回路における場合よりも著しく
複雑となる。その理由はｎ型基板とｎ型エピタキシヤル
層との間の導電性接続ト部を形成するために外部ｐ型エ
ピタキシヤル層および外部拡散処理を行なうためである
。本発明の目的は回路の集積化に対する新しい手段を提
供せんとするにある。
特に、本発明は従来より久しくトランジスタ内で起り、
かつ、第２接合を経て中間層より捕獲される電荷キヤリ
ヤを第１接合を経て中間層内に注入することにより電流
を中間層に流入させ得る機構を電流注入部と称せられる
多重層構造（多重構造とも称する）に使用しバイアス電
流を従来とは異なる方法で集積回路。の回路素子に供給
することおよび電流注入部より供給されるべき回路素子
と関連する電流注入部を集積回路内に組込み、該回路内
において、電流注入部の電気接続用として容易に利用可
能であり、回路素子に共通でかつ前記導電性細条のパタ
ーンが形成される面とは反対側の半導体本体の１側面を
使用するかあるいは又電流注入部をバイアスされるべき
１個以上の回路素子と結合し少なくとも１つの共通領域
を有するようになし、構造の著しい簡略化、著しいコン
パクト化、簡単な導線パターンおよび例えば供給入力端
子を信号入力端子より分離するという技術的および電気
的手段により集積回路の構造の修理さえも可能とするこ
とができるということに基づいて成されたものである。
本発明によれば、上述した型の集積回路の重要なる特徴
においては、共通半導体本体はバイアス電流供給用電流
注入部を具え、該電流注入部を整流接合により互に分離
した少なくとも３つの連続する層を有する多重層構造を
以て構成し、これら層には少なくとも１つの整流接合に
より調整されるべき回路素子より分離される第１層一注
入層と称す一と半導体材料の隣接第２層一中間層と称す
−とがあり、前記注入層は前記電圧源の１方の電極に対
する接続を有し、かつ、前記中間層は前記電圧源の他方
の電極に対する接続を有し前記注入層および中間層間の
整流接合を順方向にバイアスさせ、該中間層に隣接する
電流注入部の第３層一捕獲層と称す一により捕獲される
電荷キヤリヤを前記注入層より前記中間層へと注入し、
以下説明する本発明の１個以上の要旨に従つて前記電流
注入部を、位置および距離に関してはバイアスされるべ
き回路素子と密接な関係において使用する。本発明の第
１要旨、すなわち、本発明によれば電流注入部が組込ま
れている上述した型の集積回路においては、更に注入層
従つてこれに接続した１電源接続部より少なくとも２つ
の整流接合によつて分離される回路素子の１つの１領域
一バイアスされるべき領域と称す一により該領域と境界
を接する整流接合の両端子間において、電流注入部の層
の１つから電荷キヤリヤを捕獲し従つてバイアス電流を
受け、前記領域を導電性細条のパターンに直接接続する
ことを特徴とする。このように、前記電流注入部を少な
くとも前記１回路素子に結合してコンパクトな組体を形
成し、該組体において、順方向にバイアスし本質的には
１回路素子に属していない整流接合の両端子間における
電荷キヤリヤの注入によつて、バイアスされるべき領域
に必要とされるバイアス電流を形成する電荷キヤリヤの
流れを前記領域に供給する。
導電性細条のパターンに、バイアスされるべき領域を接
続してバイアス電流を供給するてとは必らずしも必要で
はないということが特に重要である。これは導電性細条
の前記パターンが簡単となる１つの理由である。更に、
電流注入部により得られる前記電気バイアスを供給電流
の形態とし、その結果抵抗の使用が実質的に不必要とな
る。電流注入部により供給されるバイアス電流に加えて
、所望ならば、電気信号を導電性細条のパターンを経て
バイアスされるべき領域に供給するかあるいは領域より
導出することができる。回路素子のバイアスされるべき
領域を主電極、例えばトランジスタのエミツタおよびコ
レクタに属すことができるが、また、これら領域を問題
の回路素子の制御電極に属しめることができる。
本発明の第２要旨によれば前記電流注入部を少なくとも
１つの回路素子に結合して特にコンパクトの組体を形成
する。本発明の第２要旨による集積回路は電流注入部と
該電流注入部の層の１つから電荷キヤリヤを捕獲する１
回路素子のバイアスされるべき領域とを具え、前記集積
回路は、更に、前記電流注入部の前記１つの層により１
回路素子の別の領域を形成し、バイアスされるべき領域
を集積回路の別の部分、例えば、導電性細条のパターン
および／又は別の回路素子に直接接続することを特徴と
する。本実施例は特に制御電極、例えばトランジスタの
ベース領域の電気的バイアスに使用して好適である。
本発明の第３要旨に依れば、所望ならば前記各要旨と結
合することができるが、電流注入部を横方向、すなわち
、互に隣接する電流注入部の層を有しかつ半導体本体の
前記１側面に隣接する構造とする。
この横方向電流注入部の実施例においては、バイアス電
流を坦う電荷キヤリヤが横方向従つて半導体本体の１側
面にはぼ平行に偏移する。上述した如き電流注入部を具
える本発明の前記第３要旨による集積回路においては、
注入層従つてこれに接続した１電源接続部より少なくと
も２つの整流整合によつて分離された回路素子の１つの
１領域−バイアスされるべき領域と称す一および前記バ
イアスされるべき領域と同一導電型の電流注入のこれら
層を反対導電型の同一領域において半導体本体の前記１
側面より互に隣接して延在．し、かつ前記領域により半
導体本体内において囲まれた１導電型の表面領域とし、
前記バイアスされるべき領域は前記反対導電型領域と相
俟つて前記バイアスされるべき領域と境界を接する接合
を形成し、該接合を経て前記バイアスされるべき領４域
は前記反対導電型領域より電荷キヤリヤを捕獲し従つて
バイアス電流を受け、該電荷キヤリヤを、前記反対導電
型領域に、該領域と整流接合を構成し、かつ半導体本体
の前記１側面上に位置する電流注入層より注入すること
を特徴とする。また、本横方向電流注入部の実施例によ
れば、以下詳細に説明するも、導電性細条のパターンを
著しく簡単にすることができると共に、更に前記実施例
によれば、以下明らかになるも、特に著しく簡単な技術
の助けにより集積回路を形成することができる。
所望ならば前記第１および第２要旨と結合し得る本発明
の第４要旨によれば、電流注入部を縦方向として構成す
る。
本発明の第４要旨による集積回路は上述した如き電流注
入部を具え、更に、注入層は前記半導体の１側面とは反
対側に位置する半導体本体の他側面と隣接し、注入層従
つてこれに接続した１電源接続部より少なくとも２つの
整流接合により分離した電流注入部の層一反対側に位置
する層と称す一は半導体本体の前記１側面上に注入層と
反対側に延在し、前記反対側に位置する層は電流注入部
の隣接する層より前記層と境界を接する整流接合を経て
電荷キヤリヤを捕獲し従つてバイアスされるべき領域を
反対側に位置する層に接続する回路素子の１つの１領域
一以下バイアスされるべき領域と称す一に対するバイア
ス電流としての電流を受けることを特徴とする。斯様な
縦方向電流注入部の実施例により共通本体の前記１側面
上に長い導電性細条を必要とすることなく、前記１側面
上の所望の位置に電流を得ることができる。このバイア
ス電流を半導体本体の反対側に位置する側面上の電源接
続部および順方向にバイアスした接合を用いて供給する
。また、このように、特に簡単な導電性細条のパターン
を得ることができる。電流注入部の注入層を、例えば、
半導体中間層より薄い絶縁層によつて分離された金属層
により形成することができ、電荷キヤリヤをトンネルに
よる注入により中間層に導入する。
しかし、注入層を中間層とｐ−ｎ接合を形成する半導体
層とするのが好適である。特に簡単な構造を提供する本
発明による集積回路の好適実施例においては、電流注入
部を３重層構造とし、該層構造の注入層および捕獲第３
層を１導電型の半導体層としおよび中間層を反対導電型
とし、バイアスされるべき領域を電流注入部の捕獲第３
層に属しめる。
外部電位を印加しない場合には、捕獲層、一般には電流
注入部の隣接層より電荷キヤリヤを捕獲する電流注入部
の任意の層を、２つの関連層間の整流接合を順方向にバ
イアスさせる電位とする。
その結果、また前記捕獲接合の両端子間において電荷キ
ヤリヤの注入が行なわれる。捕獲接合の両 （端子間に
おいて両方向に等量の電流が流れる場合には、該接合の
両端子間電圧は最大となり、電流注入部の注入接合の両
端間電圧にほぼ等しい。他の全ての場合には、順方向電
圧の値は関連する捕獲層によつて又は捕獲層より導出さ
れた（バイアス）電流の値に依存する。関連する捕獲整
流接合の両端子間に実質的に電圧が印加されていない場
合には、導出される電流が最大となる。このように、電
流注入部を用いて又バイアス電流の供給により、バイア
スされるべき領域に対するバイアス電位を得ることがで
き、このバイアス電位の値を電源に接続した電流注入部
の２つの電源接続部間電圧により制限される範囲内に押
さえる。
電流注入部を用いて得られるバイアス電位は、最大限、
最大電位の電源接続部の電位と等しく、最小限、最小電
位の電源接続部の電位と等しくする。更に、電源接続部
間の電圧を注入層および中間層間の整流接合を順方向に
作動させるために必要な電圧に等しくする。この電圧を
一般には比較的低くする。例えば、珪素のｐ−ｎ接合に
対する前記順方向電圧の値を一般にはほぼ０．６ないし
０．８Ｖとする。多くの場合、全回路を上述した低電圧
で作動させるため、消費を著しく低くすることができる
。また、高電圧を供給すべき例えば１個以上の出力トラ
ンジスタ以外の回路の主要部分を前記低電圧で作動させ
て回路の出力に一層高い電力を得るようにすることによ
り、消費を少なくすることにより利益を得ることができ
る。次いで、電流注入部を用いてまたバイアス電流を前
述した電圧よりも高い電圧で動作する回路素子の領域に
供給することができる。その場合、電流注入部に接続し
たバイアスされるべき領域の電位を上述した範囲外に位
置させて、バイアスされるべき領域および電流注入部の
隣接層間の整流接合を逆方向にバイアスさせることがで
きる。電流注入部の層の数を偶数又は奇数の双方にする
ことができるが奇数とするのが好適である。
本発明による集積回路の重要な実施例においては、電流
注入部を少なくとも５つの好ましくは奇数個ノの連続す
る層を有する多重層構造とし、捕獲第３層と隣接するそ
の電流注入部の第４層を中間層と同一の導電型の半導体
層とし、第３層により第４層に電荷キヤリヤを注入し、
かつ第５層は第４層より該第５層と境界を接する整流接
合を経て電荷キヤリヤを捕獲し、従つて、電流注入部の
最後の層が１回路素子のバイアスされるべき領域に対す
るバイアス電流として作用する電流を受ける。
本実施例においては、中間層と電流注入部の第４層とに
より本体内に同一導電型の連続領域を形成するのが好適
である。本発明による集積回路の他の実施例においては
、電流注入部により入れられるべきバイアス電流をバイ
アスされるべき領域により制御する装置を構成する。
このように、バイアス電流を零の値および電流注入部の
電源接続にセツトアツプされた電圧により決められる値
間において変えることができるかあるいは所望のレベル
に調整することができる。５重層電流注入部においては
、前記制御又は調整を、捕獲第３層と電流注入部の前記
第３層に隣接する層との間の少なくとも１時的に導通す
る接続を用いて、簡単に行なうことができる。
このような接続には、例えば、トランジスタの如き電子
スイツチを設ける。電流注入部を用いて供給されるべき
バイアス電流を例えばダイオードに供給する。
しかし、バイアスされるべき回路素子を少なくとも２つ
の主電極と少なくとも１つの制傭極とを有するトランジ
スタ、例えば、ソースおよびドレイン領域および１個以
上のゲート電極を有する電界効果トランジスタとするの
が好適である。バイポーラトランジスタを回路に使用す
る場合には、電流注入部を用いてバイアス電流を１個以
上のトランジスタのベース領域に供給するのが特に好適
である。電流注入部をトランジスタと結合する場合には
、バイアスされるべきベース領域に隣接しこれからベー
ス領域により電荷が捕獲される電流注入部の層により問
題のトランジスタのエミツタ領域又はコレクタ領域を形
成することができる。特に最初に述べた場合においては
、特に簡単な構造の回路配置を得ることができる。これ
がため、回路に共通エミツタ配置の多数のトランジスタ
を設け、バイアスされるべき各ベース領域により電流注
入部の同一層から電荷を捕獲し、前記層によりトランジ
ス夕の共通エミツタ領域を形成するようにするのが好適
である。これがため、このように、バイアス電流を１回
路素子を用いて数個の回路素子に同時に供給する。電流
注入部を縦型として構成する場合には、共通エミツタ領
域により回路又はその１部分に対する基準電位面を形成
し、該電位面により回路素子を注入層およびこれに接続
した電源接続部から分離することができる。更に、多重
コレクタトランジスタを共通エミツタ回路に使用するこ
とにより回路を著しくコンパクトにかつ配線パターンを
著しく簡単にすることができる。各トランジスタのベー
ス領域に単一注入層および単一中間層によりバイアス電
流を供給する集積回路の重要な実施例においては、第１
トランジスタのコレクタを導電性細条のパターンを経て
第２トランジスタのベースに接続する。
この縦続接続配置を低電力および／又は直線増幅用回路
例えば補聴器又はＮＯＲゲートの如き論理回路に容易に
用いることができる。この場合、第２トランジスタのベ
ース領域に供給されるバイアス電流を第２トランジスタ
のベース電流又は第１トランジスタのコレクタ供給電流
として互に同時叉は時間をずらして供せしめることがで
きる。斯様な縦続接続集積回路を非常に簡単な方法によ
り製造することができる。
すなわち、特に斯様な縦続接続論理回路に著しく簡単な
配線パターンを形成することができる。その理由は制御
電極用バイアス電流および主電極用供給電流の双方を電
流注入部により供給することができる。加えて、このよ
うな電流供給方式によれば一般には負荷抵抗の使用を不
必要とし、また、これがため数個の入力端子を有するＮ
ＯＲゲートを、例えば、共通エミツタ領域を有する多数
のトランジスタを以て簡単に構成することができる。
この場合、各トランジスタのコレクターエミツタ通路を
コレクタの相互接続により並列接続する。例えば、また
共通エミツタを有するトランジスタを交差結合して成る
集積トリガ回路を容易に得ることができる。
本発明により構成された斯様なトリガ回路によれば、比
較的小半導体領域を必要とし、かつ配線パターンが簡単
となり、並びに電力消費も低くなり、これがため、これ
らトリガ回路を大規模記憶装置のマトリツクス素子とし
て使用するに特に好適である。バイアスされるべき多数
の領域を半導体本体の前記１側面に隣接せしめ、前記バ
イアスされるべき領域を電流注入部の１部分を形成する
反対導電型の同一半導体層内に延在させ、前記半導体層
に属する表面領域を少なくとも前記２つのバイアスされ
るべき領域間に延在させ、前記表面領域を前記バイアス
されるべき領域より高い不純物添加濃度とする。
この高不純物添加濃度表面領域を前記１側面から半導体
本体内に少なくともバイアスされるべき領域と同じ深さ
にまで延在させるのが好適である。本発明集積回路の他
の好適実施例においては、少なくとも１個のバイアスさ
れるべき領域を電流注入部の注入整流接合および／又は
半導体本体の前記１側面上の１個以上の高不純物添加濃
度表面領域によつてほぼ完全に囲む。
少なくとも１個のバイアスされるべき領域を１個以上の
斯様な高不純物添加濃度領域に隣接させるのが好適であ
る。更に、一層高い不純物添加濃度の１個又は複数個の
表面領域を半導体本体の前記１側面上から半導体層内に
延在せしめ、前記半導体層の方向にこの層をほぼ完全に
通過せしめる。本発明集積回路の他の好適実施例におい
ては、多数のバイアスされるべき領域を前記半導体本体
の前記１側面に隣接せしめ、前記バイアスされるべき領
域を電流注入部の１部分を形成する反対導電型の同一半
導体層内に延在せしめ、半導体本体内に少なくとも部分
的に埋込まれた絶縁層を少なくとも２つの前記バイアス
されるべき領域間に設けて前記半導体本体の前記１側面
から前記半導体層内に少なくともこの層の厚さの１部に
わたり延在せしめる。
前記半導体本体の１側面上における少なくとも１個のバ
イアスされるべき領域を、電流注入部の注入整流接合お
よび／又は少なくとも部分的に埋込まれた１個以上の絶
縁層によつて、ほぼ完全に囲む。更に、１個又は複数個
の少なくとも部分的に半導体本体内に埋込まれた絶縁層
を、半導体層のほぼ全体にわたつて、この層の方向に横
断せしめるように延在させる。本発明集積回路の他の好
適実施例においては、共通半導体本体を反対導電型の半
導体本体とし、この本体を以て前記領域および共通エミ
ツタ領域を構成し、および前記本体の前記１側面上に本
体の残りの隣接部分より低い不純物添加濃度の表面層一
基板と称す一を設け、回路素子の全半導体領域および電
流注入部を基板から離間した表面層の表面に隣接させる
。
１群の共通エミツタトランジスタを有する本発明集積回
路の他の実施例においては、この群に属 （するトラン
ジスタを以つて２個以上の直流結合されたトランジスタ
を有する直線増幅回路を形成し、第１トランジスタのコ
レクタを次段のトランジスタのベースに接続し、直流電
流負帰還結合を増幅回路に設ける。
群に属する１個以上のトランジスタを有する本発明集積
回路の他の好適実施例においては直線増幅回路を２個以
上の直流結合トランジスタを以て構成し、また、群の第
１トランジスタのベース領域により横方向相補型トラン
ジスタの主電極を構成し、直流結合を第１トランジスタ
のコレクタから直流電流を導出するように構成し、前記
電流を横方向トランジスタの他の主電極に供給する。
電流注入部の中間層を反対導電型の表面層とし、この層
内に高不純物添加濃度を有し、かつ注入層を以て構成し
た整流接合に隣接する反対導電型の１個以上の埋置領域
を設け、該埋置領域をバイアスされるべき各領域の下側
に孔として残し、この孔内に埋置領域よりも低い不純物
添加濃度を有する中間層の１部分を注入層との整流接合
まで延在させる。少なくとも１個のバイアスされるべき
領域用本発明集積回路の他の好適実施例においては、前
記バイアスされるべき領域により捕獲されるほぼ全電荷
キヤリヤがバイアス電流を供給する時に注入される電流
注入部の整流接合の表面をバイアスされるべき１個以上
の他の領域よりも大とする。
前記１側面上の少なくとも２個のバイアスされるべき領
域に対して前記領域に面する電流注入部の整流接合の縁
の長さが異なる場合には、横方向電流注入部を用いて、
異なるバイアス電流をバイアスされるべき異なる領域に
容易にセツトアツプすることができる。トランジスタの
１個以上のコレクタを隣接するベース領域とシヨツトキ
接合を形成する金属含有層により形成する。
本発明集積回路の他の好適実施例において、共通半導体
本体に反対導電型の半導体領域を設け、これを前記１側
面に隣接させ、およびこの半導体ノ領域内において、回
路素子のバイアスされるべき領域を形成する１導電型の
１個以上の表面領域を延在せしめ、少なくとも１導電型
の表面領域に、順次交互に異なる導電型の連続する表面
領域として構成される層を有する電流注入部を設ける。
電流注入部の中間層を反対導電型の表面領域とし、これ
を前記１側面とほぼ平行な方向に、半導体本体内の前記
領域および反対導電型の前記半導体領域間に連続接続部
を形成するような距離にわたつて延在せしめる。本発明
集積回路の他の好適実施例においては、回路の１個以上
のコレクタ出力端子および特に論理ゲート回路の１個以
上のコレクタ出力端子を、横方向相補型トランジスタの
エミツターコレクタ通路を経て、接続点に接続して電流
注入部の電圧範囲外の比較的大きな電位を供給し、相補
型トランジスタのベースを前記トランジスタ群の共通エ
ミツタ領域により構成しおよび前記トランジスタのエミ
ツタにより、前記共通エミツタ領域から電荷キヤリヤを
捕獲することによりバイアス電流を受ける。
本発明集積回路の他の好適実施例においては、直流結合
を回路の少なくとも１個のコレクタ出力端子および他の
トランジスタのベース領域間に設け、この他のトランジ
スタの主電極をトランジスタの群の共通エミツタ領域に
より構成し、他の主電極を電流注入部の電圧範囲外の比
較的大なる電位の接続点に接続する。
例えば、直流結合に横方向相補型トランジスタのエミツ
ターコレクタ通路を設ける。更に、他のトランジスタの
１主電極をコレクタとし、他の主電極を前記トランジス
タのエミツタとするのが好適である。本発明集積回路の
他の好適実施例においては、２進記憶回路をマトリツク
パターンの１群のトリガ回路を以て構成し、各トリガ回
路には第１および第２トランジスタを設け、これらトラ
ンジスタのベース電極を他のトランジスタのコレクタに
接続してトリガ回路を２つの異なる情報状態にし、よつ
てトランジスタの１つを導通させ、他のトランジスタを
カツトオフにするかあるいはその逆の状態にし、電流注
入部を設けてバイアス電流を前記トランジスタのベース
に供給し、前記電流注入部の中間層により、トリガ回路
の少なくとも行の第１および第２トランジスタに共通な
エミツタ領域を、形成し、第１および第２トランジスタ
のベースを、横方向相補型トランジスタのエミツターコ
レクタ通路を経て、トリガ回路の列に共通な読出一書込
導線に接続する。
本発明の集積回路の他の好適実施例においては、注入層
をほぼ均一に不純物添加し、かつ、前記１側面から見て
、バイアスされるべき全領域の下側に延在せしめる。
ほぼ均一の不純物添加注入層を、共通層としてバイアス
されるべき数個の領域の下に延在させるのが好適である
。以下図面により電流注入部を使用する集積回路の第１
参考例と本発明の実施例とにつき説明する。
第１図および第２図は電流注入部を使用する集積回路の
第１参考例の１部分を示す線図である。本集積回路を複
数個の回路素子、この場合トランジスタを以て構成し、
このトランジスタのベース領域を１ないし１０を以て示
す。これらトランジスタを回路素子に共通な半導体本体
１２の１側面上に並置する。この半導体本体１２の大部
分を半導体材料により構成し、半導体表面１１の１側面
二上に絶縁層１３を設け、この両端間に半導体本体１２
の１側面上に設けた導電細条１４のパターンを延在させ
る。導電細条を第１図に破線で示す絶縁層１３の孔を経
て該孔の半導体表面に現われる回路素子の部分に接続す
る。このように前記細条２１４をトランジスタの電気接
続部とする。更に半導体本体１２に第１図に図式的に示
す接続部１５および１６を設け、電源１７の正および負
電極に接続してバイアス電流を１個以上の回路素子に供
給する。
半導体本体１２に、この場合互に整流接合１８および１
９により分離した３つの連続層２０，２１および５を有
する多重層構造を以て構成する電流注入部を設ける。
第１又は注入層２０をバイアスされるべき回路素子から
少なくとも１個の整３流接合すなわち接合１８によつて
分離する。電流注入部の第２又は中間層２１を第１およ
び第３層２０および５とそれぞれ整流接合１８および１
９をそれぞれ構成する半導体層とする。注入層２０に電
源１７の１方の電極用接続部１５を又、中間４層２１に
電源１７の他方の電極用接続部１６を設ける。この電源
１７を用いて、注入層２０と中間層２１との間の整流接
合１８を順方向にバイアスし、電荷キヤリヤを注入層２
０から中間層２１に注入すると共にこの中間層２１に隣
接する電流注入部の第３層により捕獲する。また電流注
入部の第３層によりトランジスタすなわち３層トランジ
スタ３３，５，２１の１つのバイアスされるべきベース
領域を形成する。
このバイアスされるべきベース領域５を、注入層２０従
つてまたこれに接続した電源接続部１５から、少なくと
も２つの整流接合すなわちｐ−ｎ接合１８および１９に
より分離し、前記第３領域５により、これと境界を接す
る接合１９を経て所望バイアス電流を供給する電荷キヤ
リヤを電流注入部の中間層２１から捕獲する。更に、前
記第３領域５を導電細条１４の１つに接続し、これを経
て例えば電気信号を供給するか又は受け取ることができ
る。本参考例においては、他の残りのベース領域１ない
し４および６ないし１０のバイアス電流を上述と同様に
注入層２０および中間層２１を用いて供給する。
例えば、層２０，２１および１０を以て、バイアス電流
を３層トランジスタ３６，１０，２１のベース領域１０
に供給する電流注入部を構成する。また、このバイアス
されるべき領域１０を、注入層２０およびこれに接続し
た１電源接続部１５から、２つの整流接合すなわち接合
３８および１８により分離する。更に前記領域１０は電
流注入部の中間層２１から接合３８を経て電荷キヤリヤ
を捕獲し、また、中間層２１により回路素子の１領域、
この場合３層トランジスタの最外側領域の１つを形成す
る。トランジスタ３６，１０，２１のバイアスされるべ
きベース領域１０を他の３層トランジスタ３７，１０，
２１に接続する。
この接続を半導体本体１２内において内部的に行ない、
領域１０により両トランジスタに共通なベース領域を形
成する。更にまた、ベース領域１０を導電細条１４の１
つに接続し、この導電細条によりベース領域１０を３層
トランジスタ３３，５，２１に導出する。注入層２０を
、電流注入部の第３又は捕獲層を構成する層１ないし１
０と同一導電型の半導体層とする。
前記層１ないし１０および２０を半導体本体の１側面か
ら並置させ、導電細条を反対導電型の同一領域２１内に
設け、かつ半導体本体１２内において前記領域２１によ
り囲む。バイアスされるべき領域１ないし１０により、
前記１側面に設けられた電流注入部の眉すなわち注入層
２０から整流接合１８を経て領域２１内に注入された電
荷キヤリヤをこの領域２１から捕獲する。第１および２
図に示す集積回路の１部分を第３５図に示すマスタスレ
ーブフリツプフロツプとする。
このフリツプフロツプには各々２つの入力端子を有する
８個のＮＯＲゲートを形成する１６個のトランジスタＴ
２２ないしＴ３７を設ける。これらトランジスタＴ２２
ないしＴ３７のコレクタを第１および１２図における対
応する番号２２ないし３７を以て示す。前記トランジス
タのベース領域を領域１ないし１０とし、領域１，３，
４，６，７および１０により２つのトランジスタに共通
なベース領域を形成する。トランジスタの全エミツタを
互に接続１する。これら各エミツタを電流注入部の中間
層を形成する共通エミツタ領域２１により構成する。バ
イアスされるべき捕獲領域１ないし１０を有する電流注
入部を第３図においては電流源１で示す。更に第３図に
おいては電気入力端子１Ｎ１電気出ニ力端子Ｑおよびそ
れぞれマスタおよびスレーブフリツプフロツプ用クロツ
クパルス接続部ＣＰＭおよびＣＰＳを示し、これらに対
応する導電細条１４を第１図に示す符号と同符号で示す
。第３図に示すトランジスタＴ３７は実際にはフリツプ
フロツプに属するものではない。
実際土、トランジスタＴ３４のコレクタによりフリツプ
フロツプの出力端子を構成し、トランジスタＴ３７はフ
リツプフロツプの前記出力端子に接続する他のゲート回
路に属する。また図示の集積回路の入力端子・には、フ
リツプフロツプに属しかつトランジスタＴ２２とフリツ
プフロツプのＮＯＲ入力ゲートを構成するところの第３
図に破線で示すトランジスタ′Ｐ３７を設けない。集積
形態において丁度これらトランジスタＴ２２ないしＴ３
７を構成単位として群とする手段は、トランジスタＴ３
６およびＴ３７のベース間に示す接続部である。この接
続部により、実際には、トランジスタＴ３７をトランジ
スタＴ３，のベース領域１０内の余分なコレクタ領域３
７として簡単に形成することができる。その結果、所要
半導体表面範囲を節約することができる。同じ理由によ
り、また、トランジスタ′Ｐ３７を例えば前段のフリツ
プフロツプの如きフリツプフロツプの前段の回路の１部
分と組合さる組体として構成するノのが好適である。
斯様な２個以上の分離コレクタに共通なベース領域を有
するマルチコレクタトランジスタを使用することにより
、集積回路を著しく簡単な構造にすることができる。
その理由は特に３個の分離トランジスタに要するよりも
、例えば３個のコレクタを有するマルチコレクタトラン
ジスタに要する半導体表面スペースが著しく少なくてす
むからである。更に、マルチコレクタトランジスタに要
する接続部の数が同数の分離トランジスタに要する接続
部数よりも著しく少なくなり、その結果、配線パターン
をマルチコレタタトランジスタの場合には一層簡単にす
ることができる。上述したフリツプフロツプを特にコン
パクトな集積回路とすることができる。
その理由は、特に使用電流注入部をバイアスされるべき
回路素子と非常に近接して接続するからである。使用回
路素子に加えて、電流注入部に対しては、他の領域、す
なわち、注入層２０と、余分な整流接合、すなわち、ｐ
−ｎ接合１８のみを必要とするにすぎない。電流注入部
の残りの層をこの回路素子自体に既に必要な半導体層と
する。更に、第１図に示す如く、電流注入部の注人層２
０および中間層２１の接続部１５および１６を半導体本
体１２の縁に設けることができる。バイアス電流を、内
部的に、電流注入部を用いて、半導体本体を経て供給す
る。第２図において接続部１６′を以て示すように、本
実施例においてはまた、半導体本体の表面１１とは反対
側の表面３９を中間層の接続部として用いる。電流注入
部によりトランジスタのベース領域に対するバイアス電
流のみならずまた前記トランジスタに必要なエミツター
コレクタ主電流を供給することができるため、集積回路
を簡単かつコンパクトにすることができる。
例えば、ベース領域５を、導電細条１４を経て、特にコ
レクタ領域２９に接続する。トランジスタＴ２，および
Ｔ３３を以てＤＣ結合縦続接続を構成する。トランジス
タＴ２９を導通すると、電流注入部により領域５に供給
されるバイアス電流が前記導電細条の相当な部分を経て
トランジスタＴ２９のエミツターコレクタ通路を経る主
および供給電流として流れる。このように、フリツプフ
ロツプに必要なバイアス電流の全てを単一接続電源１７
により得る。更に、これと関連して、バイアス電流を電
流注入部による電流として供給することにより、トラン
ジスタのエミツターコレクタ回路の通常の負荷インピー
ダンスが不必要となる。
一般に、これがため相当のスペースを節減することがで
きる。他の要旨においてはエミツタを直接接続した多数
のトランジスタを回路に組込むことである。これら接続
したエミツタを共通エミツタ領域２１として構成するこ
とができる。この場合、トランジスタに対しては一般的
である二重拡散３層構造を逆方向に使用する。表面に設
けられ表面１１を見てコレクタとして作用する最小領域
をベース領域上に設け、これを半導体本体内においてベ
ース領域により囲む。前記ベース領域をコレクタ領域の
周囲の表面１１に隣接し、かつエミツタとして作用する
中間層２１内の前記表面から延在する表面領域とする。
本来、このように使用されるトランジスタ構造の電流増
幅率βは従来の非反転トランジスタよりも小さい。しか
し、多くの回路において、前記低電流増幅率βは何等支
障なく、電流注ｊ入部と相俟つて共通エミツタ領域を使
用することにより非常に簡単な構造の集積回路を得るこ
とができ、特にトランジスタを電気的に絶縁する分離領
域用のスペースを必要とせず、更に集積回路の製造が著
しく簡単になる。更に又、反転トランジ ５スタ構造の
電流増幅率βを増大させる方法につき以下説明する。既
に述べたように、フリツプフロツプを単一接続電源１７
を以て完全に動作させる。
これがため、特に、動作中、回路内の全電圧を電源１７
により３接続部１５および１６に供給される電位差によ
つて与えられる範囲内にすることができる。この電位差
は注入層２０と中間層２１との間のｐ−ｎ接合１８の両
端間において順方向である。注入層２０と領域５との間
の距離は実際には中間層内の３少数電荷キヤリヤの拡散
長程度であるが、この距離があまり大きくない場合には
、中間層に注入され該層においては少数電荷キヤリヤで
ある電荷キヤリヤを、注入層２０と同一導電型の領域、
例えば領域５により捕獲することができる。領域５お４
よび中間層２１間の接合１９を、例えば領域５を導電細
条１４を経て適当な電位点に接続することにより、逆方
向にバイアスする場合に、注入層２０からバイアスされ
るべき領域５へ電流を流すことができる。この場合、こ
の回路に第２電圧源を使用する必要がある。既知の如く
、整流接合を逆方向にバイアスして電荷キヤリヤを捕獲
するようにすることは必らずしも必要がない。
捕獲電荷キヤリヤのため、領域５に電位変化が生ずる。
その結果、また順方向電圧が接合１９の両端間にセツト
アツプされる。前記順方向電圧が十分に大となると、接
合１９を経る電荷キヤリヤの注入が行なわれる。その結
果、電荷キヤリヤの捕獲により、電流は前記接合を経て
流れる電流の方向とは反対の方向に接合を経て流れる。
領域５の電位を自己調整して所望ならば領域５における
接続部を経て電流を流して増大させ、前記２つの電流の
差をトランジスタ３３，５，２１を作動するに必要なベ
ースバイアス電流に等しくする。このような定常状態に
おいては、一般には領域５の電位を接続部１５および１
６の電位間に調整する。接合１９を逆方向に動作させる
場合には、３層トランジスタ３３，５，２１を、領域３
３をエミツタとし、領域５をベースとしかつ層２１をコ
レクタとして使用し、ベースバイアス電流の全部又は１
部分を電流注入部により供給する。
また接合１９の両端間に順方向電圧をセツトアツプする
場合には、すなわち、領域３３および５間の接合４０を
順方向に十分にバイアスする場合には、層２１を３層ト
ランジスタ３３，５，２１のコレクタとして使用するこ
とができる。しかし、更に、重要なことは、接合１９を
順方向にバイアスする場合に、本例においては、中間層
２１がトランジスタ２１，５，３３のエミツタとして作
用する。これにつき以下詳述する。横方向電流注入部２
０，２１，５を有する本実施例においては、共通本体１
２をｎ型半導体本体とし、本半導体本体により電流注入
部の中間層を構成するも、この場合、この中間層２１を
低抵抗性ｎ型基板２１ａとこの上に設けられた高抵抗性
ｎ型表面層２１ｂとを以て構成する。
回路素子および電流注入部の全半導体領域を基板２１ａ
より離間した表面層２１ｂの表面１１と隣接させる。注
入層２０およびベース領域１ないし１０を同時に形成す
ると共に、これら双方の不純物添加濃度を、この場合、
エピタキシヤル表面層２１ｂ内のｐ型表面領域と同一に
する。この比較的簡単な製造技術により、ｐ−ｎ接合１
８および１９の近くにおける不純物添加濃度およびその
勾配をほぼ等しくする。２つの接合１８および１９のこ
の同等性により、中間層２１をｎ−ｐ−ｎトランジスタ
２１，５，３３のエミツタとして使用しなくとも良いと
思われる。
実際上、接合１８により電流注入部の注入接合を構成す
るので、該接合における順方向電流を、その効率からし
て、できるだけ正孔を以て構成する必要がある。同じ理
由により、トランジスタのエミツターベース接合として
の接合１９における順方向電流をできるだけ電子を以て
構成する必要がある。換言すれば、エピタキシヤル層２
１ｂを電流注入部の中間層とするために、不純物添加濃
度を低くする必要があり、トランジスタのエミツタとし
ての前記エピタキシヤル層を高不純物添加濃度とするの
が望ましい。電流注入部の中間層２１をトランジスタの
エミツタとして使用するためには、注入接合内の電子電
流と正孔電流との比を前記接合のいずれかの側の不純物
添加濃度およびこの接合間の電圧により与えられる少数
電荷キヤリヤに依存させるのみならず、また、前記少数
電荷キヤリヤ濃度の勾配により決めることができるとい
う事実を利用する。
これら濃度勾配は特にベース−コレクタ接合４０の如き
捕獲接合および該接合４０と注入接合１９との間の距離
とに依存する。捕獲接合４０の近くにおいては、前記接
合４０の捕獲効果によるベース領域５の少数電荷キヤリ
ヤ濃度は前記接合の両端間バイアス電圧にはあまり依存
しない。接合４０と１９との間の距離がベース領域５の
少数電荷キヤリヤのＩまたは数個の拡散長よりも短い場
合には、接合４０の捕獲効果により少数電荷キヤリヤ濃
度の勾配が増大する。また、この効果をベース領域５の
少数電荷キヤリヤの有効拡散長を短かくすることとして
も説明することができる。その結果、この場合、接合１
９に対し接合４０の両端間電圧および／又は接合１８と
１９に対し接合１９および４０間の距離を選択して、接
合１８の両端間順方向電流の大部分を正孔を以て構成す
ることができ、接合１９の両端間順方向電流の大部分を
、エミツタとしての層２１の不純物添加濃度が比較的低
いにもかかわらず、電子を以て構成することができる。
ベース領域５の電子の短かくされた有効拡散長を中間層
２１の正孔の有効拡散長よりも短かくする必要がある。
上述した如く、本実施例におけるフリツプフロツプをエ
ミツターコレクタ通路を並列に接続した多数のトランジ
スタから成る多数のＮＯＲゲートを以て構成する。
第４図は２個以上のゲートトランジスタＴ４Ｏ，Ｔ４ｌ
・・・・を以て構成する斯様なＮＯＲゲートを示す。ゲ
ートトランジスタＴ４Ｏ，Ｔ４ｌ・・・・の入力端子Ａ
，Ｂ，・・・をトランジスタＴ４Ｏ，Ｔ４ｌ・・・・の
ベース電極を以て構成し、これらのエミツターコレクタ
通路をトランジスタＴ４２のエミツターベース通路によ
り短絡する。電流注入部を電流源１４０，１４、および
１４２を以て示し、これらの極性をそれぞれベースおよ
びエミツタ間において示す。トランジスタＴ４ＯもＴ４
ｌも導通していない場合には、すなわち入力端子Ａおよ
びＢの双方が接地電位であるかあるいはトランジスタＴ
４ＯおよびＴ４ｌのそれぞれの内部ベース入力限界値電
圧よりも低い電圧がエミツタに供給されている場合には
、トランジスタＴ４２のみが通電する（これは順方向に
動作している電流源１４２に基づくものである）。電流
源１４０および４１の電流は大地に流れ、また、トラン
ジスタＴ４２が導通しているので、そのコレクタ（点Ｄ
）の電圧がほぼ接地電位に降下する。１個以上の入力端
子ＡおよびＢの電圧がベース入力限界値電圧以上になる
場合には、導通した入力トランジスタを経て電流源１４
２の電流が流れ、トランジスタＴ４２のベースに対して
はほとんど電流が残らず、この微少電流によりトランジ
スタを通電させる。
このように、電流注入部により電流源４２を形成し、ト
ランジスタＴ４Ｏ，Ｔ４ｌ・・・・の主電流通路に確実
に電流を供給せしめ、トランジスタＴ４２のベースーエ
ミツタ接合により前記トランジスタの負荷インピーダン
スを構成する。多くの回路においては、２個のゲートト
ランジスタＴ１およびＴ２より多くのトランジスタのコ
レクターエミツタ通路（フアンイン）を点Ｃおよび大地
間に接続し、また、数個のトランジスタのベースーエミ
ツタ通路をトランジスタＴ４２と同様に前記点間に接続
する。
点ＡおよびＢのそれぞれを例えば前段の同様なゲート回
路の出力端子σに接続し、図示のゲート回路の出力端子
Ｃを後段の同様なゲート回路の入力端子Ｘ又はＢ′に接
続する。使用トランジスタのコレクターベース電流増幅
率βによりフアンアウトを制限する。上述より明らかな
ように、エミツターベース電圧が限界値電圧以上である
導通トランジスタに追加して、斯様な回路にはエミツタ
ーベース通路が実質的に短絡される非導通トランジスタ
が生じる。
すなわち、第１図に示す集積回路内に、各ベース領域例
えばベース領域４および５間において作動する寄生トラ
ンジスタを、前記領域間距離があまり大きくない場合に
は、容易にして形成することができる。これと関連して
、ベース領域４および５よりも高く不純物添加されたｎ
型中間層２１に属する表面領域２１添をバイアスされる
べき前記２つのベース領域４および５間に延在させる。
スペースを節減するために、前記不純物添加濃度の高い
表面領域２１たを電気的に分離されるべきベース領域に
直接隣接せしめる。しかし、また、前記ｎ＋領域２１隣
を分離されるべきベース領域からある距離のところに設
ける場合には、もしあるならば漂遊トランジスタを有効
的に抑制することができる。本例においては、表面領域
２１にを分離されるべきベース領域間のみに設けるもの
でなく、各ベース領域１ないし１０の全体を、表面１１
において、注入層２０の１部分および不純物添加濃度が
一層高い領域２１１を以て構成する組合せ層によつて実
質的に囲む。
各ベース領域の３側面をＵ型領域２１ｃにより囲む。第
５図に示す断面図において明らかなように、小孔を注入
層２０のいずれかの側面上の接合１８およびｎ＋−ｎ接
合４４間に設ける。図を明確にするために、この接合４
４を第１図においては示していないし、また、これを中
間層の領域２１ｃの低抵抗性Ｕ型部分および隣接する高
抵抗性部分２１６間に形成する。これがため、各ベース
領域１ないし１０を、ｎ型材料と隣接する限りにおいて
は、ｎ＋−ｎ接合．４４および基板２１ａとエピタキシ
ヤル層２１６との間のｎ＋−ｎ接合４５によつて、ほぼ
完全に囲まれる比較的小ｎ型領域内に延在又は少なくと
も隣接させることができる。これらｎ＋−ｎ接合により
エピタキシヤル層２１６内の正孔に対する障壁を構成し
、この結果、このように注入層２０又はベース領域５に
より囲まれた部分に注入された正孔が接合１８および１
９から離間したｎ型中間層２１の部分に容易には流出し
ない。ベース領域内の電子の有効拡散長を短かくすると
同様に、ベース領域５に隣接するすなわち接合１９の他
側面上のエピタキシヤル層２１６の部分内の正孔の有効
拡散長を増大することにより、３層トランジスタ２１，
５，３３の電流増幅率βを大きくすることができる。こ
れと関連して、ベース領域５と隣接するｎ型領域２１ｂ
をできるだけ囲むのが好適である。更に、前記領域２１
ｂをできるだけ小さくして、再結合により少数電荷キヤ
リヤが失なわれるのを防止する。ベース領域および注入
層２０をｎ＋基板２１ａまで、少なくともｎ＋層まで延
在させるのが好適である。こうすることにより、注入層
２０の注入を表面１１に沿つて主として横方向に行なう
ことができる利益がある。前記領域の厚さを表面層２１
５よりも小さくする場合には、ｎ＋表面領域２１５を基
板２１ａにまであるいはこの中にまで延在させるのが好
適である。囲い中の小孔により比較的微小の悪い影響が
生ずるけれども、表面１１のｎ＋表面領域を注入層２０
に直接隣接させる。第５図に示すように注入層のいずれ
か１側面上に孔を設けることは、囲うということの効果
に関するよりはむしろ集積回路を製造する方法に関係す
る。製造方法に関係して、表面再結合による損失が多少
重要な問題となる。
半導体表面１１および該表面と絶縁層１３との間の接合
の特性を、その表面再結合が比較的大であるものとする
場合には、例えば均一に不純物添加されたバイアスされ
るべき領域がエピタキシヤル層の１部分を形成し、半導
体表面に隣接するバイアスされるべきベース領域の少な
くとも１部分に、表面から半導体表面に向う方向に増大
する不純物添加濃度勾配を形成することにより、トラン
ジスタの電流増幅率を増大させることができる。その結
果得られるドリフトフイールドにより表面から離して少
数キヤリヤを保持する。表面領域２１らが直接ベース領
域と隣接せずに、これら間の領域２１ｂが表面にまで到
達する場合には、同じ理由で半導体表面に隣接する領域
２１ｂの層内の対応する濃度勾配を必要とする。領域２
１ｂ内の勾配を、例えば、普通の拡散コレクタ領域３３
を同時に設けることにより簡単に得ることができる。注
入層２０をリボン状表面領域とし、この領域のいずれか
の側面に沿つて互に分離され、かつバイアスされる数個
のベース領域１ないし１０を並置する。
このように、多数のバイアスされるべき領域に同じ注入
量によつてバイアス電流を供給することができる。斯様
な伸長注入層２０の直列抵抗を、連続又は中断導電細条
４６を用いて減少することができる。第６図は電流注入
部を使用する集積回路の第２参考例の断面図である。
共通本体６０を５個の連続層６１，６２ａ，６３，６２
ｂ，６４を有する電流注入部を以て構成し、これら層を
互に整流接合６５，６６，６７および６８により分離す
る。前記参考例につき述べたように、注入層６１から電
荷キヤリヤを注入することにより、電流注入部の第３層
６３の電位は接合６６とまた接合６７とが順方向となる
電位となる。すなわち、第２又は中間層６２ａから第３
層６３に電荷キヤリヤを注入し、これを第４層６２ｂに
より捕獲することができる。これと同時にまた第５層６
４を設けた場合に、第３層６３から第４層６２ｂに電荷
キヤリヤを注入し、この電荷キヤリヤを、前記第５層６
４に隣接しこれと境界を接する接合６８を経て、前記第
４層から前記第５層により捕獲する。本例においては、
また、電流注入部の第５層６４により、例えば層６９，
６４および７０より成るバイポーラトランジスタのバイ
アスされるべきベース領域を構成する。電流注入部およ
びトランジスタの前記層を例えば絶縁基板上に設けた薄
い半導体層内に設け、電流注入部の５個の層を、例えば
、前記半導体層の厚さわ経て延在させることができる。
図示の例においては、中間層６２ａおよび第４層６２ｂ
を以て、半導体本体内に、同一導電型の連続区域を構成
する。第６図において、前記区域の残りの部分を６２。
ないし６２ｆで示す。前記区域の少なくとも大部分を反
対導電型の半導体基板７１上に設けた１導電型のエピタ
キシヤル層６２に属せしめ、前記領域を以下島と称し、
この島を、反対導電型の分離領域７２を用いて、エピタ
キシヤル層６２の残りの部分から分離する。島にエピタ
キシヤル層６２の本来の不純物添加濃度よりも高い濃度
を有する１導電型の埋設層６２ｆを設ける。この埋設層
を基板とエピタキシヤル層との境界上およびその近くに
設ける。電粒注入部の層６１，６３および６４を表面７
３から埋設層６２に達する表面領フ域とする。
その結果、絶縁層６２および第３層６３間のｐ−ｎ接合
の前記部分および表面７３とほぼ平行の島の拡散電圧を
前記接合の部分６５，６６および６７の電圧よりも大と
する。これと関連して層６１および６３により表面７３
にほぼ平行な横方向に電荷キヤリヤの注入が行なわれる
。更に又、前記注入が行なわれる層６２ａおよび６２ｂ
を非常に小さくして、上述したように、比較的わずかな
注入電荷キヤリヤしか島内で失なわれないようにする。
また、本例においては、電流注入部および回路素子の組
合せ部分をできるだけ囲み、横力向に少数電荷キヤリヤ
が流出するのを制限する。
島内に設けられた低抵抗性領域６２をを注入層に隣接せ
しめる。領域６２性を用いて注入層のバイアスされるべ
き領域とは離れた側の注入層の横方向における、電荷キ
ヤリヤの注入を拡散電圧を増大させることにより制限す
る。また領域６２ｅを、外部電源７５の１方の電極を電
流注入部の中間層６２ａに接続する接続部７４に対する
接点領域とする。バイアスされるべきベース領域６４の
所望の囲いを、本例においては、部分的に半導体本体６
０内に設けられかつ表面７３からバイアスされるべき領
域が設けられた半導体層６２内に延在した絶縁層７６を
用いて得ている。本例においては、絶縁層７６を層６２
の厚さの１部分にわたり延在させるのみである。この埋
込絶縁層７６によりベース領域６４の大部分を囲み、か
つ、この層７６を第３層又は注入層６１もしくは領域６
２層にできるだけ隣接させる。従つて、バイアス電流を
第３層６３および／又は注入層６１と同時に数個のバイ
アスされるべき並置領域又はベース領域６４のみに供給
することができる。注入層６１に電源７５の他方の電極
用接続部７７を設ける。
更に、図示電流注入部にバイアスされるべきベース領域
６４に供給されるべきバイアス電流を制御するか又は調
整する装置を設ける。中間層６２ａおよび／又は第４層
６２ｂの上方の絶縁層７８上に設けられるべき例えば絶
縁電極を用いて、斯様な制御を行なうことができる。こ
の場合、前記電極の電位により前記層の表面における少
数電荷キヤリヤの再結合を制御する。本例においては、
他のバイアス電流制御方式を使用する。すなわち、電流
注入部の第３層６３から電流を取りもどすことにより制
御を行なう。このたへ第３層６３に導電性接続部７９を
設ける。例えば、第３層を前記接続部を経て第４層６２
ｂ又は中間層６２ａに短絡する場合には、接合６６およ
び６７の両端間電圧は非常に小さいので、第３層６３が
捕獲するけれども、全く又はほとんど第３層からの注入
が行なわれない。これがため、ベース領域６４にはバイ
アス電流が全く供給されない。電流注入部により回路の
１個以上の回路素子にバイアス電流を全く供給しない状
態が常時望ましい。この場合、接合６６および／又は接
合６７を表面７３において簡単に導電性層と短絡するこ
とができる。しかし、ベース領域６４用のバイアス電流
を、例えば、電子スイツチを接続７９および７４間に設
ける場合には、１時的にオン又はオフにする。第６図に
このようなスイツチをトランジスタ８０で図式的に示し
、このベース８１を例えば回路の他の部分により制御し
かつ半導体本体６０内に簡単に組込むことができる。ま
た、勿論電流注入部を経て流れかつバイアス電流として
得ることができる電流の１部分のみをトランジスタ８０
を経て取りもどすことができる。電流注入部の層が設け
られた上記島により多数のトランジスタに共通なエミツ
タ領域を形成することができる。
この場合、図示トランジスタを２つのコレクタ６９およ
び７０を有するマルチコレクタトランジスタとする。注
入層６１を、例えば、リボン状とし、断面図に現われな
い数個のベース領域を前記リボン状表面領域に沿つて並
置する。１個以上の前記ベース領域と、注入層６１と島
により形成される中間層とを以て例えば、３重層電流注
入部を形成することができる。
これら両層を共通とする。領域６４を含む１個以上の他
ベース領域により、５重層電流注入部の１部分を形成し
て層６３を共通注入層６１と関連ベース領域間に延在さ
せる。層６３をバイアスされるべき前記ベース領域に共
通とするも、互に分離された分離領域を以て構成するこ
ともできるので、バイアス電流を各個別ベース領域に対
して制御することができる。集積回路には、電流注入部
および１個以上のトランジスタが設けられた図示の島に
追加して、他の島を設ける。
この島を互に絶縁しこの内部に同様にして回路素子を設
ける。また、回路素子を１ｔフ 個以上の島内に設け、また、これら回路素子に電流注入
部を使用することなく普通の方法でバイアス電流を供給
することができる。
上述したゲート回路の重要な利益として、本ゲート回路
を非常に微少な電流および電圧により、従つて、低電力
消費において、動作させることができる。
しかし、論理信号電圧および／又は信号電流が小さいの
で、異なる論理回路、例えば、ＴＴＬ又はＭＯＳＴ回路
に大規模組体を組合せるような場合には、信号値を選定
する必要がある。これを、エミツタホロワとして接続し
たインバータ又はトランジスタを用いて特に簡単に行う
ことができる。例えば、第３図のトランジスタＴ３７を
外部インバータとし、そのコレクタを、例えば、抵抗を
経て、比較的高電位点に接続する。出力端子Ｑにおける
電圧変動をフリツプフロツプの任意の出力端子、例えば
、トランジスタＴ３４のコレクタよりも著しく大とする
。層２１，１０および３７より成るトランジスタＴ３７
を、表面領域３７をエミツタとし、また、層２１をコレ
クタとしてそれぞれ用いることができる。その場合、前
記トランジスタはエミツタホロワを形成する。エミツタ
領域３７を、例えば、抵抗を経て、比較的高い負の電位
点に導出する。第７図において、回路の出力端子に使用
するエミツタホロワを、出力端子Ｕに接続したトランジ
スタＴ７Ｏとして示す。トランジスタＴ７ｌを、例えば
、ゲート回路又は出力信号に依存する附加インバータの
１トランジスタとする。本例においては、低い値の論理
信号を相補トランジスタ ，２のエミツタ コレクタ通
路を経て出力トランジスタのベースに供給する。その結
果、一層高い電圧を許容でき、従つて、破壊する危険が
減少する。他の方法としては、出力信号をトランジスタ
Ｔ７２のコレクタ９９から導出し、トランジスタＴ７Ｏ
を省略する。第８図は第７図に示す回路を電流注入部を
使用する集積回路に組込力法を説明するための状態を示
す。
同図において、共通半導体本体を低抵抗性ｎ型半導体基
板９０と高抵抗性ｎ型表面層９１とを以て構成し、この
層内には、多数のｐ型表面領域を設け、これらを基板９
０と表面層９１との境界にまで延在させる。半導体本体
には、ｐ型注入層９２と基板９０および表面層９１より
形成されるｎ型中間層とバイアスされるべき２つのｐ型
領域、すなわち、トランジスタＴ７２のエミツタ領域９
３およびトランジスタＴ７ｌのベース領域９４を以て構
成する電流注入部を形成する。第７図において、この電
流注入部を２つの電流源１７１および１７２で示す。ｎ
型本体により、同時に、トランジスタＴ７ｌのエミツタ
、トランジスタＴ７２のベースおよびトランジスタＴ７
Ｏのコレクタを形成する。
更に、トランジスタＴ７ｌにはそのベース領域９４上に
接続部９５と、絶縁層９７の上に設けられた導電細条９
８を経てトランジスタＴ７２のエミツタに接続するｎ型
コレクタ領域９６を設ける。トランジスタＴ７２のコレ
クタをトランジスタＴ７Ｏのベースをも形成するｐ型領
域９９により形成する。更に、トランジスタＴ７Ｏには
出力端子Ｕに接続したｎ型エミツタ領域１００を設ける
。高不純物添加濃度のｎ型領域１０１をｐ型領域９４お
よび９９に隣接せしめ、上記電荷の損失を制限する。注
入層９２および中間層９０，９１を電源１０２に接続す
る。
電流注入部よりトランジスタＴ７ｌにベースバイアス電
流を供給し、また、半導体本体を経てトランジスタＴ７
２のエミツターコレクタ通路に、あるいは細条９８を経
てトランジスタＴ７ｌのエミツターコレクタ通路に主又
は供給電流を供給する。トランジスタＴ７ｌが導通する
と、トランジスタＴ７２およびＴ７Ｏは非導通となる。
その理由は、トランジスタＴ７２が非導通であるために
、ベース電流を得ることができないからである。従つて
、端子Ｕにおける電圧がほぼ−Ｖに等しくなる。トラン
ジスタＴ７ｌが非導通になると、電流源１７２より、ト
ランジスタＴ７２を経て、トランジスタＴ７Ｏにそのベ
ース電流として電流が流れる。これがため、トランジス
タＴ７Ｏが導通し、端子Ｕにおける電圧がほぼ０になる
か又は少なくとも電圧−Ｖよりも低くなる。第９図は相
補型トランジスタを有する集積回路の他の参考例を示す
断面図である。
半導体本体を基板１０５とエピタキシヤル層１０６とを
以て構成する。このエピタキシヤル層には、反対導電型
の表面領域１０７を設け、この領域を縦方向トランジス
タのベース領域および横力向相補型トランジスタのエミ
ツタとする。縦方向トランジスタには、エミツタ１０５
，１０６、ベース１０７およびコレクタ１０８を設ける
。この場合、この後者を、例えば、アルミニウム層の如
き金属含有層を以つて構成し、これをベース領域上に設
けてこのベース領域とシヨツトキ接合を形成する。前記
シヨツトキ接合の形成と関連して、この場合、ベース領
域の不純物添加濃度を１０１７ないし１０１８原子／立
方センチメートルより小さくする。シヨツトキ接合１０
９をトランジスタのコレクターベース接合とする。横方
向トランジスタにはエミツタ領域１０７、ベース領域１
０５，１０６およびコレクタ領域１１０を設ける。領域
１０７および１１０をバイアスされるべき領域とし、こ
れら領域と半導体本体１０５，１０６および注入層１１
１により形成される中間層と相俟つて３重層電流注入部
を形成する。上記両層をバイアス電流供給電源１１２に
接続する。図示の接続部１１３をコレクタ１０８および
１１０間に設け、領域１０７に接続部ｂを設ける。第１
０図に前記集積回路の等価回路を示し、同図において、
縦方向トランジスタ１０６，１０７，１０８をＴ，Ｏで
示し、横方向トランジスタ１０７，１０６，１１０をＴ
９ｌで示す。
この場合、電流注入部を２つの電流源１９０および１９
、で示す。電流注入部よりＴ９Ｏのベースに電流を供給
して、これを導通させる。その結果、電流注入部より半
導体本体を経てトランジスタＴ９ｌのコレクタ領域に供
給される電流は主として、電流注入部から接続部１１３
およびトランジスタＴ９Ｏのコレクターエミツタ通路を
経て流れる。これがため、トランジスタＴ９ｌのコレク
タ電圧がトランジスタＴ９Ｏの電極ｂの電圧以下に降下
し、よつて、横方向トランジスタＴ９ｌを経て電流が流
れ始める。この電流を電流注入部よりベース領域１０７
に供給されるバイアス電流から取り出す。最終的には、
領域１０７に供給されるバイアス電流の何分の１かのみ
を、ベース電流として、トランジスタＴ，Ｏを経て流す
ような状態となる。すなわち、この電流量は前記トラン
ジスタを直線動作範囲内で動作きせるような微少量であ
る。このようなバイアスにより、トランジスタをその強
い導通状態で作動させるに丁度必要となる量より以上の
蓄積が行なわれない。また、別の直線回路を簡単に形成
することができる。例えば、第１１図は等価回路で示す
直線増幅器である。この増幅器に３個のトランジスタＴ
ｌｌＯ，ＴｌｌｌおよびＴｌｌ２を設ける。第１トラン
ジスタのコレクタｃを第２トランジスタのベースｂに接
続し、第２トランジスタのコレクタを第３トランジスタ
のベースに接続する。更に、第３トランジスタのコレク
タを第１トランジスタのベースに、直流電流を流しかつ
、拡声器又は受信器ＬおよびマイクロホンＭを以て構成
する回路を経て接続する。コンデンサＣを用いて交流負
帰還結合を抑制する。前記直流伝送回路を経て直流負帰
還結合を行なうために、再び第９および１０図につき説
明した各トランジスタに要する電流を得ることができる
ので（電流源１１１０，１１１１および１１、２の残り
の電流は縦続接続の前段のトランジスタのコレクターエ
ミツタ回路を経て流れる）、これら各トランジスタを直
線動作範囲内で調整することができる。このように、非
常に簡単な増幅器を、例えば、補聴器用として得ること
ができる。集積回路においては、トランジスタＴ，ｌＯ
，ＴｌｌｌおよびＴｌｌ２のベース領域を第１図につき
説明したと同様にリボン状注入層に沿つて並置する。他
の方法としては、横方向電流注入部の代りに縦方向電流
注入部を使用する。斯様な構成の原理を第１２図に示す
。
同図において、集積回路に本回路の、例えば、基板の１
部分を構成する、例えばｎ型層なる半導体層１８０を設
ける。ｐ型層１８１としての注入接点を前記層の１側面
上に設ける。この層１８０と注入接点１８１との間に電
源１８２を接続してこれら間の整流接合を順方向にバイ
アスする。これがため、層１８０に注入された電荷キヤ
リヤ、この場合、正孔は、この層が例えば拡散長よりも
厚くないよう ．′な場合には、層１８０の接点とは反
対の他側面上に設けたｐ型層１８３に到達する。これが
ため、層１８３の電位はｎ型層１８０に対して正の電位
となる。このように、層１８０の他側面上にエネルギー
源を得、これにより電流を供給しかつこれ ５を例えば
、回路素子１８４の如き１個以上の回路素子に接続する
ことができる。これを導線１８５又は半導体本体に設け
た内部接続部を経て得ることができる。更に、回路素子
１８４および層１８０間に接続 ４部を設ける場合には
、電流注入部の電流が回路素子を経て、例えば、供給電
流として流れる。
再び、斯様な接続部を導線を経て得ることができるしあ
るいは又、例えば層１８０内において回路素子１８４の
ｌ部分を形成するものとして得ることができる。この場
合、回路素子を層１８０で形成するエミツタを有するト
ランジスタとする。更に、トランジスタにはベース領域
１８６およびコレクタ領域１８７を設ける。また、層１
８０をエミツタ接地配置の多数のトランジスタに共通な
エミツタ領域とすることもできる。半導体層のベース領
域１８６とは反対側上に同図に破線で示す第２注入接点
１８８を設けて、所要バイアス電流を供給する第２電流
注入部１８８，１８０，１８６を得ることができる。
このように、トランジスタの全バイアス電流を同一外部
電源１８２を用いて電流注入部を経て供給する。この場
合、回路素子を設ける場合には半導体層の１側面上に前
記電流供給用配線を必要としない。更に、半導体層１８
０を接地し、バイアス電流を接地層１８０を経て回路素
子に供給する。次に２〜３の参考例を参照して第１２図
に示す原理を詳細に説明する。
上述した如く、縦方向電流注入部を第１１図に示す回路
の集積装置に使用する。
この場合、集積回路を第１３図に示す形態とする。また
、この場合、トランジスタを共通半導体本体１２１の１
側面１２０上に並置する。
各トランジスタの半導体領域を導線細条１２２，１２３
および１２４のパターンに接続する。このパターンに電
気信号入力端子すなわち細条１２２を設け、これを経て
マイクロホンＭから生じた入力信号を第１トランジスタ
のベースに供給する。パターンには更に出力端子、すな
わち細条１２４を設け、これを経て第３トランジスタの
増幅出力信号を拡声器Ｌに供給する。細条１２３により
、コレクタ領域１２６を次段のトランジスタのベース領
域１２５に接続する。更に、トランジスタの反対導電型
基板１２８上に１導電型のエピタキシヤル層１２７によ
り形成される共通エミツタ領域を設ける。
半導体本体１２１に電流注入部を設け、その注入層を基
板１２８で構成し、これを半導体本体の側面１２０とは
反対側の面１２９に隣接せしめ、更に２つの整流接合１
３０および１３１により注入層１２８およびこれと接続
した電源１３３の電源接続部から分離した層１２５を、
１側面１２０に沿い注入層１２８に対向して延在せしめ
、前記反対側に配置した層１２５により、電流注入部の
隣接層１２７から、前記層と境界を接する接合１３１を
経て電荷キヤリヤを捕獲し、従つて、トランジスタのベ
ースおよびこれと接続した前段のトランジスタのコレク
タのバイアス電流としての電流を受ける。
トランジスタの共通エミツタ領域および電流注入部の中
間層を同時に形成するエピタキシヤル層１２７に電源１
３３の他方の電極に対する電源接続部１３４を設ける。
本例においては、中間層１２７を増幅回路の基準電位面
として構成する。
基準電位、例えば接地電位を供給される基準面により電
流注入部を用いてバイアス電流が供給さ粍半導体の１側
面１２０上に設けられた領域１２５の全てを、反対側面
１２９に設けられた注入層１２８から分離する。このよ
うに、電気しやへいを行つて、所要バイアス電流を、一
般には接地層１２７を経てバイアスされるべき関連領域
に直接供給する。中間層１２７には、埋設層１３５およ
び表面１２０から埋設層１３５にまで延在する立上り壁
部１３６とから成る同一導電型の高不純物添加濃度の副
領域を設ける。
またこの立上り壁部１３６の全体又は１部分を埋込絶縁
層で構成することもできる。この副領域の特に壁部１３
６により並置ベース領域１２５間における寄生トランジ
スタ作用を抑制する。
更に、この場合、前記部分１３６を用いて分離ベース領
域１２５との境界を形成する。すなわち、これら各ベー
ス領域を、互に１導電型のエピタキシヤル層１２７上に
設けた部分１３６により、分離された反対導電型のエピ
タキシヤル層１３７の部分を以て構成する。更に部分１
３６は埋置層１３５と相俟つて、バイアスされるべき領
域１２５の囲いを構成して、中間層１２７の高抵抗性領
域において、前記領域１２５からこの中間層１２７に注
入される少数電荷キヤリヤをできるだけ制限すると共に
前記電荷キヤリヤの有効拡散長を所望の如く増大させる
ことができる。このように、副領域１３５，１３６によ
りトランジスタの各々を互に分離すると共に基板１２８
からも分離する。必らずしも必要ではないが、小孔を前
記分離副領域の、例えば、接合１３０の部分１３０ａお
よび１３０ｂの範囲に設ける。接合１３０のこれら部分
１３０ａおよび１３０ｂを接合１３０の残りの部分より
も低い拡散電圧とし、注入層１２８から中間層１２７へ
の電荷キヤリヤの注入を主として、前記部分１３０ａお
よび１３０ｂを経て行なわしめ、中間層１２９から注入
層１２８への逆力向の注入を、前記範囲における中間層
が比較的低い不純物添加濃度であるために、比較的少な
くする。各ベース領域１２５に供給されるバイアス電流
間の比は接合１３０の部分１３０ａおよび１３０６の範
囲の大きさにより影響を受ける。
本例においては、部分１３０ａの表面領域を部分１、３
０ｂよりも大とするので、第１１図の電流源１１１０に
より出力トランジスタＴｌｌ２に対し確実に電流を供給
するも、この電流源から電流源１１、１および１１１２
よりも多量の電流を供給する。所望ならば自動利得調整
を、例えば、第６図に示すトランジスタにおけると同様
に２つのコレクタを用いて簡単に得ることができる。
これらコレクタの１方を可調整抵抗（例えばトランジス
タの内部抵抗）を経て接地する場合には、他方のコレク
タへの信号電流は前記抵抗に依存するようになるので、
容易に自動調整を行なうことができる。第１４および１
５図に示す参考例においては、注入層を格子状表面領域
１４０とし、これを半導体本体１４２の表面１４１に隣
接させる。表面１４１において、１導電型の格子表面領
域１４０により囲まれた反対導電型の領域１４３の部分
１４３ａに、バイアスされるべき領域１４４を設け、こ
れにより３層トランジスタ１４３，１４４，１４５のベ
ース領域を構成する。電流注入部の中間層を構成する領
域１４３を低抵抗性基板と高抵抗性表面層とに副分割す
る。
この副分割を、基板１４１から基板１４３ｂまであるい
はこの内部にまで延在する格子状注入層１４０を用いて
行なう。図示の如く、トランジスタまたは他の回路素子
を高抵抗性部分１４３ａおよび１４３Ｃ内に設けること
もできる。更に、前記部分のそれぞれの大きさを違えて
、数個の回路素子を１個以上の部分に並置させることも
できる。格子状表面領域１４０を電流注入部の注入層と
して使用することにより、斯様な領域の直列抵抗を低く
することができるという利益を得る。同様にベース領域
１４４に対するよりも注入層に対して浸透を深くするこ
とおよび／又は不純添加濃度を高くすることができる。
ベース領域１４４の最大許容不純物添加濃度を、実際に
は制限する。その理由は、特に、前記領域内に一般には
、反対導電型の領域１４５を設ける必要があるからであ
る。直流電源１４６を電流注入部の注入層１４０および
中間層１４３間に接続する。このため、所望ならば斯様
な電源をコンデンサ１４７で分路して交流電圧接続部１
４８および１４９を短絡する。集積回路の他の参考例に
おいては、第１６および１７図に示すように、１個以上
の３層トランジスタ１５０，１５１，１５２ａ，ｂを設
ける。ｎ型エミツタ又はコレクタ領域１５０に追加して
、ｎ型領域１５３を例えばｐ型のベース領域１５１内に
延在せしめ、このｎ型領域１５３により他のｐ型表面領
域１５４を囲む。前記領域１５３および１５４により、
そえぞ瓢電流注入部の中間層および注入層を構成する。
第１６図に破線で示すように、絶縁層１５８に孔を設け
て半導体表面を露出し、この孔を経て領域１５０，１５
１，１５３および１５４を電気接続用導電細条に接続す
る。電流注入部の注入層１５４および中間層１５３に接
続部１５５および１５６をそれぞれ設け、これにより第
１７図に示すように電源１５７に接続する。回路の１個
又は数個の回路素子に電流注入部を用いてバイアス電流
を供給する必要がある場合には、本参考例は特に好適で
ある。また中間層１５３を直接トランジスタの領域１５
２ａ，ｂに接続するも、例えば、これを半導体表面の中
間層１５３を低抵抗性領域１５２ａまで又はこの領域内
に延在させて行なう。その結果、接続部１５６を所望な
らば、基板１５２ｂの下側面上に追加して設けるけれど
も、スペースを節減することができる。次の参考例にお
いては、回路素子を共通半導体本体の表面１６７上に設
ける。
この半導体本体を低抵抗性ｎ型基板１６０とこの上に形
成された低不純物添加濃度のｎ型エピタキシヤル層１６
１（第１８図）とを以て構成する。エピタキシヤル層内
に、互に絶縁された多数の回路素子を、既知の半導体技
術の方法により、ｐ型領域１６２を用いて形成する。す
なわち、図示の便宜のために、素子の１つ、すなわちｎ
−ｐ−ｎトランジスタ１６３，１６４，１６５を図中に
示すにすぎない。また集積回路に対する接地板を構成す
るｎ型本体１６０，１６１を、他にｐ型中間層１６６お
よび表面１６７に隣接するｎ型第３層１６８を有する電
流注入部の注入層とする。注入層１６０，１６１および
中間層１６６に、電源１７１を接続するための接続部１
６９および１７０をそれぞれ設ける。
更に、注入層１６０，１６１を半導体本体の１側面１６
７とは反対側の面１７２に隣接させる。また、注入層か
ら２つのｐ−ｎ接合１７３および１７４によつて分離さ
れている電流注入部の第３層１６８を注入層１６０，１
６１に対向して表面１６７上に配置する。電流注入部の
反対側に配置した第３層１６８により、接合１７３を経
て電流注入部の隣接中間層１６６から電荷キヤリヤを捕
獲し、従つて、導電細条１７５を経て、電流注入部の反
対側に配置した層１６８に接続したトランジスタ１６３
，１６４，１６５のエミツタ１６３のバイアス電流とし
て作用する電流を受ける。また、導電細条１７５を経て
、回路素子のバイアスされるべき数個の領域を電流注入
部の同一の反対側に配置した層１６８に簡単に接続する
ことができる。接続部１７６を経て、電気信号をトラン
ジスタのベース１６４に供給するか又はこれから供給す
ることができる。
また、コレクタ１６５を接続部１７７、例えばインピー
ダンス１７８を経て正の電圧＋Ｖの点に接続することも
できる。前記参考例は、例えば大規模集積回路の中央に
配置した１個又は数個の回路素子にバイアス電流を供給
する必要がある場合に特に好適である。
所要のバイアス電流を、回路の接地板から表面へと僅か
に余分な範囲を占有しかつ、導電細条のパターンを経て
問題とする回路素子のバイアスされるべき隣接領域に接
続された電流注入部を用いて、局部的に供給することが
できる。バイアス電流のこの供給に対しては全く抵抗を
必要としないが、それにもかかわらず、バイアスされる
べき領域に固定電位が印加されないので、前記領域は、
例えば、電気信号電流又は信号電圧を流す。第１９図は
１群のトリガ回路から成るトリガ回路の回路図を示し、
同図において、トリガ回路群をマトリツクスパターンに
従つて、同時に記憶回路を構成すると同一の方法で構成
する。
トリガ回路にトランジスタＴｌＯｌ，・・・・・・Ｔｌ
Ｏ７を設け、これらのエミツタを全て接地電位に接続す
る。
トリガ回路本体をトランジスタＴｌＯｌおよびＴｌＯ２
を以て構成し、これらのコレクタを他のトランジスタの
ベースに交差接続する。更に、トランジスタＴｌＯ３の
コレクタに接続し、そのベースをトランジスタＴｌＯ５
のコレクタに接続する。同時に、トランジスタＴｌＯ２
のベースをトランジスタＴｌＯ４のコレクタに接続し、
そのベースをトランジスタＴｌＯ６のコレクタに接続す
る。更に、トランジスタＴｌＯ５およびＴｌＯ６のベー
スを書込導体ＲおよびＳに接続し、この場合これら導体
をトリガ回路の行に対して共通にする。読出可能とする
ために、トランジスタＴｌＯｌに余分のコレタタを設け
、これをトランジスタＴｌＯ７のベースに接続し、この
コレクタをトリガ回路の行に対して共通の読出導体０に
接続する。トランジスタＴｌＯｌ９ＴｌＯ２９ＴｌＯ５
およびＴｌＯ６の４−ス電極を）電流源１１０１９１−
１０２９１１０５および１１０６の図示の極性を経て、
トリガ回路の各列に対し共通の供給線路Ｖに接続し、ト
ランジスタＴｌＯ３，ＴｌＯ４およびＴｌＯ７のベース
電極を、同様の電流源１０３，１１０４および１１０７
を経て、トリガ回路の列に対して共通な選択線路ＳＥに
接続する。
電流源を、関連する供給又は選択線路が正の電圧を流す
場合にのみ、これら電流源より電流を供給するような形
態とする。供給線路を常時正電圧とするので、電流源１
１０１，１１０２，１１０５および１１０６を常時作動
する。
休止状態の期間中、すなわち、選択が図示の回路に属す
るトリガ回路の列に対して行なわれない場合には、選択
線路ＳＥを接地電位又は低くするので、電流源１０３，
１１０４および１１０７を作動しない。その結果、休止
状態においては、トランジスタＴｌＯ３ツＴｌＯ４９Ｔ
ｌＯ５ツＴｌＯ６およびＴｌＯ７により電流が流されず
、従つて消費量が低い。トリガ回路の休止状態において
は、トランジスタＴｌＯｌおよびＴｌＯ２の１方が導通
する。
今、トランジスタＴｌＯｌが導通するとする。そうする
と、トランジスタＴｌＯｌのベース電圧は＋Ｖｊに等し
くなる。ここでＶｊは飽和トランジスタのベースおよび
エミツタ間の６接合”゜電圧である。トランジスタＴｌ
Ｏ２のベース電圧はＶｋに等しい。ここでＶｋは過駆動
トランジスタのコレクタおよびエミツタ間の電圧である
。珪素トランジスタの場合には、一般にはＶｊは０．７
であり、ｋは０と０．４Ｖとの間の値である。すなわち
、トランジスタＴｌＯ２のベース電圧をトランジスタＴ
ｌＯｌのベース電圧よりも低く、すなわち、接合電圧ｊ
よりも低くするので、トランジスタＴｌＯ２がカツトオ
フとなる。トランジスタＴｌＯｌのコレクタ電流を電流
源１１０２より供給し、そのベース電流を電流源１１０
１より供給する。情報をトリガ回路から読取るかあるい
は新しい情報を書込む必要がある場合には、正のパルス
を選択線路に供給するので、電流源１１０３，１０４お
よび１１０７が動作する。
書込みを行なう場合には、書込導線ＲおよびＳの１方を
接地電位にする。今、例えば、書込導線Ｒを接地電位と
する。そうすると電流源１１０５による電流が大地へ流
れてトランジスタＴｌＯ５がカツトオフとなる。電流源
１１０３による電流はトランジスタＴｌＯ３のベース電
流として流れるのでこれが導通する。従つて、このトラ
ンジスタを経て電流源１１０１からの電流が流れるので
、トランジスタＴｌＯｌがカツトオフとなる。浮動書込
導線Ｓについていえば、同様にして、トランジスタＴｌ
Ｏ２が導通する。トランジスタＴｌＯ２のコレクタ電流
を電流源１０１より供給する。これがため、この電流源
１１０１からトランジスタＴｌＯ２およびＴｌＯ３のコ
レクタ電流をそれぞれ供給する。選択線路ＳＥの選択パ
ルスが終了すると、トランジスタＴｌＯ２が導通状態に
留まり、トランジスタＴｌＯｌがカツトオフ状態に留ま
るので、情報をトリガ回路内に記憶することができる。
書込導線Ｒ又はＳの１方の書込パルスにより、非選択ト
リガ回路が影響を受けることはない。選択パルスが選択
線路ＳＥに生じていない場合には、電流源１１０３およ
び１１０４は、実際には動作しておらず、これがため、
トランジスタＴｌＯ３およびＴｌＯ４がカツトオフとな
り、従つて、情報を書込導線からトランジスタＴｌＯｌ
およびＴｌＯ２に伝送することができない。読出しを行
なう場合には、書込導線ＲおよびＳを浮かせ、選択パル
スが入来している場合に、トランジスタＴｌＯ５および
ＴｌＯ６を導通にする。
この結果、トランジスタＴｌＯ３およびＴｌＯ４がカツ
トオフとなるので、トリガ回路の情報を取出すことがで
きない。トリガ回路の状態に依存して、トランジスタＴ
ｌＯ７を導通又は非導通にする。再び、トランジスタＴ
ｌＯｌをカツトオフし、トランジスタＴｌＯ２を導通に
すると、選択パルスにより動作する電流源１１０７より
供給される電流はトランジスタＴｌＯ７のベース電流と
なり、これがため、前記トランジスタが導通となる。ト
ランジスタＴｌＯ７の状態を読出導線０を経て読出す。
図には唯１つの読出し導線を示しているにすぎないが、
同様に第２読出導線を設け、これを同様にトランジスタ
ＴｌＯ２の余分なコレクタに接続することもできる。第
２０図は集積記憶回路の１部分を示し、同図においては
図を明確にするために、１個のトリガ回路と、マトリツ
クスの他の残りの同様なトリガ回路の２つの隣接するマ
トリツクス素子のみを示すにすぎない。トリガ回路のト
ランジスタＴｌＯｌないしＴｌＯ７の多数のｐ型ベース
領域をｎ型半導体本体の表面層内に設ける。
前記各ベース領域により、半導体本体内において、１個
の又はトランジスタＴｌＯｌの場合には、２個のｎ型コ
レクタ領域を囲み、半導体本体により全トランジスタに
共通なエミツタ領域を構成する。トランジスタを、導電
細条１９２のパターンを用いて、第１９図に示すトリガ
回路に接続する。同図においては、マトリツクスの各ト
リガ回路を導電細条Ｒ，ＳおよびＯに接続する。第１９
図に示す電流源１１０１ないし１１０７を電流注入部と
共に集積回路内に形成する。供給線路と ：して作用し
かつトランジスタＴｌＯ２，ＴｌＯ３，ＴｌＯ５および
ＴｌＯ６のベース領域１９０を配置したいずれかの側に
設けられたリボン状ｐ型表面領域Ｖを半導体表面に隣接
させる。表面領域Ｖにより電流注入部の注入層を構成し
、半導体本体を電流注入 ５部の中間層とし、前記ベー
ス領域をバイアス電流が上述と同様にして供給されるバ
イアスされるべき領域とする。同様にして、選択線路と
して作用するｐ型表面領域ＳＥと半導体本体およびトラ
ンジスタＴｌＯ３，ＴｌＯ４およびＴｌＯ７のベース領
域１９０とにより電流注入部を構成する。更に、半導体
本体には２つの平行ｎ型表面領域を構成する。これら領
域をそれぞれ２つの注入層ＶおよびＳＥと平行に延在せ
しめると共にｐ型半導体本体の隣接部分よりも高不純物
添加濃度とする。前記１方 ４の領域、すなわち、１９
３を領域ＳＥの長側部の１方に隣接せしめるので、領域
ＳＥからの電荷キヤリヤの注入を、主としてトランジス
タＴｌＯ３，ＴｌＯ４およびＴｌＯ７の方向に行なうも
のであり、隣接トリガ回路のトランジスタＴｌＯｌおよ
びＴｌＯ５の方向に行なうものではない。他方のｎ型領
域１９４をトランジスタＴｌＯ３，ＴｌＯ４およびＴｌ
Ｏ７のベース領域とトランジスタＴｌＯ２およびＴｌＯ
６のベース領域との間に延在させ、前記領域１９４によ
りこの領域の相対向して位置する側部の両ベース領域間
における寄生トランジスタ作用を防止する。所望ならば
、他にｎ型領域を隣接する行のトリガ回路間に設け、該
領域を注入層ＶおよびＳＥ間において細条ＲおよびＳと
平行に延在させる。上記実施例の場合と同様に、また、
全ベース領域の大部分を討表面領域により個別的に囲む
かあるいは埋込絶縁層を高不純物添加ｎ型領域の代りに
使用しても良い。上述した集積回路においては、トラン
ジスタＴｌＯ５およびＴｌＯ６は、これらにより書込用
個別の記憶素子を選択するものであるから必要なもので
ある。
本回路においては、全トランジスタのエミツタを互に接
続するので、記憶素子の選択をベース接続部を経てのみ
得ることができる。その結果、行および列を選択するた
めに個別のトランジスタを必要とする。第２１図は行お
よび列に配置された多数の等しい記臆回路より形成され
るマトリツクスに使用する第２記憶回路を示す。
本記憶回路には、エミツタを例えば接地電位の如き一定
の電位点に接続した２つのｎ−ｐ−ｎ型トランジスタＴ
２ＯｌおよびＴ２Ｏ２を設ける。双安定素子を得るため
に、各トランジスタのベースを他方のトランジスタのコ
レクタにそれぞれ接続する。記憶回路に対する供給電流
をトランジスタＴ２ＯｌおよびＴ２Ｏ２のベースに接続
した電流源１２０１および１２０２を経て供給する。情
報の書込および読出をｐ−ｎ−ｐ型トランジスタＴ２Ｏ
３およびＴ２Ｏ４を用いて行なう。これらトランジスタ
Ｔ２Ｏ３およびＴ２Ｏ４の主電流通路を経て、トランジ
スタＴ２ＯｌおよびＴ２Ｏ２と読出および書込導線Ｓお
よびＲとの間の接続をそれぞれ行なう。これら各導線は
記憶回路の行に対し共通である。これらトランジスタＴ
２Ｏ３およびＴ２Ｏ４を対称構造とするのが好適である
。その理由は、これらトランジスタは両方向に動作して
読取りおよび書込み動作を行なうからである。所望記憶
回路の選択を、記憶素子の列に対し共通であり、かつ、
トランジスタＴ２Ｏ３およびＴ２Ｏ４のベースに接続し
た選択線路を用いて関連する列を選択することおよび読
出および書込導線ＳおよびＲを用いて関連する行を選択
することにより行なう。
選択および非選択の両状態において、選択線路と読出お
よび書込線路との電圧レベルの値を適当に選定すること
が必要である。例えば、非選択状態における選択線路に
電圧を供給してトランジスタＴ２Ｏ３およびＴ２Ｏ４を
、導線Ｓ又はＲのいずれかに書込パルスが入来している
か又は入来していないかには無関係にカツトオフにする
。選択状態においては、選択線路の電圧を選定して記瞳
回路の２つの安定状態における場合にトランジスタＴ２
ＯｌおよびＴ２Ｏ２のベースに生ずる各電圧値間の値と
する。非選択状態においては、読出および書込導線Ｓお
よびＲを、例えば浮かせるので、関連する記憶素子に属
する列の選択又は非選択状態とは無関係に情報が失なわ
れることはない。情報を書込む場合には、書込パルスを
選択された選択線路の電圧レベルよりも十分に正にして
関連するトランジスタＴ２Ｏ３又はＴ２Ｏ４を導通させ
る必要があるが、情報を読出す場合には、読出導線の電
圧レベルを選択された選択線路の電圧レベルよりも低く
するのが好適である。記憶回路の消費をできるだけ少な
くするために、また高読出速度を実現するにもかかわら
ず、定常状態の間は記憶回路の供給レベルを低くし、か
つ読出の間は電流源１２０１および１２０２より供給さ
れる電流を制御することにより前記供給レベルを高いレ
ベルに切換える。
第２１図に示す回路配置は半導体本体に集積化して特に
好適である。
その場合、ｐ−ｎ−ｐ型トランジスタＴ２Ｏ３およびＴ
２Ｏ４をそれぞれ横方向トランジスタとし、この場合、
２つの方向を使用するも、特に横力向トランジスタの場
合には、両方向の電気特性をほぼ等しくすることが重要
である。更に、２つの電流源１２０１および１２０２を
電流注入部を用いて簡単に形成することができる。その
結果、また、集積構造に対しては比較的小半導体表面を
必要とするにすぎない。第２２および２３図は本発明電
流注入部を有する記憶マトリツクスの集積構造の１部分
を示す。
これを第２２図の破線２２３内に設け、更にこの部分に
第２１図のマトリツクス素子を設ける。半導体本体２０
０に、この場合ｐ型導電型の半導体基板２０１を設ける
。このｐ型基板２０１には、普通の方法により、ｐ型分
離領域２０３を用いて島に副分割されたｎ型エピタキシ
ヤル層２０２を設ける。列のマトリツクス素子の全ての
ｎ−ｐ−ｎトランジスタＴ２ＯｌおよびＴ２Ｏ２を細長
い島２０４内に設ける。この島を半導体本体の縁部にお
いて、例えば、図示の接続部２０５を用いて接地する。
島２０４により前記ｎ−ｐ−ｎトランジスタの共通エミ
ツタ領域を構成する。多数の注入層を前記島２０４内に
設け、それらの１つのみを図に示す。前記層を、この場
合、ｐ型表面領域２０６を以て構成する。各注入層２０
６のいずれかの側に、４個のｎ−ｐ−ｎトランジスタを
設ける。これらトランジスタにはｐ型ベース領域２０７
とｎ型コレクタ領域２０８を設ける。このベース領域２
０７を３つの側面における表面２０９において低抵抗性
ｎ型表面領域２１０により囲む。この領域２１０を表面
２０９からエピタキシヤル層内に延在さして、基板２０
１とエピタキシヤル層２０２との境界に設けられたｎ型
埋置層２１１と隣接させる。中間層２０４に属する領域
２１０，２１１を以て多数の凹所を有する低抵抗組体を
構成し、この凹所に注入層２０６、中間層２０４の高抵
抗性部分２１２およびバイアスされるべき領域２０７を
設ける。更に、領域２１０，２１１および埋置層２１１
により島２０４の直列抵抗を小さくせしめるので、動作
中、前記島をほぼ等電位面とする。マトリツクス素子の
横方向ｐ−ｎ−ｐトランジスタＴ２Ｏ３およびＴ２Ｏ４
を形成した同様な島２２１を島２０４のいずれかの側に
おいて延在させる。また、この島に表面領域２１３およ
び埋置層２１４により構成した低抵抗性ｎ型領域を設け
て直列抵抗を減少させる。実際には、これら島２２１に
よりマトリツクス素子の列のｐ−ｎ−ｐトランジスタの
共通ベース領域を構成し、選択線路ＳＥＬとして作用せ
しめる。更に、各ｐ−ｎ−ｐトランジスタにｐ型領域２
１５を設ける。この領域は、情報読出時にはエミツタ領
域として作用し、また、情報書込時にはコレクタ領域と
して作用する。更に前記トランジスタにｐ型領域２１６
を設ける。この領域もそれぞれコレクタ領域およびエミ
ツタ領域として作用する。これらｐ−ｎ−ｐトランジス
タの各々を、低抵抗性領域２１３，２１４のカツプ状部
分により囲む。その結果、隣接するｐ一ｎ−ｐトランジ
スタのベース領域間には寄生トランジスタ作用がほとん
ど生じない。半導体本体２００の表面２０９上に絶縁層
２１７を設け、この上に導電細条２１８を延在させる。
この細条によりマトリツクス素子の内部接続部を構成す
ると共にこれを回路素子の半導体領域に第２２図に破線
で示す絶縁層内の孔を経て接続する。更に、電流注入層
２０６を接続部２２０が設けられている導電細条２１９
に接続し、マトリツクス素子の行のトランジスタＴ２Ｏ
３の領域２１６を読出一書込導体Ｓに接続し、マトリツ
クス素子の行のトランジスタＴ２Ｏ４の領域２１６を読
出一書込導体Ｒに接続する。電源２２２を接続部２０５
および２２０間に接続して注入層２０６と島間のｐ−ｎ
接合と中間層２０４とを順方向にバイアスする。
この電源２２２を、例えば、可制御として休止状態およ
び書込みの期間中におけるよりも情報読出し期間中にお
いて、一層多量のバイアス電流をマトリツクス素子のｎ
−ｐ−ｎトランジスタに供給することができる。また、
バイアス電流の斯様な制御を表面２０９単位当り行なう
ので、バイアス電流を、マトリツクス素子の隣接する２
つの行の各々に対して、個別的に制御することができる
。第２２および２３図につき説明した集積構造は特にコ
ンパクトとなる。
所望半導体表面範囲を、表面２０９からエピタキシヤル
層２０２および基板２０１間の境界まで延在している埋
込絶縁層を討領域２１０および２１３の代りに用いるこ
とにより、減少させることができる。その場合、実際に
は、ｐ型分離領域２０３およびｎ型領域２１０および２
１３の１部分をいずれかの側に設けるも、その代りに１
個の単一理込絶縁層を用いることもできる。その結果、
ｎ−ｐ−ｎトランジスタと行のｐ−ｎ−ｐトランジスタ
との間の距離および隣接するｐ−ｎ−ｐトランジスタ間
の距離を小さくすることができる。上述した第２１図〜
第２３図に示す実施例と本発明との関連を明らかにすれ
ば次の通りである。
すなわち記憶装置のトランジスタを表面に設けた半導体
本体２００を具えており、前記記憶装置はエミツタ２０
４、ベース２０７およびコレクタ２０８を夫々備える第
１および第２トランジスタＴ２Ｏｌ，Ｔ２Ｏ２を各々が
有している複数のトリガ回路配置を具えており、前記第
１および第２トランジスタＴ２Ｏｌ，Ｔ２Ｏ２のエミツ
タ２０４を相互接続させると共に第１導電型の共通半導
体領域２０４によつて形成し、前記第１および第２トラ
ンジスタＴ２Ｏｌ，Ｔ２Ｏ２のベース領域は前記共通半
導体領域２０４に隣接している第２導電型の表面領域２
０７であり、前記第１および第２トランジスタＴ２Ｏｌ
，Ｔ２Ｏ２の前記コレクタ２０８は該第１および第２ト
ランジスタＴ２Ｏｌ，Ｔ２Ｏ２の前記ベース領域２０７
と夫々整流接触しており、さらに前記第１および第２ト
ランジスタＴ２Ｏｌ，Ｔ２Ｏ２を交差結合させてその一
方のトランジスタＴ２ＯｌまたはＴ２Ｏ２のベース２０
７をその他方のトランジスタＴ２Ｏ２またはＴ２Ｏｌの
コレクタ２０８に接続して前記一方のトランジスタＴ２
Ｏｌ、またはＴ２Ｏ２が導通し他方のトランジスタＴ２
Ｏ２またはＴ２Ｏｌがしや断する状態或いはその逆の状
態となる２つの異なる情報状態が生じ得るようにし、さ
らに前記第１および第２トランジスタＴ２Ｏｌ，Ｔ２Ｏ
２のベース領域２０７の各々は整流接合によつて互いに
分離された順次の層２０６，２０４，２０７を有するバ
イアス電流供給用の電流注入部１２０１，１２０２の一
部分を形成しており、該電流注入部２０６，２０４，２
０７は導電細条２１９と結合しており、該導電細条は前
記電流注入部２０６，２０４，２０７の整流接合を順方
向にバイアスさせるためのものであつて該バイアスによ
つて前記第１および第２トランジスタＴ２Ｏｌ，Ｔ２Ｏ
２の範囲外に位置している前記電流注入部２０６，２０
４，２０７のある一つの層２０６から電荷キヤリヤの注
入を行なわしめると共に前記ベース領域２０７の各々に
電荷キヤリヤを供給し、さらに前記トリガ回路配置は行
および列配列構造に配置させてあり、さらに前記第１ト
ランジスタＴ２Ｏｌのベース領域２０７の各各を、各ト
リガ回路配置と関連した第３トランジスタＴ２Ｏ３を用
いてトリガ回路配置の行配列に共通な書込導体Ｓに結合
させてあり、該第、３トランジスタＴ２Ｏ３は前記第１
および第２トランジスタＴ２Ｏｌ，Ｔ２Ｏ２の型（Ｎｐ
ｎまたはＰｎｐ）に相補的な型（ＮｐｎまたはＰｎｐ）
となしかつ第１導電型のベース領域２２１と２つの主電
極領域２１５，２１６とを有しており、該書込導体Ｓを
前記第１トランジスタＴ２Ｏｌの前記ベース領域２０７
に結合する信号通路中に前記２つの主電極領域２１５，
２１６が組込まれている。上述した実施例および参考例
より明らかなように、本発明を用いて重大なる利益を得
ることができる。
多くの場合、製造に際し５個のマスクを用いるのみで十
分である。更に又、能動素子の高実装密度を得ることが
できるが、抵抗がほぼ完全に必要ではなくなる。使用ト
ランジスタのエミツタを直接互に接続するので、導電細
条のパターンが比較的簡単となり、コレクタを自動的に
互に分離することができる。更に、マルチコレクタトラ
ンジスタを簡単に使用することができるので、広い範囲
と多数の導電細条とを節減することができる。動作中、
電流注入部を用いて供給される全バイアス電流を注入接
合の両端間電圧により、同様にして変えるのが特に有益
である。その結果、集積回路の機能を電流レベルからほ
ぼ独立させることができるので、広い雑音マージンを得
ることができる。上述した回路においては、それら電流
を特に、電流注入部を用いて供給するも、この電流注入
部を設けるのは、アナログ又はデジタル信号電流又は電
圧を含む任意の情報を処理したり又、応用できる場合に
は、書込情報を記憶するためである。
予備電流と称せられるこれら電流には、論理回路、トリ
ガ回路および記憶素子の如き成分における全ての電流を
含み、これら成分の静的又は動的状態において、これら
電流により、これら成分を待機状態とし、すなわち情報
が入力端子に生じた場合には、必要ならば選択信号と結
合して、前記情報を取出すことができるようにしたり、
書込情報を記憶できるようにしたりおよび／又は前記情
報を、所望ならば選択後、出力端子に通知することがで
きるようにする。上述した全ての実施例および参考例に
おける集積回路を半導体技術に普通に用いられる方法、
すなわち例えば、エピタキシヤルカ法、埋置層の形成、
局部拡散にする不純物添加および／又はイオン注入法、
パターン状絶縁マスク等導電層の形成等々により完全に
製造することができる。
更に、上述した集積回路を、普通の方法で普通の囲いの
内部に組合せることができる。例えば、第１参考例の製
造、すなわち、第１ないし５図に示すフリツプフロツプ
の製造方法につき以下詳細に説明する。出発材料を例え
ばｎ型導電型および固有抵抗が０．００５および０．０
１５Ω・α間の珪素基板２１ａ（第２図）とする。
この基板上に固有抵抗を例えば０．２および０，６Ω・
α間とし、かつ厚さを例えばほぼ５μｍとしたｎ型エピ
タキシヤル珪素層２１ｂを設ける。これに関連して、使
用反転トランジスタ構造の電流増幅率βはエピタキシヤ
ル層の固有抵抗に依存する。前記増幅率βを約２０とし
、固有抵抗が約０．１Ω・いとすると、同じｐおよびｎ
型拡散および約０．６Ω・？の固有抵抗の場合にはβは
約１０となり、これより、回路を理想的に作動させるた
めにはβを３以上の値にすることが望ましいことが判る
。次に、例えば、二酸化珪素のマスク層を使用しおよび
低抵抗性ｎ型部分２１ｃを得るために不純物として燐の
拡散処理を行なう。
この部分の表面濃度を例えば１０２１原子／立方センチ
メートルとする。前記燐の不純物添加領域を半導体に形
成する孔を多数平行に延在させて、２つの隣接延在部分
間に常時十分な範囲を設けて該範囲内に、次の処理工程
において、所望の大きさのベース領域を形成することが
できる。更に、これら孔の２つを使用するも、この場合
、これら孔としては、その孔の伸長部分が互に対向しか
つ互に一列に配置した孔を使用する。これら孔の対向し
て配置した伸長部分の端部間の距離を、対向して配置し
たベース領域例えば５および１０間の最終的に望ましい
距離と等しくするか又はそれよりもわずかに短かくする
。ベース領域１ないし１０および注入層１２０をマスク
層の所望の大きさの孔を経て拡散により同時に形成する
。本例においては、マスクパターンを２つの平行な細条
を以て構成し、これら細条をその後得られる討領域の伸
長部分を横切方向に延在させ、しかも互に向合つて配置
した伸］ 長部分間の中間スペースの大部分に設け、各
々がその１端において、前記伸長部分の端部とわずかに
重なり合うようにするか、又はこれらが互に触れ合うよ
うにする。前記細条の幅を各ベース領域および注入層間
の所望な距離に一致させる。例えＯば、硼素を自由表面
を経て、例えば２．５μｍの深さに内方拡散し、単位面
積当りの抵抗を、例えば約１５０Ωとする。２つのマス
ク細条間において、注入層を得、更に、互に分離された
ベース領域１ないし１０を得る。
その理由は前記拡散処理の表面濃度が不十分であるため
既に形成されている導電型を討部分２１Ｃに変えるから
である。このように、ベース領域を自動的に討副領域２
１のに直接隣接せしめる。これら副領域の各々を、その
３側面において、Ｕ字状の討型領域で囲む。コレクタ領
域２２ないし３７を、例えば、燐を約１６５μｍの深さ
にかつ単位面積当り５Ωの抵抗となるように局部拡散す
ることにより形成し、次に接点孔を絶縁層内に食刻しか
つ導電細条１４のパターンを例えば、アルミニウム層を
蒸着し次に食刻することにより形成する。注入層２０の
幅を、例えば、約２０μｍとする。
注入層２０から各ベース領域までの距離を約８μｍとす
る。ベース領域５の大きさを、例えば、約５０μｍ×８
０Ｐｍとし、コレクタ領域３３の大きさを２０１ｔｍ×
２０μｍとする。隣接ベース領域間の討伸長部分の幅を
、例えば、１０μｍとする。抵抗性副領域２１ｃの全体
又は１部分の代りに埋込絶縁層を使用する場合には、該
絶縁層を、例えば、窒化珪素から成るマスク層を用いて
、例えば局部的に酸化処理して得ることができる。
第６および１３図に１例として示すように、埋置層を使
用する場合には、これらに対して例えば、砒素を不純物
添加してをの表面濃度を約１０１９原子／立方センチメ
ートルとしまた単位面積当りの抵抗を約２０Ωとする。
例えば第１３図に示す埋置層１３５をバイアスされるべ
きベース領域よりも高い不純物添加濃度とする。こうす
ることにより前記埋置層が関連トランジスタのエミツタ
領域の１部分を形成する場合に特に利益を奏することが
できる。本発明は上述した実施例に限定されることなく
幾多の変更が可能である。
例えば、ゲルマニウムおよび半導体材料のＡｌｌＢＶ化
合物又は組合せの如き他の半導体材料を使用することが
できる。すなわち、例えば基板を回路素子が形成された
表面領域とは別の半導体材料を以て構成する。上部に低
不純物添加量２１ｂをエピタキシヤル成長させ＋たｎ基
板２１ａ（第２図）から出発する代りに、また出発材料
を低抵抗性基板とし、これに不純物の外方拡散により一
層低い不純物添加表面層を設けることもできる。
更にまた上記実施例および参考例における導電型を相互
に交換する場合には、これと同時に、電圧極性を交換す
る必要がある。また、集積回路に例えば１個以上の光学
信号入力端子および／又は信号出力端子を形成すること
もできる。例えば入来光学信号を回路に組込んだフＣオ
トダイオード又はフオトトランジスタを用いて電気信号
に変換することもできる。この場合、電気信号を回路の
他の部分の入力信号とする。また、注入層を例えば電流
注入部の中間層から絶縁材料の薄い層により分離された
層として使用Ｏすることもできる。トンネル注入を使用
して、電荷キヤリヤを導電層から薄い絶縁層を経て電流
注入部の中間層に少数電荷キヤリヤとして到達させるこ
とができる。電流注入部を例えば、４個の又は少なくと
も偶５数個の層を以て構成することができる。
なおしかし、この電流注入部を奇数個の層で構成して使
用するのが好適である。また、４個又はそれ以上の個数
から成る電流注入層の場合には、バイアスされるべぎ領
域から離間して関連回路素子のせいぜノい他の１つの領
域を電流注入部のある層と一緒に形成する。更に、例え
ば７重層から成る電流注入部内の第３および第５層を互
に独立に使用して、バイアスされるべき領域に供給され
るべきバイアス電流を制御する。
従つて、第３および第５層を、例えば出力端子をバイア
スされるべき領域により形成するＡＮＤゲートの２つの
入力端子とすることもできる。図示のバイポーラトラン
ジスタ以外の回路素子領域、例えばダイオードおよび電
界効果トランジスタの領域に、同様にして電流注入部を
用いて、バイアス電流を供給することもできる。
更に、例えば電界効果トランジスタ、特に、低限界値電
圧電界効果トランジスタのゲート電極を電流注入部を用
いて制御することができる。第１図に示す横方向電流注
入部を使用する場合には、バイアスされるべき各領域に
供給されるバイアス電流間の比はバイアスされるべき関
連ベース領域および中間層２１間のｐ−ｎ接合の注入層
２０と向い合う部分の長さ間の比に比例する。
図示例においては、得られるバイアス電流量は各ベース
領域に対して等しい。構造の長さの違いを用いてその比
を変えることができる。このように、例えば集積回路の
小板上の第１トランジスタおよび／又は最終段トランジ
スタには比較的大電流を供給して小板の入力端子および
出力端子の雑音マージンを大きくすることができる。必
要があれば、この雑音マージンを大きくする他の方法は
電流利得値βを大とすることである。このように高い回
路利得を、問題のトランジスタに比較的広いコレクタ領
域を形成することによつて得ることができる。このよう
な比較的広いコレクタ領域の寸法を例えば４０μｍ×２
０Ｐｍとし、第１図の実施例の場合に使用した２０μＭ
Ｘ２ＯＰｍとは違える。この伸長コレクタ領域を第１図
における場合の５０μｍではなくて７０μｍの比較的広
いベース領域内に形成する。バイアスされるべき異なる
領域の異なるバイアス電流をセツトアツプする他の力法
においては、電流注入部の関連する注入整流接合および
バイアスされるべき異なる領域間の異なる距離を使用す
る。
この距離が大となると、増々バイアスされるべき領域に
より捕獲される電荷キヤリヤの数が少なくなり、かつ増
々前記バイアスされるべき領域に隣接する領域内の有効
拡散長が増大する。更に、不純物添加を行なう代りに、
電流注入部の１個以上の層を、半導体本体内に例えば表
面状態および／又は絶縁層内の電荷および／又は絶縁層
上に設けられた電極層を用いて、誘出することができる
。上述した５重層電流注入部においては、例えば第３層
を誘出反転層によつて形成することができる。また、電
流注入層の１個以上の層を不純物添加により得られる部
分とこれと密着した誘出部分との組合せを以て構成する
こともできる。例えば、不純物添加により電流注入部内
に得られた注入接合および捕獲接合間の距離を比較的大
きくするので、電流注入部の前記部分においては、ほと
んど電流が流れない場合には、前記距離を他の層と向い
合う側面上の表面における１力又は双方の層を反転層に
よつて伸長させて減少させるこ一とができる。上述した
反転層を使用する場合に、特にこれら層を絶縁電極層を
用いて形成した場合には、バイアスされるべき領域に供
給されるバイアス電流を電極層の電圧によつて制御する
ことができる。
上述した各実施例より明らかなように、本発明集積回路
の構造をコンパクトにし得ると共に、これを簡単な方法
により製造することができる。本集積回路構造において
は、表面に接する１導電型の半導体領域を設け、該半導
体領域内に反対導電型の伸長細条状表面領域を延在させ
て、例えばチヤンネル又はグリツドの系の１部分を形成
すると共に隣接する領域とｐ−ｎ接合を形成し、更に互
にかつ前記細条状領域の少なくとも１つの長側部上の表
面に隣接する細条状領域から分離された反対導電型の数
個の並置表面領域を設け、該表面領域は回路の回路素子
のバイアスされるべき領域特にバイポーラトランジスタ
のバイアスされるべきベース領域を構成し、前記隣接す
る領域および細条状表面領域のそれぞれに接続部を設け
て前記ｐ−ｎ接合を順方向にバイアスして前記隣接する
領域に少数電荷キヤリヤを注入し、前記バイアスされる
べき領域は、前記隣接する領域から、該領域と前記バイ
アスされるべき領域とにより形成されるｐ−ｎ接合を経
て少数電荷キヤリヤを捕獲することによりバイアス電流
を受けることを特徴とする。以下図面により電流注入部
を使用する集積回路の第１参考例と本発明の実施例とに
つき説明する。
第１図および第２図は電流注入部を使用する集積回路の
第１参考例の１部分を示す線図である。本集積回
【図面の簡単な説明】
第１図は電流注入部を使用する集積回路の第１参考例の
１部分を示す路線的平面図、第２図は第１図に示す集積
回路の一線上に沿つて取つた断面図、第８図は第１およ
び２図に示す集積回路を示す電気回路図、第４図は電流
注入部をもつたゲート回路を示す回路図、第５図は第１
および２図に示す集積回路の−線上に沿つて取つた断面
図、第６図は電流注入部を使用する集積回路の第２参考
例の１部分を示す断面図、第７図は電流注入部を使用す
る集積回路の第３参考例の１部分を示す路線的回路図、
第８図は第７図の集積回路の断面図、第９図は電流注入
部を使用する集積回路の第４参考例を示す路線的断面図
、第１０図は前記第４参考例に関連した電気回路を示す
回路図、第１１図は電流注入部を使用する集積回路の第
５参考例を示す回路図、第１２図は電流注入部を使用す
る集積回路の別の参考例の原理を説明するための線図、
第１３図は第１１図に示す集積回路の第５参考例の１部
分を示す路線的断面図、第１４図は電流注入部を使用す
る集積回路の第６参考例の１部分を示す路線的平面図、
第１５図はは第１４図のｘ−Ｘ線上に沿つて取つて示す
断面図、第１６図は電流注入部を使用する集積回路の第
７参考例の１部分を示す路線的平面図、第１７図は第１
６図のＸ−線上に沿つて取つた断面図、第１８図は電流
注入部を使用する集積回路の第８参考例を示す路線的断
面図、第１９図は電流注入部を使用する集積回路の第９
参考例と関連する電気回路を示す回路図、第２０図は第
１９図の集積回路を示す路線的平面図、第２１図は本発
明による集積回路の一実施例と関連する電気回路を示す
回路図、第２２図は第２１図に示す集積回路を示す平面
図、第２３図は第２２図のＸＸ一ＸＸ線上に沿つて取つ
て示した断面図である。 １〜１０・・・・・・回路素子、５・・・・・・捕獲層
、１２・・・・・・半導体本体、１４・・・・・・導電
性細条、１５，１６，１３２・・・・・・接続部、１７
・・・・・・電源、１８，１９，１３０，１３１・・・
・・・整流接合、２０，１２８・・・・・・注入層、２
１・・・・・・中間層、１２０・・・・・・半導体本体
の１側面、１２５・・・・・・電流注入層、１２７・・
・・・・隣接層。

Claims (1)

    【特許請求の範囲】
  1. １ 記憶装置のトランジスタを表面に設けた半導体本体
    を具えており、前記記憶装置はエミッタ、ベースおよび
    コレクタを夫々備える第１および第２トランジスタを各
    々が有している複数のトリガ回路配置を具えており、前
    記第１および第２トランジスタのエミッタを相互接続さ
    せると共に第１導電型の共通半導体領域によつて形成し
    、前記第１および第２トランジスタのベース領域は前記
    共通半導体領域に隣接している第２導電型の表面領域で
    あり、前記第１および第２トランジスタの前記コレクタ
    は該第１および第２トランジスタの前記ベース領域と夫
    々整流接触しており、さらに前記第１および第２トラン
    ジスタを交差結合させてその一方のトランジスタのベー
    スをその他方のトランジスタのコレクタに接続して前記
    一方のトランジスタが導通し他方のトランジスタがしや
    断する状態或いはその逆の状態となる２つの異なる情報
    状態が生じ得るようにし、さらに前記第１および第２ト
    ランジスタのベース領域の各々は整流接合によつて互い
    に分離された順次の層を有するバイアス電流供給用の電
    流注入部の一部分を形成しており、該電流注入部は導電
    細条と結合しており、該導電細条は前記電流注入部の整
    流接合を順方向にバイアスさせるためのものであつて該
    バイアスによつて前記第１および第２トランジスタの範
    囲外に位置している前記電流注入部のある一つの層から
    電荷キャリヤの注入を行なわしめると共に前記ベース領
    域の各々に電荷キャリヤを供給し、さらに前記トリガ回
    路配置は行および列配列構造に配置させてあり、さらに
    前記第１トランジスタのベース領域の各々を、各トリガ
    回路配置と関連した第３トランジスタを用いてトリガ回
    路配置の行配列に共通な第１の読出−書込導体に結合さ
    せてあり、前記第２のトランジスタのベース領域の各各
    を、各トリガ回路配置と関連した第４のトランジスタを
    用いてトリガ回路配置の行配列に共通な第２の読出−書
    込導体に結合し、前記第３および第４のトランジスタは
    前記第１および第２トランジスタの型に相補的な型とな
    しかつ第１導電型のベース領域と２つの主電極領域とを
    有しており前記第１の読出−書込導体を前記第１トラン
    ジスタの前記ベース領域に結合する信号通路中に前記第
    ３のトランジスタの２つの主電極領域が組込まれており
    、前記第２の読出−書込導体を、前記第２のトランジス
    タの前記ベース領域に結合する信号通路中に前記第４の
    トランジスタの２つの主電極領域が組込まれていること
    を特徴とする集積回路。
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