JPS5834943B2 - 半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】 本発明は半導体記憶装置に関し、特に集積回路化するに
適した高速の一時記憶装置に関するものである。

従来の半導体一時記憶装置は一つの記憶セルを構成する
ためには単体能動素子もしくは単体受動素子を少なくと
も四個以上必要とする。

フリップフロップ型の記憶セル、あるいはＭＯ８型能動
素子を三個使用するダイナミック型の記憶セルで構成さ
れていたため、集積回路に適用する場合、集積密度が低
くなる欠点があった。

本発明の目的は、一つの記憶セルを一個の単体素子によ
って構成し、集積回路に適用すればその集積密度を飛躍
的に増大せしめうる半導体一時記憶装置を提供すること
にある。

本発明によれば一導電型の半導体領域の主面に形成され
該半導体領域とＰＮ接合又はショットキー障壁を形成す
る障壁領域と、該障壁領域の近傍の上記主面上に設けら
れた第１の絶縁膜と、該第１の絶縁膜の周囲に設けられ
た上記第１の絶縁膜よりも厚い第２の絶縁膜と、上記第
１の絶縁膜上に設けられた導電層とを備え、上記障壁領
域からデータの書込み、読み出しを行ない、書込みによ
って上記半導体領域に注入された少数担体を上記第１の
絶縁膜下に保持しうるようにした半導体記憶装置が得ら
れる。

また本発明によれば一導電型の半導体領域の主面に形成
された該半導体領域とＰＮ接合又はショットキー障壁を
形成する障壁領域と、該障壁領域を囲むように上記半導
体領域上に絶縁膜を介して設けられた導電層とを備え、
上記障壁領域からデータの書込み、読み出しを行ない、
書込によって上記半導体領域に注入された小数担体を上
記導電層下に保持しうるようにした半導体記憶装置が得
られる。

次に本発明による半導体記憶装置の基本構成につき図面
を使って説明する。

まず本発明による半導体記憶装置の書込機能について説
明する。

第１図および第２図に如いて一導電型半導体１に設けら
れた電極Ｉと逆導電型半導体領域２内に設けられた電極
６との間に一導電型半導体１と逆導電型半導体領域２と
が順方向バイアスになるように第３図ａ、ｂの如くパル
ス電圧を印加することにより一導電型半導体１に少注担
体を注入する。

−導電型半導体１に注入された少数担体は薄い絶縁膜４
に設けられた電極５を第３図Ｃの如く、所定の電位に保
つことによって薄い絶縁膜４下の近傍に保持される。

この状態を一記憶状態と対応させる。

一方電極７と電極６との間に一導電型半導体１と逆導電
型半導体領域２とが逆方向バイアスになるように第４図
ａ、ｂの如くパルス電圧を印加し、薄い絶縁膜４に設け
られた電極５を第４図Ｃの如く一導電型半導体１の電位
と等しくすることにより、−導電型半導体１内の薄い絶
縁膜４下の近傍に保持されている少数担体を取去れば薄
い絶縁膜４下の近傍は少数担体がなくなる。

この状態を逆記憶状態と対応させる。以上の作用で本発
明による半導体装置が半導体記憶装置としての書込機能
を有する。

次に本発明による半導体装置の半導体記憶装置としての
読出機能について説明する。

薄い絶縁膜４下の近傍に少数担体が保持されている一記
憶状態を電極６，７間に一導電型半導体１と逆導電型半
導体領域２とが逆方向バイアスとなるように第５図ａ、
ｂの如くパルス電圧を印加し、薄い絶縁膜４に設けられ
た電極５を第５図Ｃの如く一導電型半導体１の電位と等
しくすることにより、電極６．７間にはとり出された少
数担体による電流が第５図ｄの如く流れる。

一方薄い絶縁膜４下の近傍に少数担体が保持されていた
い逆記憶状態を電極６，７間に一導電型半導体１と逆導
電型半導体領域２とが逆方向バイアスになるように第５
図ａ。

ｂの如くパルス電圧を印加し、薄い絶縁膜４に設けられ
た電極５を第５図Ｃの如く一導電型半導体１の電位と等
しくしても、電極６，７間には少数担体は取出れず少数
担体による電流は第５図ｅのの如く流れない。

電極６に電流が流れる場合を一記憶状態の読出とし、電
流が流れない場合を逆記憶状態の読出とすれば、以上の
作用で本発明による半導体装置の半導体記憶装置として
の読出機能を有する。

なお、領域２を設ける代りに、電極６を半導体１にショ
ットキー接触する金属で構成すれは同様の結果か得られ
る。

次に本発明による半導体装置の半導体記憶装置としての
記憶保持機能について説明する。

薄い絶縁膜４下の近傍に少数担体を保持している一記憶
状態を読出した後は薄い絶縁膜４下の近傍の少数担体が
とり出される。

したがって−記憶状態を保持するために少数担体を再注
入してやる。

すなわち読出路る後、書込を行なって一記憶状態が保持
する。

また薄い絶縁膜４下の近傍に少数担体を保持している一
記憶状態は、書込終了時からある時間経過した後保持さ
れている少数担体が一導電型半導体１の表面、も″しく
は内部で一導電型半導体１の多数担体と再結合し、保持
されている少数担体の数は書込終了時に保持されていた
数から減少する。

したがって−記憶状態を保持するために周期的に一記憶
状態を書込んでやる。

一方逆記憶状態は、薄い絶縁膜４下の近傍には少数担体
を保持していないから少数担体が取去れたり、減少する
ことはなく読出後、もしくは周期的に逆記憶状態を書込
まなくても逆記憶状態は保持されている。

以上の作用で本発明による半導体装置が半導体記憶装置
としての保持機能を有する。

本発明によれば一個の素子で記憶で可能なめ集積回路に
適用すれば、その集積度は飛躍的に増大し、また書込は
半導体ｐ−ｎ接合またはショットキーバリアの順方向バ
イアスでの少数担体の注入（−記憶状態の書込）もしく
はｐ −ｎ接合またはショットキーバリアの逆方向バイ
アスでの少数担体の引出（逆記憶状態の書込）のためそ
の書込時間は短く、さらに読出はｐ −ｎ接合の逆方向
バイアスでの少数担体の引出（逆記憶状態の書込と同一
機能）のためその読出時間も短く高速動作の半導体記憶
装置が得られる。

次に第６〜１０図を参照してもつと具体的な実施例を説
明しよう。

第６図および第７図に示す実施例は、比抵抗１０〜４０
ΩののＰ型シリコン基板１１と、Ｐ型シリコン基板１１
の表面より形成されたＮ十型シリコン埋込み層１２と、
Ｐ型シリコン基板１１の表面に比抵抗１０ＱｃｒｌＬの
Ｎ型シリコンエピタキシャル層１３と、エピタキシャル
層１３を複数の状領域に分離絶縁しているＰ＋シリコン
領域１４と、エピタキシャル層１３の表面より形成され
た表面濃度１０１８〜１０１９ｃｆｒＬ−３、接合深さ
２μのＰ型シリコン拡散領域１５と、エピタキシャル層
１３より読出し電極１７を導出する為のＮ＋シリコン拡
散領域２１と、書込み電極１６読出し電極１７、トラッ
プ電極１８、基板電極１９、とトラップ電極１８の直下
およびその近辺２０００人程度に薄くなっているＳｉＯ
２膜２０上２０している。

第８図ａ、ｂに示す様に、書込み電極１６に＋０．４ボ
ルト、読出し電極に−０，４ボルトをパルス的に印加す
る。

Ｐ型拡散領域１５とＮ型エピタキシャル層１３とで形成
されているＰ−Ｎ接合は０．８ボルトの順方向バイアス
になりＮ型エピタキシャル層１３に少数キャリヤーの正
孔が注入される。

注入された正孔はトラップ電極１８を一１０ボルトに保
つことによって酸化膜の薄い部分２０′下の近傍に一時
保持される。

この作用が１１“書込み作用に対応させ、正孔が保持さ
れている状態を １ 記憶状態に対応させる。

第８図ａ、ｂに示す様に書込み電極１６に−０，４ボル
ト読出し電極１７に＋０．４ボルトをパルス的に印加す
ることによって前記Ｐ−Ｎ接合は０．８ボルトの逆バイ
アスになる。

もし正孔が酸化膜の薄くなった部分２０′下の近傍に保
持されていればその正孔はＰ −Ｎ接合を通して書込み
電極１６に取出される。

この作用が ０、書込み作用に対応させ、かつ読出し作
用に対応させる。

又正孔のなくなった状態を１０、記憶状態に対応させる
。

第８図のＣは読出し電極１７の電流波形を示すも０で、
もし正孔が酸化膜の薄くなった部分２０′に保持されて
いれば（ゝ１、記憶状態）読出し作用（Ｐ−Ｎ接合を逆
バイアスにする作用）に対して読出し電極に電流が流れ
る。

もし正孔が保持されていなければ（ゝ１、記憶状態）読
、出し作用に対して負電流は流れない０ “１、記憶状態に読み出し作用を施すと酸化膜の薄い部
分２０′下に保持されていた正孔はなくなる。

したがってゝＩＸ、記憶状態を保持する為に読み出し作
用を施す。

酸化膜の薄い部分２０′下に保持されている正孔はＮ型
エピタキシャル層１３の表面もしくは内部でＮ型エピタ
キシャル層１３の多数キャリヤー電子と再結合し、保持
されている正孔の数は書き込み終了時に保持されている
数から減少する。

したがって１１、記憶状態を保持する為に一定周期で同
一記憶状態に再書き込みをする。

又Ｎ型エピタキシャル層３の表面がトラップ電極１８の
電圧の為にＰ型反転するのをさける為トラップ電極１８
の電圧も再書き込みと同時に０ボルトにする。

かかる実施例の半導体記憶装置は一個の素子で記憶が可
能なため集積回路に適用すれば、その集積度は飛躍的に
増大し、しかもバイポーラトランジスターとほとんど同
一の製造工程であるのでバイポーラトランジスターと同
時に製造が可能であるという利点を有する。

さらに書き込み作用は半導体Ｐ−Ｎ接合の順方向バイア
スでの少数キャリヤーの注入のためその書き込み時間は
非常に短く、さらに読み出し作用は半導体Ｐ−Ｎ接合の
逆バイアスの空乏層内の少数キャリヤーの移動のためそ
の読み出し時間は非常に短く、高速動作の半導体記憶装
置が得られる。

第９図および第１０図は本発明の他の実施例を示し、比
抵抗１０−３０ΩののＮ型シリコン基板３１とＮ型シリ
コン基板３１の表面から形成された表面濃度１０１８〜
１０１９ｃｒｒＬ−３、接合深さ５μのＰ型シリコン拡
散領域３２と、前記Ｐ型シリコン拡散領域３２の表面か
ら形成された表面濃度１０２０〜１０２１ｃｒｎ−３接
合深さ２μのＮ型シリコン拡散領域３３と、Ｎ型シリコ
ン基３１から基板電極３７を導出する為のＮ＋型シリコ
ン拡散領域３８と、書き込み電極３６、読み出し電極３
５、トラップ電極３４、基板電極３７とトラップ電極３
４の直下およびその近辺が薄くなっている酸化膜３９と
を有しており前記第１の実施例と少数キャリヤーが正孔
から電子に変ったことを除いて全く同じ動作する半導体
記憶装置である。

なお、上記の実施例ではトラップ電極の下の絶縁膜は他
より薄くしであるが、これはトラップ作用を充分に生じ
るため絶縁膜は所定の薄さか必要であるためであって、
絶縁膜の他の部分より薄くすること自体は発明とは直接
の関係はない。

【図面の簡単な説明】

第１図は本発明の基本構成を示す平面図。 第２図は第１図のａ−ａ’線に沿い矢印の方向に見ると
きの断面図、第３図、第４図は第一の実施例の書込動作
説明する電圧波形で、各々の図のａは第２図の電極７に
印加される電圧波形すは第２図の電極６に印加される電
圧波形、Ｃは第２図の電極５に印加される電圧波形を示
す図、第５図は第一の実施例の読出動作を説明する電圧
、電流波形で、ａは第２図の電極７に印加される電圧波
形、ｂは第２図の電極６に印加される電圧波形、Ｃは第
２図の電極５に印加される電圧波形、ｄ、ｅはそれぞれ
第２図の電極６に流れる電流波形を示す図、第６図は本
発明の第二の実施例を示す平面図、第７図は第６図のａ
−ａ’線に沿って切った断面図、第８図は第二の実施例
の書き込み作用、読み出し作用に関する電圧、電流波形
図、第９図は本発明の第三の実施例を示す平面図、第１
０図は第９図のｂ−ｂ’線にそって切った断面図である
。

Claims (1)

1. 【特許請求の範囲】 １−導電型の半導体領域の主面に形成され該半導体領域
   とＰＮ接合又はショットキー障壁を形成する障壁領域と
   、該障壁領域の近傍の上記主面上に設けられた第１の絶
   縁膜と該第１の絶縁膜の周囲に設けられた上記第１の絶
   縁膜よりも厚い第２の絶縁膜と、上記第１の絶縁膜上に
   設けられた導電層とを備え、上記障壁領域からデータの
   書込み、読み出しを行ない、書込みによって上記半導体
   領域に注入された少数担体を上記第１の絶縁膜下に保持
   しうるようにしたことを特徴とする半導体記憶装置。 ２−導電型の半導体領域の主面に形成され該半導体領域
   とＰＮ接合又はショットキー障壁を形成する障壁領域と
   、該障壁領域を囲むように上記半導体領域上に絶縁膜を
   介して設けられた導電層とを備え、上記障壁領域からデ
   ータの書込み、読み出しを行ない、書込によって上記半
   導体領域に注入された小数担体を上記導電層下に保持し
   うるようにしたことを特徴とする半導体記憶装置。