JPS5812738B2 - ハンドウタイキオクソウチ - Google Patents

Description

【発明の詳細な説明】 本発明は半導体記憶装置、特に単一トランジスタ記憶素
子に関する。

従来この種の半導体記憶素子はゲート用トランジスタと
電荷蓄積用の容量が平面的に構成されていたので面積が
大きいという欠点があった。

本発明の目的は上記従来の単一トランジスタ記憶素子の
構成を改良し高密度の半導体記憶装置を提供することに
ある。

本発明はゲート用トランジスタと蓄積用容量を積層構造
にしたことを特徴とする。

以下本発明の構成および効果を図面を参照して詳細に説
明する。

第１図は現在既知である単一ＭＯＳ｝ランジスタ記憶素
子の構造断面−である。

薄いゲート酸化膜の上の多結晶シリコン層１は電界効果
トランジスタのゲート電極となり、アドレス線２に接続
され、ドレイン拡散層３はビット線となる。

もう１つの多結晶シリコン層４および薄い酸化膜および
反転層５は蓄積用容量を構成し、反転層５はソース拡散
層６と接触するように生成し情報に対応して電荷を蓄積
する。

第２図は上記従来の半導体記憶素子をマトリックス状に
配置した既知の半導体記憶装置の構成例である。

第３図は既知の縦型接合電界効果トランジスタの断面図
である。

Ｎ型半導体基板７にゲート領域となるＰ型不純物８が埋
め込まれた構造で、ソース電極９およびゲート電極１０
およびドレイン電極１１か取り付けられている。

複数個のゲート領域８は相互に接続されゲート電極１０
に接続されている。

ゲート電圧によりゲート領域８の近傍のＰＮ接合部の空
乏層の広がりを制御しソース９、ドレイン１１間の電流
を制御する。

即ちＰＮ接合部が逆バイアスとなるような極性のゲート
電圧を印加すると空乏層によりソース、ドレイン間は遮
断状態となり電溝は流れない。

一方順バイアスとなる極性のゲート電圧を印加すると空
乏層は縮退しソース、トレイン間は導通状態となり電流
が流れる。

第４図は本発明の記憶素子のビット線に平行な方向の構
造断面図を示し、ゲート領域１２は非選択時にはＰＮ接
合の空乏層がチャネルを遮断状態にするよう相互に接続
された複数個の領域より形成されている。

第５図は本発明の半導体記憶素子のアドレス線に平行な
方向の断面図であり、Ｐ型不純物拡散領域１２は縦型接
合電界効果トランジスタのゲート領域を形成し、上部Ｎ
型エピタキシャル層１３はドレイン領域を、下部Ｎ型エ
ピタキシャル層１４はソース領域をそれぞれ形成する。

上記のように構成された縦型接合電界効果トランジスタ
は酸化物１５により互に絶縁分離されている。

ゲート領域１２は金属薄膜、例えばアルミニウムで行方
向に電気的に相互接続されアドレス線１６を構成し語選
択駆動器に接続される。

またドレイン領域１３は金属薄膜、例えばアルミニウム
で列方向に電気的に相吾接続されビット線１７を構成す
る。

ソース領域１４の下部には厚さ１０００Ａの薄い酸化膜
１５を介して多結晶シリコン層１３が形成され情報蓄積
用の容量を構成する。

以下動作原理について説明する。

非選択時はＰＮ接合が逆バイアスとなるよう電圧を印加
しゲート領域１２の周囲に破線のととく空乏層が広がり
ソース、ドレイン間は遮断状態となり、情報に応じて蓄
積された電荷はそのままである。

一方選択時には、ＰＮ接合が順バイアスとなるような極
性で電圧を印加するとソース、ドレイン間は導通状態と
なり、読出し、書込みが可能となる。

従来この種の半導体記憶装置では蓄積用容量は第１図の
ごとく平面的に構成されていたが、本発明では蓄積用容
量を立体的罠構成し、面積の縮少をはかり、更に高密度
な集積化半導体記憶装置を提供するものである。

第６図は上記の本発明による半導体記憶素子を用いて２
行２列の記憶マトリックスを構成したー実施例の平面図
である。

破線の領域は酸化物層下の前記縦型接合電界効果トラン
ジスタで互いに酸化物１５で絶縁分離され、アドレス線
１６、ビット線１７でマトリックス状に接続されている
。

次に本発明の半導体記憶装置の製造法の一例を説明する
。

低濃度のＰ型半導体基板に高濃度のＰ型不純物を拡散し
、その上にＮ型エビタキシャル層を成長させ、表面を酸
化する。

次に酸化物層の表面に多結晶シリコン層を形成しＰ型層
をエツテングで除去する。

以上のようにして形成された半導体基材のＮ型エピタキ
シャル層にＰ型不純物を拡散し，更にその上にＮ型エピ
タキシャル層を形成する。

次に接続配線用のＰ型不純物を拡散し表面を熱酸化する
。

最後に酸化物層にスルーホールのエッチングを行ない金
属層配線を行なう。

上記説明でＰ型、Ｎ型は逆でも可能である。

本発明の半導体記憶素子を用い、第２図の既知例のよう
に構成すれば高密度な集積化半導体装置が得られる。

【図面の簡単な説明】

第１図は従来の単一ＭＯＳ｝ランジスタ記憶素子の断面
図．第２図は上記記憶素子をマトリックス状に配置した
既知の半導体記憶装置の構成例であり、第３図は既知の
縦型接合電界効果トランジスタの断面図である。 第４図は本発明の記憶素子のビット線に平行な方向の断
面図、第５図は本発明の記憶素子のアドレス線に平行な
方向の断面図、第５図は本発明の記憶素子のアドレス線
に平行な方向の断面図、第６図は本発明の半導体記憶装
置の平面図である。 １・・・多結晶シリコン層（ゲート電極）、２・・・ア
ドレス線、３・・・トレイン拡散層（ビット線），４・
・・多結晶シリコン層、５・・・反転層、６・・ツース
拡散層、７・・・Ｎ型半導体基板、８・・・ゲート領域
、９・・ツース、１０・・・ゲート電極、１１・・・ド
レイン、１２・・・ゲート領域、１３・・・ドレイン領
域、１４・・・ソース領域、１５・・・酸化物、１６・
・・アドレス線、１７・・・ビット線、１８・・・多結
晶シリコン層。

Claims (1)

【特許請求の範囲】
1. １ 裏面に絶縁膜を介して導電面を形成した半導体基板
   において、マトリックス状に配置され互いに絶縁分離さ
   れた第１の導電型領域とその中に列方向に線状Ｋ埋め込
   まれた第２の導電型領域とから構成される複数個の縦型
   接合電界効果トランジスタの第１の導電型領域の表面を
   各行方向に接続してそれぞれビット線とな母．第２の導
   電型領域を各列方向に接続してそれぞれアトレス線とな
   したことを特徴とするメモリマトリックスを備えた半導
   体記憶装置。