JPS6143859B2 - - Google Patents
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- JPS6143859B2 JPS6143859B2 JP54155336A JP15533679A JPS6143859B2 JP S6143859 B2 JPS6143859 B2 JP S6143859B2 JP 54155336 A JP54155336 A JP 54155336A JP 15533679 A JP15533679 A JP 15533679A JP S6143859 B2 JPS6143859 B2 JP S6143859B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
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Description
【発明の詳細な説明】
本発明は、電気的に浮遊した半導体基板にチヤ
ージ・ポンピングにより電荷を蓄積して情報書込
みを行なうメモリ・セルを有する半導体記憶装置
の改良に関するものである。
ージ・ポンピングにより電荷を蓄積して情報書込
みを行なうメモリ・セルを有する半導体記憶装置
の改良に関するものである。
従来、上記の様な半導体記憶装置として第１図
に示すものが知られている。図に於いて、１１は
サフアイヤ等の単結晶絶縁基板、１２はエピタキ
シヤル成長のＰ型のシリコン半導体領域、１３は
二酸化シリコンのゲート絶縁膜、１４はゲート電
極、１５はn+型ソース領域、１６はn+極ドレイ
ン領域、ＶGは電源をそれぞれ示す。
に示すものが知られている。図に於いて、１１は
サフアイヤ等の単結晶絶縁基板、１２はエピタキ
シヤル成長のＰ型のシリコン半導体領域、１３は
二酸化シリコンのゲート絶縁膜、１４はゲート電
極、１５はn+型ソース領域、１６はn+極ドレイ
ン領域、ＶGは電源をそれぞれ示す。
本装置に於いて情報の書込みを行なうには、ソ
ース領域１５を接地し、ドレイン領域１６に正電
圧ＶDDを印加した後、ゲート電極１４に閾値電圧
Ｖth以上の正の電圧を加えてゲート絶縁膜１３の
下側に在る半導体領域１２の表面にチヤネルを形
成し、次いで、急激にゲート電圧を閾値電圧Ｖth
以下に低下させる。すると、チヤージ・ポンピン
グ効果に依り、チヤネルに於ける電子の一部が電
気的に浮いた状態に在るＰ型の半導体領域１２に
入り込んで中の正孔と再結合して溜留することに
なる。前記ゲート電極１４に印加する電圧はパル
ス状に繰返して加えると良い。前記操作に依り電
気的に浮遊した半導体領域１２はソース領域１５
に対して負にバイアスされる。このときのバイア
スは、半導体領域１２とソース領域１５との間の
ｐ・ｎ接合に対して逆バイアスであるから、半導
体領域１２内はソース領域１５に対して負バイア
スされたまま保持される。この状態はMIS・
FETにバツク・ゲート・バイアスが印加されて
閾値電圧Ｖthが高くなつた状態であり、ドレイン
領域１６に電圧ＶDDを印加して、ソース及びドレ
イン領域間を流れる電流を検知すると、半導体領
域１２がソース領域１５と等電位であるとき即
ち、チヤージ・ポンピングを行なう以前の状態と
比較すると電流量は低下する。従つて、これを以
つて、情報の“１”或いは“０”の書込み有りと
するものである。
ース領域１５を接地し、ドレイン領域１６に正電
圧ＶDDを印加した後、ゲート電極１４に閾値電圧
Ｖth以上の正の電圧を加えてゲート絶縁膜１３の
下側に在る半導体領域１２の表面にチヤネルを形
成し、次いで、急激にゲート電圧を閾値電圧Ｖth
以下に低下させる。すると、チヤージ・ポンピン
グ効果に依り、チヤネルに於ける電子の一部が電
気的に浮いた状態に在るＰ型の半導体領域１２に
入り込んで中の正孔と再結合して溜留することに
なる。前記ゲート電極１４に印加する電圧はパル
ス状に繰返して加えると良い。前記操作に依り電
気的に浮遊した半導体領域１２はソース領域１５
に対して負にバイアスされる。このときのバイア
スは、半導体領域１２とソース領域１５との間の
ｐ・ｎ接合に対して逆バイアスであるから、半導
体領域１２内はソース領域１５に対して負バイア
スされたまま保持される。この状態はMIS・
FETにバツク・ゲート・バイアスが印加されて
閾値電圧Ｖthが高くなつた状態であり、ドレイン
領域１６に電圧ＶDDを印加して、ソース及びドレ
イン領域間を流れる電流を検知すると、半導体領
域１２がソース領域１５と等電位であるとき即
ち、チヤージ・ポンピングを行なう以前の状態と
比較すると電流量は低下する。従つて、これを以
つて、情報の“１”或いは“０”の書込み有りと
するものである。
また、前記書込まれた情報を消去するには半導
体領域１２の負のバイアスを除去すればよい。具
体的には、半導体記憶装置の温度を上昇させたり
光を照射するなどしてｐ・ｎ接合の逆方向リーク
電流を増加させるようにする。これらの手段は、
装置のメモリ・セル・アレイに格納されている全
ての情報を消去するのに有効である。この外、ゲ
ート電極１４に正電圧を印加して、半導体領域１
２内に於ける負の電荷をチヤネル領域に集め、次
いで、ゲート電極１４に印加した電圧を緩徐に下
降させて零にするとチヤージ・ポンピングは発生
せず、前記電荷も消滅する。また、ドレイン領域
１６あるいはソース領域１５に高電圧を加えて、
アバランシエ・ブレイクダウンをおこさせ、半導
体領域１２に正孔を注入して情報を消去すること
もできる。これらの手段は、メモリ・セル・アレ
イを構成している特定のメモリ・セルに格納され
ている情報を消去するのに有効である。
体領域１２の負のバイアスを除去すればよい。具
体的には、半導体記憶装置の温度を上昇させたり
光を照射するなどしてｐ・ｎ接合の逆方向リーク
電流を増加させるようにする。これらの手段は、
装置のメモリ・セル・アレイに格納されている全
ての情報を消去するのに有効である。この外、ゲ
ート電極１４に正電圧を印加して、半導体領域１
２内に於ける負の電荷をチヤネル領域に集め、次
いで、ゲート電極１４に印加した電圧を緩徐に下
降させて零にするとチヤージ・ポンピングは発生
せず、前記電荷も消滅する。また、ドレイン領域
１６あるいはソース領域１５に高電圧を加えて、
アバランシエ・ブレイクダウンをおこさせ、半導
体領域１２に正孔を注入して情報を消去すること
もできる。これらの手段は、メモリ・セル・アレ
イを構成している特定のメモリ・セルに格納され
ている情報を消去するのに有効である。
さて、前記のようなメモリ・セルを有する半導
体記憶装置は従来のMIS・FETと同様な方法で
安価に製造することができ、しかも、メモリ・セ
ルは書換えも可能である。
体記憶装置は従来のMIS・FETと同様な方法で
安価に製造することができ、しかも、メモリ・セ
ルは書換えも可能である。
例えば前記メモリ・セル・アレイでは、１ビツ
トを完全に１個のトランジスタのみで構成するこ
とができ、現在、ダイナミツク・メモリとして普
遍化しつつある１トランジスター１メモリ・キヤ
パシタのメモリで問題となつているビツト線容量
問題が完全に解決されている。即ち、通常の１ト
ランジスター１メモリ・キヤパシタのメモリで
は、メモリ・キヤパシタにかなり高い電圧で書込
まれていても、ビツト線に寄生容量が在ると、メ
モリ・キヤパシタから情報を読出してセンス回路
でセンスするまでに減衰するが、前記第１図のメ
モリ・セルでは閾値電圧Vthの変化に基因する電
流変化をセンスするのであるから、ビツト線に寄
生容量があつても、その影響は殆んど受けない。
従つてメモリ・セルを小型にして高集積化するに
は真に好都合なメモリ・セルである。ところで、
第１図のメモリ・セルでは、前述したように書込
みをチヤージ・ポンピングにより電子を半導体領
域１２に注入して中の正孔と再結合させることに
より行なつている。
トを完全に１個のトランジスタのみで構成するこ
とができ、現在、ダイナミツク・メモリとして普
遍化しつつある１トランジスター１メモリ・キヤ
パシタのメモリで問題となつているビツト線容量
問題が完全に解決されている。即ち、通常の１ト
ランジスター１メモリ・キヤパシタのメモリで
は、メモリ・キヤパシタにかなり高い電圧で書込
まれていても、ビツト線に寄生容量が在ると、メ
モリ・キヤパシタから情報を読出してセンス回路
でセンスするまでに減衰するが、前記第１図のメ
モリ・セルでは閾値電圧Vthの変化に基因する電
流変化をセンスするのであるから、ビツト線に寄
生容量があつても、その影響は殆んど受けない。
従つてメモリ・セルを小型にして高集積化するに
は真に好都合なメモリ・セルである。ところで、
第１図のメモリ・セルでは、前述したように書込
みをチヤージ・ポンピングにより電子を半導体領
域１２に注入して中の正孔と再結合させることに
より行なつている。
そのためメモリの集積度を上げるため各メモ
リ・セルを小型化してチヤネル長を短くしていく
と、ゲート電極１４に如何に立下りが鋭いパルス
を印加してもチヤネル領域内のキヤリヤである電
子の大部分が半導体領域１２内に注入されずにソ
ース領域１５及びドレイン領域１６に戻つたり、
一旦半導体領域１２内に注入されても中の正孔と
再結合して安定する前にソース領域１５及びドレ
イン領域１６に戻つたりして、チヤージ・ポンピ
ングによる注入効率が劣化するという欠点が生じ
てくる。
リ・セルを小型化してチヤネル長を短くしていく
と、ゲート電極１４に如何に立下りが鋭いパルス
を印加してもチヤネル領域内のキヤリヤである電
子の大部分が半導体領域１２内に注入されずにソ
ース領域１５及びドレイン領域１６に戻つたり、
一旦半導体領域１２内に注入されても中の正孔と
再結合して安定する前にソース領域１５及びドレ
イン領域１６に戻つたりして、チヤージ・ポンピ
ングによる注入効率が劣化するという欠点が生じ
てくる。
本発明は上記従来の欠点を除去し、集積度を上
げるためメモリ・セルを小型化してチヤネル長が
短くなつても、効率のよいチヤージ・ポンピング
を行うことができるようにするものである。
げるためメモリ・セルを小型化してチヤネル長が
短くなつても、効率のよいチヤージ・ポンピング
を行うことができるようにするものである。
この目的は本発明によれば、電気的に浮遊した
一導電型の半導体領域にソース領域及びドレイン
領域を互いに離隔して配設し、該半導体領域と同
じ導電型で該半導体領域より高濃度の不純物領域
を、該ソース領域及びドレイン領域と該半導体領
域との間に介在して両者を離隔するように設けた
ことを特徴とするチヤージポンプ半導体記憶装置
を提供することにより達成される。そしてさらに
は前記半導体領域が絶縁層上にあり、該半導体領
域と反対導電型の第２の不純物領域を、該半導体
領域内にあつて前記ソース領域とドレイン領域と
の間のチヤネル領域の下に設けることにより、よ
りいつそう目的を達成することができる。
一導電型の半導体領域にソース領域及びドレイン
領域を互いに離隔して配設し、該半導体領域と同
じ導電型で該半導体領域より高濃度の不純物領域
を、該ソース領域及びドレイン領域と該半導体領
域との間に介在して両者を離隔するように設けた
ことを特徴とするチヤージポンプ半導体記憶装置
を提供することにより達成される。そしてさらに
は前記半導体領域が絶縁層上にあり、該半導体領
域と反対導電型の第２の不純物領域を、該半導体
領域内にあつて前記ソース領域とドレイン領域と
の間のチヤネル領域の下に設けることにより、よ
りいつそう目的を達成することができる。
以下本発明の一実施例を図面に従つて詳細に説
明する。
明する。
第２図は本発明の一実施例で、第１図の従来例
とはＰ型半導体領域１２より高濃度のP+不純物
領域１７をソース領域１５及びドレイン領域１６
と半導体領域１２との間に両者を離隔するよう設
けている点で異なる。このようにすることにより
ソース領域１５とドレイン領域１６間のチヤネル
領域のP+不純物領域の部分１７ａでは同部分１
２ａより閾値電圧が高くなり、そのためゲート電
極１４に電圧を印加してチヤネルを形成した後電
圧を除去するとチヤネルの部分１７ａが先にピン
チ・オフして、その時部分１２ａでは未だチヤネ
ルが形成されていてそのチヤネル領域内のキヤリ
アである電子が半導体領域１２に蓄積される。さ
らに上記の様にして半導体領域１２に蓄積された
電子は、半導体領域１２内の正孔と再結合する前
に、ソース領域１５及びドレイン領域１６へ戻ろ
うとするが、P+不純物領域１７により戻りにく
くなつているため正孔と再結合する電子の数が増
加する。
とはＰ型半導体領域１２より高濃度のP+不純物
領域１７をソース領域１５及びドレイン領域１６
と半導体領域１２との間に両者を離隔するよう設
けている点で異なる。このようにすることにより
ソース領域１５とドレイン領域１６間のチヤネル
領域のP+不純物領域の部分１７ａでは同部分１
２ａより閾値電圧が高くなり、そのためゲート電
極１４に電圧を印加してチヤネルを形成した後電
圧を除去するとチヤネルの部分１７ａが先にピン
チ・オフして、その時部分１２ａでは未だチヤネ
ルが形成されていてそのチヤネル領域内のキヤリ
アである電子が半導体領域１２に蓄積される。さ
らに上記の様にして半導体領域１２に蓄積された
電子は、半導体領域１２内の正孔と再結合する前
に、ソース領域１５及びドレイン領域１６へ戻ろ
うとするが、P+不純物領域１７により戻りにく
くなつているため正孔と再結合する電子の数が増
加する。
上記の動作をバンド論理により説明すると第５
図の様になる。ＥFはフエルミ準位であり、第５
図の左半分が本実施例に関するもので左からn+
がソース１５又はドレイン１６で、P+が不純物
領域１７で、Ｐが半導体領域１２である。
図の様になる。ＥFはフエルミ準位であり、第５
図の左半分が本実施例に関するもので左からn+
がソース１５又はドレイン１６で、P+が不純物
領域１７で、Ｐが半導体領域１２である。
P+不純物領域１７により１７ｂのようなエネ
ルギーの山が形成されるため、電子が２１の如く
n+のソース領域１５及びドレイン領域１６へ戻
ることなく、２２の如く正孔（hole）と再結合す
る。
ルギーの山が形成されるため、電子が２１の如く
n+のソース領域１５及びドレイン領域１６へ戻
ることなく、２２の如く正孔（hole）と再結合す
る。
次に第３図に本発明の他の実施例を示す。第２
図の実施例ではP+不純物領域１７により電子が
ソース領域１５及びドレイン領域１６に戻るのを
防いだが、さらにその効果を上げるため、本実施
例では第３図の様に単結晶絶縁基板１１とＰ型の
半導体領域１２との間にn+の第２の不純物領域
１８を設けている。これにより半導体領域１２内
に注入された電子はn+の第２の不純物領域に引
きよせられ蓄積される。
図の実施例ではP+不純物領域１７により電子が
ソース領域１５及びドレイン領域１６に戻るのを
防いだが、さらにその効果を上げるため、本実施
例では第３図の様に単結晶絶縁基板１１とＰ型の
半導体領域１２との間にn+の第２の不純物領域
１８を設けている。これにより半導体領域１２内
に注入された電子はn+の第２の不純物領域に引
きよせられ蓄積される。
つまり本実施例では第５図に示すように、P+
不純物領域１７により電子が２１の如く戻るのを
防ぎ、さらにn+の第２の不純物領域１８に電子
が２３の如く引きよせられて２４の如く蓄積され
る。なおその際、電子は第２図の場合のように正
孔と再結合することはない。n+の第２の不純物
領域１８に電子が蓄積される状態は、MIS・
FETのバツク・ゲート・バイアスが印加された
場合と同じだから、記憶装置としての動作は第１
図及び第２図の場合と何ら変りがない。
不純物領域１７により電子が２１の如く戻るのを
防ぎ、さらにn+の第２の不純物領域１８に電子
が２３の如く引きよせられて２４の如く蓄積され
る。なおその際、電子は第２図の場合のように正
孔と再結合することはない。n+の第２の不純物
領域１８に電子が蓄積される状態は、MIS・
FETのバツク・ゲート・バイアスが印加された
場合と同じだから、記憶装置としての動作は第１
図及び第２図の場合と何ら変りがない。
次に第３図の実施例の製造方法について簡単に
説明する。まず単結晶絶縁基板であるサフアイア
１１上に不純物濃度が１×1020cm-3〜１×1015cm
-3のn+の第２の不純物領域１８を膜厚を約0.5μ
エピタキシヤル成長させる。その上にシリコンの
半導体領域１２を膜厚約1.0μエピタキシヤル成
長させ不純物をドープしてドーズ量１×1016cm-3
のＰ型の領域にする。そして例えば周知のエツチ
ング技術によりメモリ・セルを分離して、半導体
領域１２及び第２の不純物領域１８を電気的に浮
遊させる。次に二酸化シリコンのゲート絶縁膜１
３を約500Å、多結晶シリコンによるゲート電極
１４を約7000Åを周知の技術で形成する。そして
このゲート電極１４をマスクにして不純物イオン
B+をイオン注入して深さ約0.7μ、不純物濃度５
×1016cm-3のP+の不純物領域１７を形成し、さら
にゲート電極１４をマスクにして例えば不純物イ
オンAs+をイオン注入してジヤンクシヨンの深さ
約0.3μ、不純物濃度約１×1020cm-3のn+のソース
領域及びドレイン領域１６を形成する。その後ア
ニール処理を行なうことにより、第３図に示すよ
うにP+の不純物領域１７、ソース領域１５及び
ドレイン領域１６の不純物は活性化される。なお
ここではイオン注入法により、P+の不純物領域
１７、ソース領域１５及びドレイン領域１６を形
成する場合を示したが周知の拡散法で前記の不純
物領域を形成することもできる。
説明する。まず単結晶絶縁基板であるサフアイア
１１上に不純物濃度が１×1020cm-3〜１×1015cm
-3のn+の第２の不純物領域１８を膜厚を約0.5μ
エピタキシヤル成長させる。その上にシリコンの
半導体領域１２を膜厚約1.0μエピタキシヤル成
長させ不純物をドープしてドーズ量１×1016cm-3
のＰ型の領域にする。そして例えば周知のエツチ
ング技術によりメモリ・セルを分離して、半導体
領域１２及び第２の不純物領域１８を電気的に浮
遊させる。次に二酸化シリコンのゲート絶縁膜１
３を約500Å、多結晶シリコンによるゲート電極
１４を約7000Åを周知の技術で形成する。そして
このゲート電極１４をマスクにして不純物イオン
B+をイオン注入して深さ約0.7μ、不純物濃度５
×1016cm-3のP+の不純物領域１７を形成し、さら
にゲート電極１４をマスクにして例えば不純物イ
オンAs+をイオン注入してジヤンクシヨンの深さ
約0.3μ、不純物濃度約１×1020cm-3のn+のソース
領域及びドレイン領域１６を形成する。その後ア
ニール処理を行なうことにより、第３図に示すよ
うにP+の不純物領域１７、ソース領域１５及び
ドレイン領域１６の不純物は活性化される。なお
ここではイオン注入法により、P+の不純物領域
１７、ソース領域１５及びドレイン領域１６を形
成する場合を示したが周知の拡散法で前記の不純
物領域を形成することもできる。
上記のような製造方法によれば、シリコンの半
導体領域１２が高濃度の第２の不純物領域１８の
上にエピタキシヤル成長されるので周知の如く結
晶欠陥の少い結晶性の優れたシリコンの半導体領
域１２が形成される。またP+の不純物領域１７
はゲート電極１４によりセルフアラインにより特
別のフオトエツチング工程なしに簡単に形成され
る。
導体領域１２が高濃度の第２の不純物領域１８の
上にエピタキシヤル成長されるので周知の如く結
晶欠陥の少い結晶性の優れたシリコンの半導体領
域１２が形成される。またP+の不純物領域１７
はゲート電極１４によりセルフアラインにより特
別のフオトエツチング工程なしに簡単に形成され
る。
第４図に本発明の他の実施例を示す。この実施
例は第３図の場合と同様P+の不純物領域１７及
びn+の第２の不純物領域１８が形成され、しか
もメモリ・セル全体としての膜厚が薄くなつてい
る。
例は第３図の場合と同様P+の不純物領域１７及
びn+の第２の不純物領域１８が形成され、しか
もメモリ・セル全体としての膜厚が薄くなつてい
る。
このような構造にすることにより、各メモリ・
セルが小型化して集積度を増すことができる。動
作については第３図の場合と同じである。
セルが小型化して集積度を増すことができる。動
作については第３図の場合と同じである。
第６図は本発明の他の実施例で、この実施例で
は第４図におけるドレイン領域１６が形成されて
ない。そしてその記憶素子としての動作は簡単に
説明すると、ゲート電極１４に立ち下りの鋭いパ
ルスを印加しソース領域１５に電圧Ｖsを印加す
ることにより、ソース領域１５より電子をチヤー
ジ・ポンピングにより電荷を半導体領域１２に飽
和するまで蓄積させ、もはやそれ以上電荷の注入
が生じない状態にする。
は第４図におけるドレイン領域１６が形成されて
ない。そしてその記憶素子としての動作は簡単に
説明すると、ゲート電極１４に立ち下りの鋭いパ
ルスを印加しソース領域１５に電圧Ｖsを印加す
ることにより、ソース領域１５より電子をチヤー
ジ・ポンピングにより電荷を半導体領域１２に飽
和するまで蓄積させ、もはやそれ以上電荷の注入
が生じない状態にする。
このような状態にするか否かが書込み動作であ
る。そして読出し動作では、書込みの場合と同様
にゲート電極１４及びソース領域１５に電圧を印
加しもし前述の蓄積がすでになされている場合
は、もはやチヤージポンピングは行なわれずソー
ス領域１５には電流は流れず、もし蓄積がまだな
されてない場合は、チヤージポンピングが行なわ
れソース領域１５に電流が流れる。
る。そして読出し動作では、書込みの場合と同様
にゲート電極１４及びソース領域１５に電圧を印
加しもし前述の蓄積がすでになされている場合
は、もはやチヤージポンピングは行なわれずソー
ス領域１５には電流は流れず、もし蓄積がまだな
されてない場合は、チヤージポンピングが行なわ
れソース領域１５に電流が流れる。
従つてこの電流を検知すれば読出しが行なえる
わけである。
わけである。
上記のようなメモリセルに対し、第６図に示す
ように本発明であるP+の不純物領域１７及び第
２の不純物領域１８を形成すれば、第３図の場合
と同様にチヤージポンピングによる電荷の蓄積が
効率よく行なわれることは明らかである。
ように本発明であるP+の不純物領域１７及び第
２の不純物領域１８を形成すれば、第３図の場合
と同様にチヤージポンピングによる電荷の蓄積が
効率よく行なわれることは明らかである。
以上説明した様に本発明によれば、電気的に浮
遊した半導体領域に形成したMIS・FETにチヤ
ージ・ポンピングにより電荷を蓄積させて情報の
書込みを行なう場合、メモリ・セルの小型化によ
りチヤネル長が短くなつても、効率の良いチヤー
ジ・ポンピングを行なうことができる。
遊した半導体領域に形成したMIS・FETにチヤ
ージ・ポンピングにより電荷を蓄積させて情報の
書込みを行なう場合、メモリ・セルの小型化によ
りチヤネル長が短くなつても、効率の良いチヤー
ジ・ポンピングを行なうことができる。
第１図は本発明における従来例を示す断面図。
第２図乃至第４図及び第６図は本発明の一実施例
を示す断面図。第５図は本発明の動作を説明する
ためのエネルギー・バンドの図。 図中、１１：絶縁層、１２：半導体領域、１
３：ゲート絶縁膜、１４：ゲート電極、１５：ソ
ース領域、１６：ドレイン領域、１７：高濃度の
不純物領域、１８：第２の不純物領域。
第２図乃至第４図及び第６図は本発明の一実施例
を示す断面図。第５図は本発明の動作を説明する
ためのエネルギー・バンドの図。 図中、１１：絶縁層、１２：半導体領域、１
３：ゲート絶縁膜、１４：ゲート電極、１５：ソ
ース領域、１６：ドレイン領域、１７：高濃度の
不純物領域、１８：第２の不純物領域。
Claims (1)
- 【特許請求の範囲】 １ 電気的に浮遊した一導電型の半導体領域にソ
ース領域及びドレイン領域を互いに離隔して配設
し、該半導体領域と同じ導電型で該半導体領域よ
り高濃度の不純物領域を、該ソース領域及びドレ
イン領域と該半導体領域との間に介在して両者を
離隔するよう設けたことを特徴とするチヤージポ
ンプ半導体記憶装置。 ２ 前記半導体領域が絶縁層上にあり、該半導体
領域と反対導電型の第２の不純物領域を、該半導
体領域内にあつて前記ソース領域とドレイン領域
との間のチヤネル領域の下に設けたことを特徴と
する特許請求の範囲第１項記載のチヤージポンプ
半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15533679A JPS5678156A (en) | 1979-11-30 | 1979-11-30 | Charge pump semiconductor memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15533679A JPS5678156A (en) | 1979-11-30 | 1979-11-30 | Charge pump semiconductor memory |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5678156A JPS5678156A (en) | 1981-06-26 |
| JPS6143859B2 true JPS6143859B2 (ja) | 1986-09-30 |
Family
ID=15603657
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15533679A Granted JPS5678156A (en) | 1979-11-30 | 1979-11-30 | Charge pump semiconductor memory |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5678156A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS627150A (ja) * | 1985-07-03 | 1987-01-14 | Agency Of Ind Science & Technol | 半導体装置における書込み、読出し方法 |
| JP3337953B2 (ja) * | 1997-09-05 | 2002-10-28 | シャープ株式会社 | Ｓｏｉ・ｍｏｓｆｅｔ及びその製造方法 |
| US6621725B2 (en) | 2000-08-17 | 2003-09-16 | Kabushiki Kaisha Toshiba | Semiconductor memory device with floating storage bulk region and method of manufacturing the same |
-
1979
- 1979-11-30 JP JP15533679A patent/JPS5678156A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5678156A (en) | 1981-06-26 |
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