KR20220162323A - 이중 pn 접합과 제어 게이트를 포함하는 커패시터리스 메모리 소자 및 그 구동방법 - Google Patents

이중 pn 접합과 제어 게이트를 포함하는 커패시터리스 메모리 소자 및 그 구동방법 Download PDF

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김가영
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Abstract

적어도 1개의 이중 PN 접합을 포함하는 반도체 층; 상기 반도체층에 접하는 제어 게이트; 및 상기 반도체 층과 동시에 접촉하는 애노드 및 캐소드를 포함하고, 상기 반도체층과 상기 애노드와의 접합은 쇼트키 접합, 상기 캐소드와의 접합은 오믹 접합인 것을 특징으로 하는, 이중 PN 접합과 제어 게이트를 포함하는 커패시터리스 메모리 소자 및 그 구동방법이 제공된다.

Description

이중 PN 접합과 제어 게이트를 포함하는 커패시터리스 메모리 소자 및 그 구동방법{Capacitor-less Memory device including double PN junctions and control gates and operation method thereof}
본 발명은 이중 PN접합과 제어 게이트를 포함하는 커패시터리스 메모리 소자 및 그 구동방법에 관한 것으로, 보다 상세하게는 기존 1트랜지스터-1커패시터 (1T-1C) DRAM과 달리, 고종횡비의 커패시터가 요구되지 않고, 매우 간단한 구조를 갖는 이중 PN 접합과 제어 게이트를 포함하는 커패시터리스 메모리 소자 및 그 구동방법에 관한 것이다.
기존의 동적 랜덤 액세스 메모리(Dynamic Random Access Memory; DRAM)는 반도체 소자 중 가장 대표적인 기억소자로서, 특정 메모리 셀을 선택하기 위한 1개의 전계 효과 트랜지스터와 캐리어를 저장하는 1개의 커패시터로 이루어져 있으며, 컴퓨터, 가전제품, 통신기기 등 산업기기에 널리 활용되고 있다. 기술발전에 따라 요구되는 기억소자의 데이터 저장 용량이 크게 증가하고 있으며, 고용량의 기억소자를 개발하기 위하여 지속적인 메모리 셀의 축소화가 진행되고 있다. 메모리 셀의 축소화를 위해서는 좁은 면적에서 높은 정전용량 확보를 위한 고 종횡비(aspect ratio) 커패시터 개발이 필수적이지만, 안정성 문제와 신뢰성 문제가 심화되며, 공정 복잡도와 공정 비용의 증가를 유발하게 된다. 즉, 기존의 1T-1C DRAM은 캐패시터가 반드시 필요하기 때문에 메모리 셀의 축소화 및 고집적화를 달성하는데 한계가 있다.
종래의 1T-1C 구조 기반의 DRAM의 한계점을 극복하기 위하여, 커패시터 없이 소자 내에 캐리어를 저장할 수 있는 다양한 유형의 커패시터리스 (Capacitor-less) DRAM 소자들이 제안되어 왔다.
그 중 P형 애노드 영역, N형 베이스 영역, P형 베이스 영역, N형 캐소드 영역으로 구성된 P-N-P-N 구조의 2단자 사이리스터 랜덤 엑세스 메모리(Thyristor Random Access Memory; TRAM)가 소개된다.
상기 메모리는 전하를 커패시터에 저장하지 않고, N형 베이스 및 P형 베이스에 캐리어를 저장함으로서 DRAM 셀로서 사용이 가능하여, 메모리 소자의 축소화 및 고집적화에 용이한 장점을 가질 수 있다. 하지만, TRAM을 구성하는 P형 애노드 영역-N형 베이스 영역 접합, N형 베이스 영역-P형 베이스 영역 접합, P형 베이스 영역-N형 캐소드 영역 접합 각각에서 급격한 도핑 프로파일(abrupt doping profile)이 요구되는 공정의 어려움을 보유하고 있다. 또한, 2단자 커패시터리스 DRAM, 예로써 2단자 TRAM을 활용하여 메모리 어레이를 구성하는 경우, 특정 메모리 셀의 읽기/쓰기 동작을 수행할 때에 동일한 비트 라인(Bit line)과 워드 라인(Word line)에 위치한 다른 메모리 셀들에 "외란" 전압이 불가피하게 인가될 수 있기 때문에, 인접한 메모리 셀들에 저장된 데이터가 손상되는 치명적인 신뢰성 문제를 야기할 수 있다. 따라서, 메모리 소자의 축소화, 우수한 메모리 특성 및 신뢰성 확보에 유리한 메모리 구조와 이의 동작 방법은 여전히 요구되고 있다.
본 발명이 해결하고자 하는 과제는 커패시터가 필요 없고, 단순한 구조를 구비함으로서 고집적화가 가능하며, 제어 게이트를 적용함으로써 메모리 동작에 있어 인접한 소자들의 "외란" 문제를 탈피할 수 있는 고집적, 고신뢰성 메모리 소자 및 구동 방법을 제공하는 것이다.
상기 과제를 해결하기 위하여, 본 발명은 적어도 1개의 이중 PN 접합을 갖는 반도체 층; 상기 반도체층에 접하는 제어 게이트; 및 상기 반도체층과 동시에 접촉하는 애노드 및 캐소드를 포함하고, 상기 반도체층과 상기 애노드와의 접합은 쇼트키 접합, 상기 캐소드와의 접합은 오믹 접합인 것을 특징으로 하는 커패시터리스 메모리 소자를 제공한다.
본 발명의 일 실시예에서, 상기 반도체층은 NPN형이며, 상기 N형 반도체층 중 어느 하나는 저농도, 나머지 하나는 고농도이고, 상기 저농도 N형 반도체층은 상기 애노드와 접하며, 상기 고농도 N형 반도체층은 상기 캐소드와 접한다.
본 발명은 또한 상술한 메모리 소자를 단위 소자로 포함하는 메모리 소자 어레이를 제공한다.
본 발명은 이중 PN 접합과 제어 게이트를 포함하는 커패시터리스 메모리 소자의 구동방법으로, 상기 메모리 소자에 프로그램 전압을 인가하는 단계; 상기 프로그램 전압에 의하여 상기 이중 PN 접합의 전위장벽을 낮추어 캐리어를 상기 반도체층으로 이동시켜 상기 반도체층의 저항을 낮추는 단계; 및 상기 반도체층의 저항을 읽는 단계를 포함하며, 상기 이중 PN 접합과 제어 게이트를 포함하는 커패시터리스 메모리 소자는, 적어도 1개의 이중 PN 접합을 갖는 반도체 층; 및 상기 반도체층과 동시에 접촉하는 애노드 및 캐소드를 포함하고, 상기 반도체층과 상기 애노드와의 접합은 쇼트키 접합, 상기 캐소드와의 접합은 오믹 접합인 것을 특징으로 하는, 이중 PN 접합과 제어 게이트를 포함하는 커패시터리스 메모리 소자의 구동방법을 제공한다.
본 발명의 일 실시예에서, 상기 반도체층은 NPN형이며, 상기 N형 반도체층 중 어느 하나는 저농도, 나머지 하나는 고농도이고, 상기 저농도 N형 반도체층은 상기 애노드와 접하며, 상기 고농도 N형 반도체층은 상기 캐소드와 접하는 것을 특징으로 하는, 이중 PN 접합과 제어 게이트를 포함하며, 상기 메모리 소자의 구동방법은, 상기 반도체층의 저항을 낮추는 단계 후, 상기 메모리 소자에 소거 전압을 선택적으로 인가하여 상기 반도체층의 저항을 올리는 단계를 더 포함할 수 있다.
본 발명의 일 실시예에서, 상기 방법은 메모리 소자로 구성할 수 있는 메모리 셀 어레이 구성에서 선택되지 않은 셀의 동작 오류를 제어 게이트로 억제하는 단계를 더 포함할 수 있다.
본 발명에 따르면 메모리 소자는 애노드(Anode), 이중 PN 접합 (NPN 접합 및 PNP 접합)을 포함하는 반도체 층, 캐소드(Cathode)로 구성되며, 상기 반도체 층과 접하는 애노드와 캐소드는 각각 쇼트키 접합과 오믹 접합을 이루고 있으며, 반도체 층 상에는 제어 게이트가 형성된다. 프로그램 전압 인가 시 캐리어는 반도체 층에 축적되어 반도체 층은 저저항이 되며, 이러한 반도체 층의 저저항은 소거 전압 인가 전 반도체 층에 일정시간 유지된다.
상기 기술한 바와 같이 본 발명의 메모리 소자는 커패시터가 요구되지 않으며, 단순한 소자 구조뿐만 아니라, 수직으로 제조가 용이하여 종래의 DRAM에 비해 메모리 소자의 집적도를 크게 향상시킬 수 있다. 또한, "외란" 전압에 취약한 종래의 2단자 커패시터리스 DRAM들과 달리, 제어 게이트를 통해 반도체 층에 축적된 캐리어를 제어함으로서, 인접한 메모리 소자들의 데이터를 보호할 수 있기 때문에, 메모리 어레이 동작의 신뢰성을 확보할 수 있다.
도 1은 본 발명의 일 실시예에 따른 메모리 소자의 모식도이다.
도 2 내지 4는 본 발명의 일 실시예에 따른 메모리 소자의 프로그램 동작 메커니즘을 설명하는 에너지 다이어그램이다.
도 5는 프로그램 전(T ST,0)과 프로그램 후 10 초의 시간(T ST,1 = 10 s)이 지난 뒤의 일 실시예에 따른 메모리 소자의 에너지 밴드 다이어그램이다.
도 6 내지 7은 본 발명의 일 실시예에 따른 메모리 소자의 소거 동작 메커니즘을 설명하는 에너지 다이어그램이다.
도 8은 프로그램 후 10 초의 시간(T ST,1 = 10 s)이 지난 후 실행된 읽기 동작에 따른 일 실시예 메모리 소자의 동작 전압, 애노드 전류이다.
도 9는 본 발명의 일 실시예에 따른 메모리 소자로 구성할 수 있는 메모리 셀 어레이 구성의 개략도이다.
도 10은 본 발명의 일 실시예 소자의 각 동작 모드(대기, 프로그램, 소거, 읽기)에 따른 선택된 셀과 선택되지 않은 셀의 각 동작 전압 조건(애노드, 게이트, 캐소드 전압)을 나타낸 표이다.
도 11 내지 도 13은 본 발명의 일 실시예 소자의 각 동작 모드에서 발생할 수 있는 어레이 외란 펄스에 따른 메모리 특성을 나타낸 것이다.
도 11은 도 10의 프로그램 동작 중, 선택되지 않은 셀에 인가되는 프로그램 외란 펄스에 따른 일 실시예 메모리 소자의 에너지 밴드 다이어그램이다.
도 12는 도 10의 소거 동작 중 선택되지 않은 셀에 인가되는 소거 외란 펄스 반복에 따른 일 실시예 메모리 소자 내 저장된 정공 농도(N P)를 나타낸 것이다.
도 13은 도 10의 소거 동작 후, 10 번의 반복 읽기 펄스 인가에 따른 일 실시예 메모리 소자의 동작 전압, 애노드 전류이다.
도 14는 상술한 일 실시예의 메모리 소자를 하나의 단위 소자로 포함하는 메모리 소자 어레이의 모식도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시 예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
또한, 본 명세서에서 애노드, 캐소드, 제어 게이트, N형 영역, P형 영역, PN 접합, 쇼트키 접합, 오믹 접합 등의 용어는 본 발명이 속하는 통상의 지식을 가지는 자가 이해되는 수준을 해석되며, 그 종류 또한 다양하게 변경될 수 있으며, 이는 모두 본 발명의 범위에 속한다. 또한, 반도체 층은 반도체물질을 포함하는 소자층으로서 수평, 수직 등의 형태에 제한되지 않으며, 적어도 하나의 NPN 또는 PNP 접합을 포함하는 임의의 모든 반도체 구조가 모두 이에 해당된다. 또한, 제어 게이트는 반도체 층 상에 위치한다고 기술되어 있으나, 하부 또는 올 어라운드 (Gate-all around) 등의 형태에 제한되지 않으며, 반도체 층에 접하는 모든 제어 게이트 구조가 모두 이에 해당한다. 본 발명에서 "커패시터리스"라 함은 커패시터가 없음을 의미한다.
본 발명은 상술한 문제를 해결하기 위하여 애노드, 이중 PN 접합 (NPN 접합 및 PNP 접합)을 포함하는 반도체 층, 캐소드로 구성되며, 상기 반도체 층과 접하는 애노드와 캐소드는 각각 쇼트키 접합과 오믹 접합을 이루고 있으며, 반도체 층 상에는 제어 게이트가 형성된다. 따라서, 커패시터가 요구되지 않은 단순한 소자 구조로 인한 소자 집적도를 크게 향상시킬 수 있으며, 상기 메모리 소자를 활용하여 메모리 어레이로 구성하는 경우, 인접한 메모리 소자들의 외란 문제를 제어 게이트로 억제함으로써, 메모리 어레이 동작의 신뢰성을 확보할 수 있는 장점이 있다. 더 나아가 본 발명은 제어 게이트를 통해 반도체 층에 축적된 캐리어를 제어하여 인접한 메모리 소자들의 데이터를 보호할 수 있기 때문에, 메모리 어레이 동작의 신뢰성을 확보할 수 있다.
이하 NPN 타입의 반도체층과 제어 게이트를 사용한 본 발명의 일 실시예에 따른 메모리 소자를 이용하여 본 발명을 보다 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 메모리 소자의 모식도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 메모리 소자는 애노드, NPN 반도체 층, 캐소드, 제어 게이트로 구성되며, 상기 반도체층과 접하는 애노드와 캐소드는 각각 쇼트키 접합과 오믹 접합을 이루고 있으며, P형 반도체 층 상에 제어 게이트가 형성된다. 또한, P형 반도체 층과 제어 게이트 사이에는 절연막이 위치할 수 있다.
본 발명의 일 실시예에 따른 NPN형 메모리소자는 고농도 N형 반도체층이 캐소드에 접하고, 저농도의 N형 반도체는 애노드와 접하는 구조를 갖는다.
고농도 N형 반도체 층이 캐소드와 오믹 접합을 구성함으로써, 캐소드를 통해 충분한 전자 소스가 공급되고, 이를 통한 임팩트 이온화(impact ionization)가 메모리 동작을 위한 충분한 저장 캐리어를 생성할 수 있다.
저농도 N형 반도체 층이 애노드와 쇼트키 접합을 구성함으로써, 도핑 농도 조절에 따라 P형 반도체 층에 저장된 저장 정공들의 에너지 장벽 높이와 메모리 동작 전류를 조절할 수 있으며, 더 나아가 제어게이트를 통하여 도핑 농도와 함께 실질적인 소자의 동작특성을 효과적으로 제어할 수 있다.
도 2 내지 4는 본 발명의 일 실시예에 따른 메모리 소자의 프로그램 동작 메커니즘을 설명하는 에너지 다이어그램이다.
도 2는 프로그램 후 저저항 상태(LRS, Low Resistance State)를 유지할 수 있는 대기상태 애노드-캐소드 전압(V AC,ST, 1.3 V)이 인가된 경우의 프로그램 전의 에너지 밴드 다이어그램이다. 프로그램 전, 메모리 소자는 PN+ 접합의 높은 에너지 장벽이 형성되어, 낮은 전류를 나타내는 고저항 상태(HRS, High Resistance State)가 된다.
도 3은 캐소드 전압이 -1.0 V(프로그램 동작의 트리거 캐소드 전압)이 인가된 경우의 에너지 밴드 다이어그램이다. -1.0 V의 캐소드 전압 인가에 따라 2.3 V의 애노드-캐소드 전압(V AC,P)과 1.0 V의 게이트-캐소드 전압(V GC,P)이 메모리 소자에 적용된다. 음의 캐소드 전압 인가에 따라 쇼트키 접합 및 PN+ 접합의 에너지 장벽이 낮아지게 된다. 이후 고농도의 N형 반도체층(N+)의 전자가 P형 반도체층을 넘어서 애노드로 유입된다. 유입된 전자는 NP 접합의 높은 전계와 만나 충격 이온화 효과로 인한 전자, 정공을 발생시키며, 이때 생성된 정공은 P형 영역에 축적되어 PN+ 접합의 에너지 장벽을 감소시킨다. 이 때, 낮아진 전위장벽으로 인해 전자가 쉽게 이동할 수 있는 저저항 상태(LRS, Low Resistance State)가 구현된다.
도 4는 캐소드 전압이 -1.0 V(프로그램 동작을 위한 트리거 캐소드 전압)에서 초기 0.0 V로 돌아온 경우의 에너지 밴드 다이어그램이다. 애노드-캐소드 전압(V AC)과 게이트-캐소드 전압(V GC)이 각각 1.3 V와 0.0 V로 낮아졌지만, 생성된 정공은 P형 반도체층에 축적되어 낮은 PN+ 에너지 장벽을 유지하게 된다.
도 5는 프로그램 전(T ST,0)과 프로그램 후 10 초의 시간(T ST,1 = 10 s)이 지난 뒤의 일 실시예에 따른 메모리 소자의 에너지 밴드 다이어그램이다. 상기 메모리 소자에는 저저항 상태(LRS, Low Resistance State)를 유지할 수 있는 대기상태 애노드-캐소드 전압(V AC,ST, 1.3 V)이 인가되고 있기 때문에 프로그램된 소자는 10 초의 시간이 지난 후에도 저저항 상태(LRS, Low Resistance State)가 유지될 수 있다.
도 6 내지 7은 본 발명의 일 실시예에 따른 메모리 소자의 소거 동작 메커니즘을 설명하는 에너지 다이어그램이다.
도 6은 상기 도 4의 P형 반도체층에 저장된 정공을 소거하기 위해서 1.0 V (소거 동작을 위한 게이트 전압)이 인가된 경우의 에너지 밴드 다이어그램이다. 1.0 V의 게이트 전압 인가에 따라 1.0 V의 게이트-캐소드 전압(V GC,E)이 메모리 소자에 적용된다. 본 실시예에 따른 메모리 소자는 양의 게이트 전압 인가에 따라 P형 반도체층의 저장된 정공이 공핍된다.
도 7은 게이트 전압이 1.0 V(소거 동작을 위한 게이트 전압)에서 초기 0.0 V로 돌아온 경우의 에너지 밴드 다이어그램이다. P형 반도체층의 소거된 정공으로 인해 PN+접합의 에너지 장벽은 높은 상태가 되며, 메모리 상태는 프로그램 전의 고저항 상태(HRS, High Resistance State)로 회귀한다.
도 8은 프로그램 후 10 초의 시간(T ST,1 = 10 s)이 지난 후 실행된 읽기 동작에 따른 일 실시예 메모리 소자의 동작 전압, 애노드 전류이다. 각 메모리 상태를 정확하게 감지하기 위해 캐소드 전압과 게이트 전압이 각각 -1.0 V, -0.8 V로 감소한다. 이를 통해 2.3 V의 애노드-캐소드 전압(V AC,R)과 0.2 V의 게이트-캐소드 전압(V GC,R)이 메모리 소자에 적용된다. 프로그램 후 유지되는 저저항 상태(LRS, Low Resistance State)는 상기 읽기 전압 펄스를 통해 10 초가 지난 뒤에도 높은 전류 레벨로 감지할 수 있다.
도 9는 본 발명의 일 실시예에 따른 메모리 소자로 구성할 수 있는 메모리 셀 어레이 구성의 개략도이다. 메모리 동작에서 선택되지 않은 소자에 대해 게이트-캐소드 전압(V GC)를 적용하면 원치 않은 동작 오류를 방지할 수 있다. 상기 어레이 구성에서 게이트-캐소드 전압(V GC)을 효과적으로 조정하기 위해서 게이트 및 캐소드 전극이 각각 워드 라인(WL)과 비트 라인(BL)으로 설정되며, 애노드 전극은 저저항 상태(LRS, Low Resistance State)를 유지할 수 있는 대기상태 애노드-캐소드 전압(V AC,ST)을 위해 1.3 V로 고정된다.
도 10은 본 발명의 일 실시예 소자의 각 동작 모드(대기, 프로그램, 소거, 읽기)에 따른 선택된 셀과 선택되지 않은 셀의 각 동작 전압 조건(애노드, 게이트, 캐소드 전압)을 나타낸 표이다. 대기 상태에서 안정적인 저항 상태를 유지하기 위해 대기 상태의 게이트 전압(V G), 캐소드 전압(V C)는 모두 0.0 V로 설정된다.
도 11 내지 도 13은 본 발명의 일 실시예 소자의 각 동작 모드에서 발생할 수 있는 어레이 외란 펄스에 따른 메모리 특성을 나타낸 것이다.
도 11은 도 10의 프로그램 동작 중, 선택되지 않은 셀에 인가되는 프로그램 외란 펄스에 따른 일 실시예 메모리 소자의 에너지 밴드 다이어그램이다. 선택된 비트 라인(BL)과 선택되지 않은 워드 라인(WL)에 해당되는 메모리 소자들에 2.3 V의 프로그램 애노드-캐소드 전압(V AC,P)과 0.0 V의 게이트-캐소드 전압(V GC)이 적용된다. 선택되지 않은 메모리 소자의 게이트-캐소드 전압(V GC)이 0.0 V 이하로 유지되는 경우, 프로그램 외란 펄스 전후의 에너지 밴드의 변화가 없으므로, 프로그램 외란에 의한 오류를 방지할 수 있다.
도 12는 도 10의 소거 동작 중 선택되지 않은 셀에 인가되는 소거 외란 펄스 반복에 따른 일 실시예 메모리 소자 내 저장된 정공 농도(N P)를 나타낸 것이다. 선택된 워드 라인(WL)과 선택되지 않은 비트 라인(BL)에 0.3 V의 애노드-캐소드 전압(V AC)과 0.0 V의 게이트-캐소드 전압(V GC)이 적용된다. 게이트-캐소드 전압(V GC)이 0.0 V 이하로 유지되기 때문에, 상기 소거 외란 펄스의 반복에도 프로그램된 셀의 저장 홀 농도는 변하지 않아 소거 외란에 의한 오류를 방지할 수 있다.
도 13은 도 10의 소거 동작 후, 10 번의 반복 읽기 펄스 인가에 따른 일 실시예 메모리 소자의 동작 전압, 애노드 전류이다. 2.3 V의 애노드-캐소드 전압(V AC,R)과 0.2 V의 게이트-캐소드 전압(V GC,R)의 읽기 펄스가 소거된 메모리 소자에 반복 인가되어도 읽기 전류 레벨의 변화가 없어 소거된 메모리의 고저항 상태(HRS, High Resistance State)는 안정적으로 유지되어 읽기 동작에 의한 프로그램 오류를 방지할 수 있다.
도 14는 상술한 일 실시예의 메모리 소자를 하나의 단위 소자로 포함하는 메모리 소자 어레이의 모식도이다. 도 14를 참조하면, 상술한 일 실시예의 메모리 소자를 하나의 단위소자로 구성하는 메모리 소자 어레이가 가능하며, 이는 모두 본 발명의 범위에 속한다.
또한, 본 발명은 이중 PN 접합과 제어 게이트를 포함하는 메모리 소자의 구동방법을 제공한다. 상기 구동방법은 적어도 하나 이상의 이중 PN 접합을 포함하는 메모리 소자에 선택적으로 프로그램 전압을 인가하는 단계; 상기 프로그램 전압에 의하여 상기 반도체층의 전위장벽을 낮추어 캐리어들을 상기 반도체층으로 이동시켜 상기 반도체층의 저항을 낮추는 단계; 상기 메모리 소자에 소거 전압을 선택적으로 인가하는 단계; 상기 소거 전압에 의하여 상기 반도체층의 캐리어들을 소거함으로서 상기 반도체층의 저항을 초기수준으로 회귀하는 단계; 및 상기 반도체 층의 저항을 읽는 단계를 포함한다.
즉, 본 발명은 이중 PN 접합과 제어 게이트를 포함하는 메모리 소자에 프로그램 전압을 인가하여 상기 반도체층의 저항 값을 고저항에서 저저항으로 가변시킬 수 있으며, 소거 전압을 인가하여 상기 반도체층의 저항값을 저저항에서 고저항으로 가변시킴으로서 데이터 쓰기 동작을 수행한다. 또한, 프로그램 동작 후 상기 반도체층의 저저항값은 프로그램 후 저저항 상태(LRS, Low Resistance State)를 유지할 수 있는 대기상태 애노드-캐소드 전압(V AC,ST, 1.3 V)을 적용함으로써, 안정적으로 유지할 수 있고, 읽기 전압을 인가하여 상기 반도체층의 저저항 상태를 확인할 수 있다. 즉, 상기 메모리 소자의 데이터를 확인할 수 있다.
이상의 메모리 소자 구동방법은 별도의 복잡한 커패시터 등의 구조를 사용하지 않고서도 데이터 쓰기, 소거, 읽기, 유지를 효과적으로 수행할 수 있다.

Claims (7)

  1. 적어도 1개의 이중 PN 접합을 갖는 반도체 층;
    상기 반도체층에 접하는 제어 게이트; 및
    상기 반도체층과 동시에 접촉하는 애노드 및 캐소드를 포함하고,
    상기 반도체층과 상기 애노드와의 접합은 쇼트키 접합, 상기 캐소드와의 접합은 오믹 접합인 것을 특징으로 하는 커패시터리스 메모리 소자.
  2. 제 1항에 있어서,
    상기 반도체층은 NPN형이며, 상기 N형 반도체층 중 어느 하나는 저농도, 나머지 하나는 고농도이고,
    상기 저농도 N형 반도체층은 상기 애노드와 접하며, 상기 고농도 N형 반도체층은 상기 캐소드와 접하는 것을 특징으로 하는, 이중 PN 접합과 제어 게이트를 포함하는 커패시터리스 메모리 소자.
  3. 제 1항 내지 제 2항 중 어느 한 항에 따른 메모리 소자를 단위 소자로 포함하는 메모리 소자 어레이.
  4. 이중 PN 접합과 제어 게이트를 포함하는 커패시터리스 메모리 소자의 구동방법으로,
    상기 메모리 소자에 프로그램 전압을 인가하는 단계;
    상기 프로그램 전압에 의하여 상기 이중 PN 접합의 전위장벽을 낮추어 캐리어를 상기 반도체층으로 이동시켜 상기 반도체층의 저항을 낮추는 단계; 및
    상기 반도체층의 저항을 읽는 단계를 포함하며,
    상기 이중 PN 접합과 제어 게이트를 포함하는 커패시터리스 메모리 소자는,
    적어도 1개의 이중 PN 접합을 갖는 반도체 층; 및
    상기 반도체층과 동시에 접촉하는 애노드 및 캐소드를 포함하고,
    상기 반도체층과 상기 애노드와의 접합은 쇼트키 접합, 상기 캐소드와의 접합은 오믹 접합인 것을 특징으로 하는, 이중 PN 접합과 제어 게이트를 포함하는 커패시터리스 메모리 소자의 구동방법.
  5. 제 4항에 있어서,
    상기 반도체층은 NPN형이며, 상기 N형 반도체층 중 어느 하나는 저농도, 나머지 하나는 고농도이고,
    상기 저농도 N형 반도체층은 상기 애노드와 접하며, 상기 고농도 N형 반도체층은 상기 캐소드와 접하는 것을 특징으로 하는, 이중 PN 접합과 제어 게이트를 포함하는 커패시터리스 메모리 소자의 구동방법.
  6. 제 5항에 있어서, 상기 메모리 소자의 구동방법은,
    상기 반도체층의 저항을 낮추는 단계 후, 상기 메모리 소자에 소거 전압을 선택적으로 인가하여 상기 반도체층의 저항을 올리는 단계를 더 포함하는 것을 특징으로 하는 메모리 소자의 구동방법.
  7. 제 6항에 있어서, 상기 메모리 소자의 구동방법은,
    메모리 소자로 구성할 수 있는 메모리 셀 어레이 구성에서 선택되지 않은 셀의 동작 오류를 제어 게이트로 억제하는 단계를 더 포함하는 것을 특징으로 하는 메모리 소자의 구동방법.
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