JPH0287569A

JPH0287569A - 半導体記憶装置

Info

Publication number: JPH0287569A
Application number: JP63238739A
Authority: JP
Inventors: Keiichi Higeta; 恵一日下田; Akihisa Uchida; 明久内田
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1988-09-26
Filing date: 1988-09-26
Publication date: 1990-03-28

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、半導体記憶装置に関するものであり、特にバ
イポーラトランジスタを使って構成したスタティックＲ
ＡＭに関するものである。

〔従来技術〕

バイポーラトランジスタを使ったスタティックＲＡＭ　
（以下、ＳＲＡＭという）のメモリセルは、例えば互い
にベースを相手のトランジスタのコレクタに接続し合っ
た２つのトランジスタと、それらの１−ランジスタとワ
ード線との間に接続された２つの容量素子と２つのショ
ットキーバリアダイオードと２つの抵抗素子とで構成さ
れている。すなわち、スタティックＲＡＭのメモリセル
は、フリップフロップ回路からなっている。前記トラン
ジスタには、エミッタを２つ有するいわゆるマルチエミ
ッタトランジスタが用いられる。そして、一つのエミッ
タはデータ線に、もう一つのエミッタは保持電流線に接
続される。そして、フリップフロップ回路であるので、
常に２つのうちの一方のトランジスタはＯＮ（オン）、
もう一方のトランジスタはＯＦＦ　（オフ）となる。こ
のため、ＯＮとなっているトランジスタのコレクタの電
位はＬ（低レベル）、ＯＦＦとなっているトランジスタ
のコレクタ電位は“Ｈ″　ｃ高レベル）となる。

そして、情報の読み出しは、ワード線の電位をＬＬ　Ｌ
　Ｉ＋レベル、例えば−３，２ｖからＩＬ　ＨＩ＋レベ
ル例えば０〜−１．６■に立ち上げ、かつ相補デ−タ線
（すなわち２本のデータ線）の電位を非選択時の“Ｈ”
レベル、例えば−２，４■から“Ｌ　Ｉ＋レベル、例え
ば−３，ＯＶに下げる。すると、ＯＮとなっているトラ
ンジスタのエミッタに接続されたデータ線には、ワード
線からそのトランジスタに接続された前記抵抗とショッ
トキーバリアダイオード及びそのトランジスタを介して
電流が給電されるため、電位が上昇し、−旦は前記のよ
うに″Ｌ′″レベルにされた電位がＬ（ＨＩ＋レベル、
例えば−２，８■に上がる。一方、ＯＦＦとなっている
トランジスタのエミッタに接続されたデータ線には、ワ
ード線から電流が給電されないため、ＬＬ　Ｌ　Ｉ＋レ
ベル、例えば−３，ＯＶのままである。

このように、ＯＮトランジスタに接続されたデータ線は
、ＩＩＨ”レベルに、ＯＦＦのトランジスタに接続され
たデータからはｉ＋　Ｌ　＋＋レベルとなるので、情報
の読み出しがなされる。情報の読み出しを行った後は、
ワード線の電位を例えば、−３゜２■に下げる一方、相
補データ線の電位をそれぞれ１１　ＨＩ＋レベル、例え
ば−２，４■に上げてメモリセルを非選択状態にする。

ワード線の電位を下げると、ＯＮまたはＯＦＦとなって
いる２つのトランジスタのコレクタの電位も下がってい
く。それぞれのコレクタの電位が下がっても、やはりＯ
ＦＦとなっているトランジスタのコレクタ電位の方が、
ＯＮとなっているトランジスタのコレクタ電位より高い
ので、情報は保持される。

〔発明が解決しようとする課題〕

本発明者は、前記のように互いにベースを相手のトラン
ジスタのコレクタに接続する２つのトランジスタと、そ
れぞれのトランジスタのコレクタとワード線との間に接
続される２個の容量素子と２個のショットキーバリアダ
イオードと２個の抵抗素子とで構成したメモリセルにつ
いて検討した結果５次の問題点を見い出した。

まず、前記のように、フリップフロップ回路のそれぞれ
のトランジスタの２つのうちの一つのエミッタは保持電
流線に接続されている。選択状態にあるメモリセルのＯ
Ｎになっているトランジスタのエミッタからは保持電流
よりも大きな読み出し電流が流れるため、そのベース電
流も保持状態の時よりも大きく１選択状態にあるメモリ
セルのＯＮになっているトランジスタのベースの電位は
同一のワード線につながれている非選択状態のメモリセ
ルのＯＮになっているトランジスタのベース電位よりも
低くなっている。メモリセルが選択状態から非選択状態
に切り換わる時、トランジスタのベースとワード線の間
には前記抵抗素子と容量素子からなる遅延回路が介在し
ているため、選択状態にあったメモリセルのＯＮとなっ
ているトランジスタのベース電位は同一のワード線につ
ながれているメモリセルのＯＮになっているトランジス
タのベース電位よりも低い電位に保たれる。

このため、選択状態にあったメモリセルからは保持電流
が流れなくなる。すると、そのトランジスタのコレクタ
の電位は、ワード線の電位の降下に従って下がりながら
もその途中で電位の上昇が起こり、この後再び降下して
いくようになる。一方、ＯＦＦとなっているトランジス
タのコレクタでは。

ワード線の電位が降下するとそれにほぼ平行して電位が
降下する。すなわち、メモリセルが選択時から非選択時
に切り換わる時に、ＯＮとなっている１−ランジスタの
コレクタ電位と、ＯＦＦとなっている１ヘランジスタの
コレクタの電位の差が小さくなる。この時、前記ＯＮと
なっている１−ランジスタのコレクタの電位を更に上昇
させるようなノイズ、あるいはＯＦＦとなっているトラ
ンジスタのコレクタの電位を更に下げるようなノイズが
加わると、情報が破壊されてしまうという問題があった
。

本発明の目的は、バイポーラ１ヘランジスタを使って構
成したＳＲＡＭの情報の保持特性を向上することにある
。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。

〔課題を解決するための手段〕

本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。

半導体基板のメモリセル領域にメモリセルのフリップフ
ロップ回路を構成する二つのトランジスタを設けた半導
体記憶装置において、前記メモリセル領域の上に、第一
電極が前記二つのうちの一方のトランジスタのコレクタ
に接続され、第２電極が前記の二つのうちの他方のトラ
ンジスタのコレクタに接続される容量素子を設けたこと
を特徴とする。

〔作用〕

前述した手段によれば、２つのトランジスタの間が前記
容量素子を介して電気的に接続されているので、メモリ
セルが選択時から非選択時に切り換わるときに、２つの
うち一方のトランジスタのコレクタの電位が変化すると
、他方のトランジスタのコレクタの電位も一方のトラン
ジスタのコレクタの電位変化とほぼ等しい電位変化をす
る。このため、２つのトランジスタのコレクタ間の電位
差は１選択時から非選択時に切り換わるときにも、切り
換わる以前の選択時の電位差に保たれるので、前記切り
換わり時に情報が破壊されることがなくなり、半導体記
憶装置の情報の保持特性を向上できる。

〔発明の実施例〕

以下１本発明の一実施例のＳＲＡＭを説明する。

なお、実施例を説明するための全回において、同一機能
を有するものは同一符号を付け、その繰り返しの説明は
省略する。

第１図は、本発明の一実施例のＳＲＡＭのメモリセルの
等価回路である。

第１図において、Ｔｒｉ、Ｔｒ２はトランジスタ、ＷＬ
はワード線、Ｄ、Ｄは相補型データ線。

Ｋは保持電流線である。トランジスタＴｒｉ、Ｔｒ２の
それぞれのコレクタとワードｖ；ＡｗＬとの間には、容
量素子Ｃ１，Ｃ２と、ショク１〜キーバリアダイオ−ｆ
’Ｄｚｌ、Ｄｚ２と、抵抗素子Ｒ１゜Ｒ２が設けられて
いる。

本実施例のＳＲＡＭでは、第１図に示すように、トラン
ジスタＴｒｉのコレクタと、トランジスタＴｒ２のコレ
クタとの間に第３の容量素子Ｃ３を設けている。

次にメモリセルが選択時から非選択時に切り換わるとき
のトランジスタＴ　ｒ　Ｌ　、　Ｔ　ｒ・２のコレクタ
の電位変化を説明する。

第２Ａ図は、第１図に示したメモリセルの回路が選択時
から非選択時に切り換わるときの動作波形を示したグラ
フであり、第２Ｂ図は、第１図の回路の容ｆｆｉ素子Ｃ３を設けな
い場合の選択時から非選択時に切り換わるときの動作波
形を示したグラフである。

第２Ａ図及び第２Ｂ図において、横軸は時間軸であり、
縦軸は電位軸である。

ここで、トランジスタＴｒｉ、Ｔｒ２のコレクタの電位
変化を説明するに当って、第１図の回路は、１−ランジ
スタＴｒｉがＯＦＦで、トランジスタＴｒ２がＯＮと仮
定する。

第２Ａ図及び第２Ｂ図において、曲線ＷＬはワード線Ｗ
Ｌの電位変化を示し、曲線Ｎｏは選択された（すなわち
、情報の読み出しを行った）メモリセルと同一のワード
１９ｔＷＬに接続され、かつ情報の読み出しを行わなか
った（すなわち非選択）メモリセル中のＯＦＦとなって
いるトランジスタのコレクタの電位変化を示している。

曲線Ｎ１は、選択されたメモリセルにおいて、ＯＦＦと
なっているトランジスタのコレクタの電位変化を示し、
曲線Ｎ２はＯＮとなっているトランジスタのコレクタの
電位変化を示している。

第２Ａ図及び第２Ｂ図を見ると分かるように、同一のワ
ード線ＷＬに接続されたメモリセルにおいて、選択時に
あるメモリセルのＯＦ　ＦとなっているトランジスタＴ
ｒｉのコレクタＮ１の電位と、非選択にあるメモリセル
（図示していない）のＯＦＦとなっているトランジスタ
のコレクタＮｏの電位とでは、選択されたメモリセルの
方が若干低くなっている。これは、選択されたメモリセ
ルでは、ＯＦＦのトランジスタＴｒｉのコレクタＮ１が
ＯＮのトランジスタＴｒ２のベースに接続されており、
このベースのベース電流はエミッタの方へ流れ出ていく
ため、前記コレクタＮ１の電位が引き下げられるためで
ある。

さて、トランジスタＴ　ｒ　１　、　Ｔ　ｒ　２のそれ
ぞれのコレクタＮｌ、Ｎ２の電位変化であるが、第２Ｂ
図に示したように、容量素子Ｃ３がない場合には、選択
時から非選択時に切り換わるときにコレクタＮ１とＮ２
の電位差が非常に小さくなる。

しかし１本実施例のメモリセルのように、コレクタＮ１
とコレクタＮ２の間に容量素子Ｃ３を設けると、そのコ
レクタＮ１とＮ２との間は容量素子Ｃ３によって電気的
に結合されるため、どちらか一方のコレクタ　（例えば
Ｎｌ）の電位が上昇または下降すると、その変化は容量
素子Ｃ３を介してもう一方のコレクタ　（例えばＮ２）
に伝達される。従って、第２Ａ図に示すように、コレク
タＮ１とＮ２の電位は、選択時におけるそれらのコレク
タＮ１とＮ２の電位差を保ったまま、ワード線ＷＬが゛
′Ｈ″レベルからパＬ′″レベルに変化するに従って下
降する。このため、選択時から非選択時に切り換えると
きにおいても、コレクタＮ１の電位とコレクタＮ２の電
位との間に情報の保持に必要な充分な電位差を得ること
ができる。

また、前記容量素子Ｃ３は、コレクタＮｌ、Ｎ２に入る
ノイズ（例えばα線によって発生するノイズ）を吸収す
るように作用する。これにより、α線の侵入によってコ
レクタＮｌ、Ｎ２の電位が変化するのを防止するために
設けられる容量素子Ｃ１，Ｃ２の容量値を小さくできる
。−例をあげると、容量Ｃ３を設けないときの容量素子
Ｃ１゜Ｃ２の容量値は２８５ｆＦ程度にされるが、３９
０　ｆ　ｌ”の容量素子Ｃ３を設けると、容量素子Ｃ１
゜Ｃ２を１３２ｆＦ程度にできる。このように、容量素
子Ｃ１，Ｃ２の容量値を小さくできることにより、コレ
クタＮｌ、Ｎ２とワード線ＷＬとの間の時定数を小さく
できる。

第１図に示したメモリセルの回路を構成する各素子の具
体的な構成を説明する。

第３図は、第１図に示したメモリセルの回路が構成され
る半導体基板の主面のメモリセル領域の平面図であり、
半導体基板上の全ての導電膜を取り除いて示したもので
ある。

第４図は、第１図に示した容量素子Ｃ１，Ｃ２゜Ｃ３を
構成するためにメモリセル領域の上に設けられた導電膜
のパターンを示した平面図、第５図は、第４図の■−■
切断線に相当する部分で切だメモリセルの断面図。

第６図は、第３図及び第４図に示したメモリセル領域の
上に設けられる最下層の導電膜から第１層目のアルミニ
ウム膜までの各導電膜のパターンを示した平面図。

第７図は、第３図及び第４図に示したメモリセル領域の
上に設けられる第１層目のアルミニウム膜から第３層目
のアルミニウム膜までの各導電膜のパターンを示した平
面図である。

なお、第６図及び第７図は、各導電膜のパターンを分か
り易くするため、メモリセル領域のパターンを示してい
ない。また、第３図、第４図、第６図及び第７図は、メ
モリセル領域または各導電膜のパターンを分かり易くす
るため、各導電層間の層間絶縁膜を図示していない。

また、第３図乃至第７図において、半導体基板上に設け
られる全ての導電膜のうち、第１層目の導電膜には１０
０番代、第２層目の導電膜には２００番代、第３層目の
導電膜には３００番代、第４層目の導電膜には４００番
代、第５層目の導電膜には５００番代、第６ｆｆｉ目の
導電膜には６００番代、第７層目の導電膜には７００番
代の符号をそれぞれ付している。

ます、第３図及び第５図を使って、第１図に示した１ヘ
ランジスタＴｒｉ、Ｔｒ２、抵抗素子Ｒ１゜Ｒ２、ショ
ットキーバリアダイオードＤｚｌ、ＤＺ２の構成を説明
する。

第３図及び第５図において、第１図のトランジスタＴ　
ｒ　１　、ショットキーバリアダイオードＤｚ１、抵抗
素子Ｒ２を構成するための半導体領域には１０番代の符
号を付して示し、トランジスタＴｒ２、ショットキーバ
リアダイオードＤｚ２、抵抗素子Ｒ１を構成するための
半導体領域には２０番代の符号を付して示している。

１はｐ−型単結晶シリコンからなるｐ−型半導体基板で
あり、１０と２０はｎ°型埋め込み層、３は素子分離絶
縁膜、４はｐ型チャネルストッパである。素子分離絶縁
膜３は、半導体基板１に掘った溝の表面を熱酸化して酸
化シリコン膜を形成し、更にＣＶＤなどで酸化シリコン
膜を埋め込んで形成したものである。第３図に示したＬ
の部分の素子分離絶縁膜３は、ｎ°型埋め込み層１０．
２０を分断しないように浅くなっている。更に、そのＬ
の部分の素子分離絶縁膜３の下にはｐ型チャネルストッ
パ４を設けていない。

第１図に示したトランジスタＴｒｉは、ｎ゛型埋込み層
１０と、ゴ型コレクタ引き出し領域１１と、ｎ−型コレ
クタ領域１２と、ｐ゛型ベース領域１３と、ｎ。

型エミッタ領域１５と、もう一つ別のｎ゛型エミッタ領
域１６とで構成されている。１４はショットキーバリア
ダイオードＤｚｌを構成するためのｎ−型半導体領域で
あり、後述するように、この上に白金（ＰＬ）シリサイ
ド膜を接続させてショットキーバリアダイオードＤｚｌ
が構成される。ｎ−型半導体領域１４の両脇にはｐ°型
半導体領域１８が設けてあり、一方のＰ°型半導体領域
１８とｐ°型ベース領域１３との間に抵抗素子Ｒ２とな
るｐ−型半導体領域１７を設けている。第１図のトラン
ジスタＴｒ２は、ｎ゛型半導体領域２０と、ｎ゛型コレ
クタ引き出し領域２１と、ｎ−型コレクタ領域２２と、
ｐ゛型ベース領域２３と、ｎ°型エミッタ領域２５と、
もう−っ別のｎ°型エミッタ領域２６とで構成されてい
る。２４がショットキーバリアダイオードＤｚ２を構成
するためのｎ−型半導体領域であり、この上に白金シリ
サイド膜を接続させてショットキーバリアダイオードＤ
ｚ２を構成している。ｎ−型半導体領域２４の両脇には
ｐ°型半導体領域２８が形成してあり、一方のｐ゛型半
導体領域２８とｐ°型ベース領域２３の間に、抵抗素子
Ｒ１となるｐ−型半導体領域２７を設けている。

次に、第１図に示した容量素子Ｃ１，Ｃ２，Ｃ３の具体
的な構成を第４図及び第５図を使って説明する。

第４図及び第５図において、１０１はトランジスタＴｒ
ｉのｎ゛型エミッタ領域１５に接続孔３１を介して接続
されたエミッタ電極であり、ｎ゛型ポリシリコン膜から
なっている。接続孔３１は、半導体基板１の表面の薄い
酸化シリコン膜３０を除去して形成したものである。１
０２はトランジスタＴｒｉのもう一つのｎ°型エミッタ
領域１６に接続孔３１を介して接続されたエミッタ電極
である。１０３はｎ゛ポリシリコン膜あり、容量素子Ｃ
１の下部電極及び容量素子Ｃ３の一部の下部電極となる
ものであり、また、トランジスタＴｒｉのｎ゛型コレク
タ引き出し領域１１と、トランジスタＴｒ２のｐ°ベー
ス領域２３を接続する配線の一部となるものである。ｎ
゛型ポリシリコン膜１０３は、接続孔３１を介してｎ゛
型コレクタ引き出し領域１１に接続されている。１０４
はトランジスタＴｒ２のゴ型エミッタ領域２５に接続孔
３１を介して接続されたエミッタ電極であり、ｎ。

型ポリシリコン膜からなっている。１０５はトランジス
タＴｒ２のｎ゛型エミッタ領域２６に接続孔３１を介し
て接続されたエミッタ電極であり、ｎ゛型ポリシリコン
からなっている。１０６はｎ°型ポリシリコン膜であり
、容量素子Ｃ２の下部電極及び容量素子Ｃ３の一部の下
部電極となるものであり、また、トランジスタＴｒ２の
ｎ°型コレクタ引き出し領域２１と、１〜ランジスタＴ
ｒｉのｐ°型ベース領域１３を継ぐ配線の一部となるも
のである。ｎ°型ポリシリコン膜１０６は接続孔３１を
介して１−ランジスタＴｒ２のｎ゛型コレクタ引き出し
領域２１に接続されている。なお、前記ｎ゛型コレクタ
引き出し領域２１と、その上の接続孔３１は同じパター
ンになっている。

ｎ゛型ポリシリコン膜１０３は、トランジスタＴｒｉの
ｎ°型コレクタ引き出し領域１１から抵抗素子Ｒ１（ｐ
″型半導体領域２７）の上にかけて設けてあり、また一
部は、トランジスタＴ　ｒ　１のｐ°型ベース電極１３
の上に設けられている。同様に、ｎ°型ポリシリコン膜
１０６は、トランジスタＴｒ２のｎ°型コレクタ引き出
し領域２１から抵抗素子Ｒ２（ｐ−型半導体領域１７）
の上にかけて設けてあり、また一部はトランジスタＴｒ
２のｐ゛型ベース領域２３の上に設けられている。

第４図では、容量素子Ｃ１，Ｃ２，Ｃ３が構成されてい
る部分を実線で囲み、その中に破線の斜線を入れて示し
ている。容量素子Ｃ３は２つに分けて設けられている。

前記電極エミッタ電極１０１゜１０２、１０４．１０５
及びｎ°型ポリシリコン１０３．１０６の上には第１層
目の層間絶縁膜３２が形成されている。

そして１層間絶縁膜３２の容量Ｃ１，Ｃ２，Ｃ３が構成
される部分は、選択的に除去されて接続孔３３となって
いる。接続孔３３のパターンは、破線を付した部分と同
じパターンになっている。そして、接続孔３３の中及び
その周囲にタンタルオキサイド（Ｔａ、０．）などから
なる誘電体膜３４を設け、更にその上に電極２０１．２
０２．２０３．２０４を設けて、容量素子Ｃ１，Ｃ２，
Ｃ３が構成されている。誘電体膜３４と電極２０１〜２
０４は同パターンである。また、２０１が容量素子Ｃ１
の上の電極、２０２が容量素子Ｃ２の上の電極、２０３
と２０４が容量素子Ｃ３の上の電極である。

ここで、容量素子Ｃ３について更に述べると、容量素子
Ｃ３の一方の電極となるｎ°型ポリシリコン膜１０３は
、第１層目のアルミニウム膜５０２及びその下の金属膜
４０２（アルミニウム膜５０２と同一パターン）によっ
て２つのうち一方の電極２０４に接続されている。つま
り、ｎ゛型ポリシリコン膜１０３と電極２０４とで、容
量素子Ｃ３に接続される電極が構成されている。

なお、前記金属膜４０２は、ショットキーバリアダイオ
ードＤｚ　１．Ｄｚ　２の上の電極として設けられる白
金（Ｐｔ）シリサイド膜３０３．３０４　（第５図及び
第６図参照）と、この上のアルミニウム膜とのバリアと
なる金属膜（４０３，４０４）を形成するときに形成さ
れたものであり、例えばタングステンシリサイド（ＷＳ
ｊ、ｚ）膜やチタンシリサイド（Ｔｉｓｉ、）Ｉｌｘか
らなっている。次に、トランジスタＴｒ２のｎ゛型コレ
クタ引き出し領域２１に接続されたｎ。

型ポリシリコン暎１０６は、第１層目のアルミニウム膜
５０１とこの下の金属膜４０１（アルミニウム膜５０１
と同一パターン）によって前記と異なるもう一方の電極
２０３に接続されており、この電極２０３と前記ｎ゛型
ポリシリコン膜１０６とで容量素子Ｃ３のトランジスタ
Ｔｒ２に接続される側の電極（第１図参照）を構成して
いる。前記金属＋１ｕ　４０１は、金属膜４０２と同様
に、白金シリサイド膜とアルミニウム膜の間のバリアメ
タルの形成時に形成されたものである。第４図に示され
ているように、容量素子Ｃ３は２つに分けて設けてあり
、その２つどもがトランジスタＴ　ｒ　１から抵抗素子
Ｒ１の上、またはトランジスタＴｒ２から抵抗素子Ｒ２
のＬにかけて設けられている。このように、容量素子Ｃ
３をトランジスタＴｒｉ、Ｔｒ２及び抵抗素子Ｒ１、Ｒ
２の上に重ねて構成することにより、本実施例はメモリ
セル領域を増大させることなく、容量値の大きな容量素
子Ｃ３を構成している。なお、トランジスタＴｒｉのｎ
゛型コレクタ引き出し領域１１と、トランジスタＴｒ２
のｐ°型ベース領域２３との接続は、前記ｎ゛型ポリシ
リコン膜１０３とアルミニウム配線５０２とで接続孔３
６を介して構成されている。同様に、トランジスタＴ　
ｒ　２のｎ°型コレクタ引き出し領域と、トランジスタ
Ｔ　ｒ　、Ｌのｐ゛型ベース領域１３との接続は、前記
ｎ゛型ポリシリコン膜１０６とアルミニウム配線５０１
とで接続孔３６を介して構成されている。

次に、第６図を使ってメモリセル領域の上の第５層目ま
での導電膜の接続関係を説明する。なお、第６図には、
半導体基板上の第１層目の導電膜から第５層目までの導
電膜が示されている。

第６図において、５０１〜５０８は半導体基板１の上の
第１−層目のアルミニウム配線である。なお、アルミニ
ラ１１配線５０１．５０２は既述しである。アルミニウ
ム配線５０３は、後述するワード線６０１（第７図参照
）と容量素子Ｃ２の電極２０２及びショットキーバリア
ダイオードＤｚｌを接続孔３６Ａ及び３６を介して接続
するものである。アルミニウム配ＷＳＯ３の下には、こ
れと同一パターンで遷移金属シリサイド膜４０３が形成
されている。

ここで、前記接続孔３６Ａは、第２層目の層間絶縁膜３
５のみを除去して形成したものである。前記アルミニウ
ム配線５０６の下の遷移金属シリサイ１−ｖｌＸ４０３
の接続孔３６を介してショク１〜キーバリアダイオ−Ｆ
　Ｄ　ｚ　１に接続される部分には白金シリサイド膜（
ＰｔＳｉ、　）３０３が形成されており、このＰｔ５ｊ
ｚ３０３と第４図のざ型半導体領域１４とでショットキ
ーバリアダイオードＤｚＬが構成されている。アルミニ
ウム配線５０４は、エミッタ電極１０１と後述するデー
タ線７０１（第７図参照）を接続孔３６を介して接続す
るものである。アルミニウム配線５０４の下にはこれと
同一パターンで遷移金属シリサイド膜４０５が形成され
ている。また５その遷移金属シリサイド膜４０５が接続
孔３６を介してエミッタ電極１０１に接続されている部
分にはＰｔＳｉ、膜３０６が形成されている。アルミニ
ウム配線５０５は、エミッタ電極１０２を接続孔３６を
介して後述する保持電流線６０２接続するものである。

アルミニウム配線５０５の下にはこれと同一パターンで
遷移金属シリサイド膜４０６が形成されており、この遷
移金属シリサイド膜４０６が接続孔３６を介してエミッ
タ化Ｖｉ２０３に接続されている部分には、　ＰｔＳｉ
２膜３０７が形成されている。アルミニラ１１配線５０
６は、容量素子Ｃ１の電極２０１を接続孔３６Ａを介し
て後述するワード′ｌ１Ａ６０３に接続するものであり
、またショットキーバリアダイオードＤｚ２をワード線
６０３に接続するものである。アルミニウム配ｍ５ｏｅ
の下にはこれと同一パターンで遷移金属シリサイド膜４
０４が形成されており、また前記遷移金属シリサイド膜
４０４が接続孔３６を介してシミツトキーバリアダイオ
ードＤｚ２に接続される部分にはＰｔＳｉ２膜３０４が
形成されており、このＰｔＳｉ２膜３０４とに型半導体
領域２４（第４図参照）とでショットキーバリアダイオ
ードＤｚ２が構成されている。アルミニウム配線５０７
は、エミッタ電極１０４を接続孔３６を介してデータ線
７０２（第７図参照）に接続するものである。アルミニ
ウム配ｆｉ７０２の下にはこれと同一パターンで遷移金
属シリサイド膜４０７が形成されており。

またこの遷移金属シリサイド膜４０７が接続孔３６を介
してエミッタ電極１０４に接続されている部分にはＰｔ
Ｓｉ２膜３０８が形成されている。アルミニウム配線５
０８は、エミッタ電極１０５を接続孔３６を介して保持
電流線６０２に接続するものである。アルミニウム配線
５０８の下にはこれと同一パターンで遷移金属シリサイ
ド膜４０８が形成されており、この遷移金属シリサイド
膜４０８が接続孔３６を介してエミッタ電極１０５に接
続されている部分にはＰｔＳｉ膜３０９が形成されてい
る。

次に、半導体基板１の上のアルミニウム配線の接続関係
を第７図を使って説明する。

第７図において、６０１はワード線であり、第３層目の
層間絶縁膜３７を除去して形成した接続孔３８を介して
アルミニウム配線５０３に接続されている。

６０２は保持電流配線であり、トランジスタＴｒｉのイ
型エミッタ領域１６の上のアルミニウム配線５０５に接
続孔３８を介して接続されており、また１−ランジスタ
Ｔｒ２のｎ°型エミッタ領域２６の上のアルミニウム配
線５０８に接続孔３８を介して接続されている。６０３
はワード線であり、接続孔３８を介してアルミニウム配
線５０６に接続されている。６０４はトランジスタ゛ｒ
ｒｌのｎ°型エミッタ領域１５の上のアルミニウム配４
１５０４をデータ線７０１に接続する中継のアルミニウ
ム配線であり、接続孔３８を介してアルミニウム配線５
０４に接続され、また第４層目の層間絶縁膜３９を除去
して形成した接続孔４０を介してデータ線７０１に接続
されている。６０５はトランジスタＴｒ２のｎ°型エミ
ッタ領域２５の上のアルミニウム配Ｂ５０７をデータ線
７０２に接続するための中継のアルミニウム配線であり
、接続孔３８を介して前記アルミニウム配線５０７に接
続され、また接続孔４０を介してデータ線７０２に接続
されている。

以上、説明したように、本実施例によれば、半導体基板
１のメモリセル領域にメモリセルのフリップフロップ回
路を構成する二つのトランジスタを設けた半導体記憶装
置において、前記メモリセル領域の上に、第一電極（例
えばｎ゛型ポリシリコン膜１０３と電極２０４とからな
る）が前記二つのうちの一方のトランジスタ（例えばト
ランジスタＴ　ｒｌ）のコレクタ　（ｎ°型コレクタ引
き出し領域１１）に接続され、第２電極（例えばｎ゛型
ポリシリコン膜１０６と電極２０３からなる）が前記二
つのうちの他方のトランジスタ（例えばトランジスタＴ
ｒ２）のコレクタ（ｎｉ型コレクタ引き出し領域２１）
に接続される容量素子Ｃ３を設けたことにより、前記２
つのトランジスタＴ　ｒ　１　、　Ｔ　ｒ　２の間が前
記容量素子Ｃ３を介して電気的に接続されているので、
メモリセルが選択時から非選択時に切り換わる時に、２
つのうちの一方のトランジスタ（例えば′ｒｒｌ）のコ
レクタの電位が変化すると、他方のトランジスタ（例え
ばＴｒ２）のコレクタの電位も前記トランジスタ（例え
ばＴｒｉ）のコレクタの電位の変化量とほぼ等しい量の
電位変化をする。

このため、２つのトランジスタＴｒｉ、Ｔｒ２のコレク
タ間の電位差は、！ｌｌ待時ら非選択時に切り換わると
きにも、切り換わる以前の選択時の電位差に保たれるの
で、前記切り換わり時に情報が破壊されることがなくな
り、半導体記憶装置の情報の保持特性を向上できる。

また、前記容量素子Ｃ３を設けたことにより、半導体基
板１の中の少数キャリアの侵入によるコレクタ電位の変
化を抑制するので、ワード線ＷＬとコレクタの間に設け
られて前記少数キャリアによるコレクタの電位変化を抑
制する容量素子Ｃ１゜Ｃ２を容量値の小さなものにでき
る。これにより、前記容量素子Ｃ１，Ｃ２と、これと並
列にワード線ＷＬとコレクタの間に設けられた抵抗素子
Ｒ１゜Ｒ２とが成す遅延回路の時定数を小さくできる。

このことから、メモリセルが読み出し状態から情報保持
の定常状態にうつる速度を速くでき、半導体記憶装置の
情報の保持性を向上できる。

また、前記容量素子Ｃ３がメモリセルのトランジスタＴ
ｒｉ、Ｔｒ２および抵抗素子Ｒ１，Ｒ２の上などに重ね
て構成されていることにより、メモリセル領域を増大さ
せることなく容量値の大きな容量素子Ｃ３を得ることが
できる。

以上、本発明を実施例にもとづき具体的に説明したが、
本発明は、前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において種々変更可能であること
は言うまでもない。

例えば、容量素子Ｃ１，Ｃ２，Ｃ３の誘電体膜３４は、
うすい酸化シリコン膜であってもよく、また酸化シリコ
ン膜と窒化シリコン膜・を重ねた積層膜であってもよい
。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。

すなわち、メモリセルを構成する２つのトランジスタの
コレクタとコレクタの間に新たに容量素子を接続したこ
とにより、半導体記憶装置の情報の保持特性を向上でき
る。

【図面の簡単な説明】

第１図は、本発明の一実施例のＳＲＡＭのメモリセルの
等価回路。第２Ａ図は、第１図に示したメモリセルの回路が選択時
から非選択時に切り換わるときの動作波形を示したグラ
フ、第２Ｂ図は、第１図の回路の容量素子Ｃ３を設けない場
合の選択時から非選択時に切り換わるときの動作波形を
示したグラフ、第３図は、第１図に示したメモリセルの回路が構成され
る半導体基板の主面のメモリセル領域の平面図であり、
半導体基板上の全ての導電膜を取り除いて示したもので
ある。第４図は、第１図に示した容量素子Ｃ１，Ｃ２゜Ｃ３を
構成するためにメモリセル領域の上に設けられた導電膜
のパターンを示した平面図。第５図は、第４図の■−■切断線に相当する部分で見た
メモリセルの断面図。第６図は、第３図及び第４図に示したメモリセル領域の
上に設けられる最下層の導電膜から第１層目のアルミニ
ウム膜までの各導電膜のパターンを示した平面図、第７図は、第３図及び第４図に示したメモリセル領域の
上に設けられる第１層目のアルミニウム膜から第３層目
のアルミニウム膜までの各導電膜のパターンを示した平
面図である。図中、Ｒ１，Ｒ２・・・抵抗素子、Ｒ３，Ｒ４寄生抵抗
、Ｄｚ　１．Ｄｚ　２・・・ショットキーバリアーダイ
オード、ＣＬ、Ｃ２，Ｃ３・・・容量素子、ＷＬ・・・
ワード線、Ｔｒｉ、Ｔｒ２・・・トランジスタ、Ｋ・・
保持電流線、Ｄ、Ｄ・・・データ線である。第１図第か図時開（ｘＩＣｒ９Ｍつ第２Ｂ図時間（ｘｌＯ−′秒）

Claims

【特許請求の範囲】

１、半導体基板のメモリセル領域にメモリセルのフリッ
プフロップ回路を構成する二つのトランジスタを設けた
半導体記憶装置において、前記メモリセル領域の上に、
第一電極が前記二つのうちの一方のトランジスタのコレ
クタに接続され、第２電極が前記の二つのうちの他方の
トランジスタのコレクタに接続される容量素子を設けた
ことを特徴とする半導体記憶装置。