JPH08129880A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH08129880A JPH08129880A JP6292328A JP29232894A JPH08129880A JP H08129880 A JPH08129880 A JP H08129880A JP 6292328 A JP6292328 A JP 6292328A JP 29232894 A JP29232894 A JP 29232894A JP H08129880 A JPH08129880 A JP H08129880A
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Abstract
(57)【要約】
【目的】 ＤＲＡＭキャパシタに蓄積される電荷量を増
加させ、データ保持時間を長くする。 【構成】 対向電極１３に供給する電位を発生する内部
電源発生回路の抵抗１８の抵抗値をＲ1 、抵抗１９の抵
抗値をＲ2 （Ｒ1 ＞Ｒ2 ）とすることによって、ノード
ｎ3 からＶCC／ｎ（ｎ＝（Ｒ1 ＋Ｒ2 ）／Ｒ2 、ｎ＞
２）の電位を得る。この結果、キャパシタ１１の蓄積電
荷量がＣ・ＶCC／ｎとなる。
加させ、データ保持時間を長くする。 【構成】 対向電極１３に供給する電位を発生する内部
電源発生回路の抵抗１８の抵抗値をＲ1 、抵抗１９の抵
抗値をＲ2 （Ｒ1 ＞Ｒ2 ）とすることによって、ノード
ｎ3 からＶCC／ｎ（ｎ＝（Ｒ1 ＋Ｒ2 ）／Ｒ2 、ｎ＞
２）の電位を得る。この結果、キャパシタ１１の蓄積電
荷量がＣ・ＶCC／ｎとなる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置に関
し、特にＤＲＡＭ（dynamic random access memory) と
称される半導体記憶装置に関する。
し、特にＤＲＡＭ（dynamic random access memory) と
称される半導体記憶装置に関する。
【０００２】
【従来の技術】ＤＲＡＭのメモリセルとして、図２
（ｂ）に示すように、１個のＭＯＳトランジスタ（アク
セストランジスタ）２０と１個のキャパシタ（セルキャ
パシタ）２１とからなるものが知られている。ＭＯＳト
ランジスタ２０のゲートはワード線ＷＬに、ドレインは
ビット線ＢＬに、ソースはキャパシタ２１を構成する一
対の電極２２、２３の一方（以下、「蓄積電極」とい
う）２２に夫々接続されている。図２（ｂ）のＤＲＡＭ
メモリセルは、この蓄積電極２２にデータとして電荷
（“１”の場合は正の電荷、“０”の場合は負の電荷）
を蓄積し、ＭＯＳトランジスタ２０をスイッチとしてデ
ータの書き込み及び読み出しを行うことによってメモリ
として機能する。
（ｂ）に示すように、１個のＭＯＳトランジスタ（アク
セストランジスタ）２０と１個のキャパシタ（セルキャ
パシタ）２１とからなるものが知られている。ＭＯＳト
ランジスタ２０のゲートはワード線ＷＬに、ドレインは
ビット線ＢＬに、ソースはキャパシタ２１を構成する一
対の電極２２、２３の一方（以下、「蓄積電極」とい
う）２２に夫々接続されている。図２（ｂ）のＤＲＡＭ
メモリセルは、この蓄積電極２２にデータとして電荷
（“１”の場合は正の電荷、“０”の場合は負の電荷）
を蓄積し、ＭＯＳトランジスタ２０をスイッチとしてデ
ータの書き込み及び読み出しを行うことによってメモリ
として機能する。
【０００３】また、図２（ｂ）において、蓄積電極２２
と対向し、蓄積電極２２とともにキャパシタ２１を構成
する電極（以下、「対向電極」という）２３には、電源
電圧（ＶCC）を１／２に降圧した電圧（ＶCC／２）が内
部電源発生回路から供給され、参照電位として使用され
ている。このため、データ“１”を書き込んだ場合、蓄
積電極２２の電位がＶCCになるためにキャパシタ２１の
容量をＣとすると、キャパシタ２１に蓄積される電荷量
はＣＶCC／２となる。
と対向し、蓄積電極２２とともにキャパシタ２１を構成
する電極（以下、「対向電極」という）２３には、電源
電圧（ＶCC）を１／２に降圧した電圧（ＶCC／２）が内
部電源発生回路から供給され、参照電位として使用され
ている。このため、データ“１”を書き込んだ場合、蓄
積電極２２の電位がＶCCになるためにキャパシタ２１の
容量をＣとすると、キャパシタ２１に蓄積される電荷量
はＣＶCC／２となる。
【０００４】従来の内部電源発生回路の詳細を図２
（ａ）に示す。図２（ａ）の回路は、ＮＭＯＳトランジ
スタダイオード２４、ＰＭＯＳトランジスタダイオード
２５、ＮＭＯＳトランジスタ２６、ＰＭＯＳトランジス
タ２７及び２つの抵抗２８、２９（夫々抵抗値Ｒ）から
構成されている。ＮＭＯＳトランジスタダイオード２４
のアノードはノードｎ11においてＮＭＯＳトランジスタ
２６のゲート及び抵抗２８と、カソードはＰＭＯＳトラ
ンジスタダイオード２５のカソードと夫々接続されてお
り、ＰＭＯＳトランジスタダイオード２５のアノードは
ノードｎ12においてＰＭＯＳトランジスタ２７のゲート
及び抵抗２９と接続されている。また、ＮＭＯＳトラン
ジスタ２６及びＰＭＯＳトランジスタ２７のソース間に
はノードｎ13が設けられている。このノードｎ13から、
電源電圧（ＶCC）を１／２に降圧した電圧（ＶCC／２）
が供給される。
（ａ）に示す。図２（ａ）の回路は、ＮＭＯＳトランジ
スタダイオード２４、ＰＭＯＳトランジスタダイオード
２５、ＮＭＯＳトランジスタ２６、ＰＭＯＳトランジス
タ２７及び２つの抵抗２８、２９（夫々抵抗値Ｒ）から
構成されている。ＮＭＯＳトランジスタダイオード２４
のアノードはノードｎ11においてＮＭＯＳトランジスタ
２６のゲート及び抵抗２８と、カソードはＰＭＯＳトラ
ンジスタダイオード２５のカソードと夫々接続されてお
り、ＰＭＯＳトランジスタダイオード２５のアノードは
ノードｎ12においてＰＭＯＳトランジスタ２７のゲート
及び抵抗２９と接続されている。また、ＮＭＯＳトラン
ジスタ２６及びＰＭＯＳトランジスタ２７のソース間に
はノードｎ13が設けられている。このノードｎ13から、
電源電圧（ＶCC）を１／２に降圧した電圧（ＶCC／２）
が供給される。
【０００５】
【発明が解決しようとする課題】集積回路（ＩＣ）のパ
ッケージ材料には、微量の放射性元素が含まれており、
この放射性元素から発生したα線がＩＣ基板に入射する
ことがある。これにより、基板内部には電子正孔対が生
成される。ＤＲＡＭメモリセルは３０ｆＦ程度の容量の
キャパシタに電荷を蓄積してデータを記憶しているの
で、α線の入射により生成された電子正孔対のうち移動
度の高い電子が蓄積電極２２に注入されると、“１”デ
ータが“０”データに変化してしまう所謂ソフトエラー
が生じる。
ッケージ材料には、微量の放射性元素が含まれており、
この放射性元素から発生したα線がＩＣ基板に入射する
ことがある。これにより、基板内部には電子正孔対が生
成される。ＤＲＡＭメモリセルは３０ｆＦ程度の容量の
キャパシタに電荷を蓄積してデータを記憶しているの
で、α線の入射により生成された電子正孔対のうち移動
度の高い電子が蓄積電極２２に注入されると、“１”デ
ータが“０”データに変化してしまう所謂ソフトエラー
が生じる。
【０００６】また、３０ｆＦ程度と容量の小さいＤＲＡ
Ｍメモリセルのキャパシタでは、電荷のリークを無視す
ることができない。このため、ＤＲＡＭは一定周期で再
書き込み（リフレッシュ）を行わなければデータを保持
できない。一般的に、ＮＭＯＳトランジスタからなるア
クセストランジスタには基板バイアス（負の電圧）が印
加されているため、“１”データが書き込まれたとき
（蓄積電極に正の電荷を蓄積した場合）蓄積電極から基
板に流れるＰＮジャンクションリーク電流がセルキャパ
シタの電荷リークの経路として支配的になっている。
（“１”を書き込んだままリフレッシュせずに放置して
おくと、読み出したときに“０”として読み出されてし
まう。）従って、リフレッシュせずにデータを保持でき
る時間（データ保持時間）の最大値は、セルキャパシタ
の蓄積電荷量とＰＮジャンクションリーク電流量との兼
ね合いで決まる。セルキャパシタの蓄積電荷量が少ない
場合やＰＮジャンクションリーク電流量が多い場合、デ
ータ保持時間は短くなり、最悪の場合、リフレッシュの
周期を短くする必要が生じる。また、このようなＤＲＡ
Ｍは、プロセス条件の変動に弱く、何らかの要因でジャ
ンクションリーク電流が増加するとデータを保持できな
い不良品が増え、歩留りが低下してしまう。
Ｍメモリセルのキャパシタでは、電荷のリークを無視す
ることができない。このため、ＤＲＡＭは一定周期で再
書き込み（リフレッシュ）を行わなければデータを保持
できない。一般的に、ＮＭＯＳトランジスタからなるア
クセストランジスタには基板バイアス（負の電圧）が印
加されているため、“１”データが書き込まれたとき
（蓄積電極に正の電荷を蓄積した場合）蓄積電極から基
板に流れるＰＮジャンクションリーク電流がセルキャパ
シタの電荷リークの経路として支配的になっている。
（“１”を書き込んだままリフレッシュせずに放置して
おくと、読み出したときに“０”として読み出されてし
まう。）従って、リフレッシュせずにデータを保持でき
る時間（データ保持時間）の最大値は、セルキャパシタ
の蓄積電荷量とＰＮジャンクションリーク電流量との兼
ね合いで決まる。セルキャパシタの蓄積電荷量が少ない
場合やＰＮジャンクションリーク電流量が多い場合、デ
ータ保持時間は短くなり、最悪の場合、リフレッシュの
周期を短くする必要が生じる。また、このようなＤＲＡ
Ｍは、プロセス条件の変動に弱く、何らかの要因でジャ
ンクションリーク電流が増加するとデータを保持できな
い不良品が増え、歩留りが低下してしまう。
【０００７】そこで、本発明は、上記の問題を解決すべ
く、“１”を書き込んだ場合に蓄積される電荷量を増加
させることによって、ソフトエラー耐性を改善し、信頼
性を高めるとともに、データ保持時間の長い半導体記憶
装置を得ることを目的とする。
く、“１”を書き込んだ場合に蓄積される電荷量を増加
させることによって、ソフトエラー耐性を改善し、信頼
性を高めるとともに、データ保持時間の長い半導体記憶
装置を得ることを目的とする。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体記憶装置は、Ｎ型ＭＯＳトランジス
タとコンデンサとからなるメモリセルを有し、前記コン
デンサに電荷を蓄積することによって情報の記憶を行う
半導体記憶装置において、電源電圧を１／ｎ（ｎ＞２）
に降圧する内部電源発生回路を有し、前記コンデンサの
一方の電極には電源電圧が供給され、他方の電極には電
源電圧を１／ｎに降圧した電位が前記内部電源発生回路
から供給されることを特徴とする。
に、本発明の半導体記憶装置は、Ｎ型ＭＯＳトランジス
タとコンデンサとからなるメモリセルを有し、前記コン
デンサに電荷を蓄積することによって情報の記憶を行う
半導体記憶装置において、電源電圧を１／ｎ（ｎ＞２）
に降圧する内部電源発生回路を有し、前記コンデンサの
一方の電極には電源電圧が供給され、他方の電極には電
源電圧を１／ｎに降圧した電位が前記内部電源発生回路
から供給されることを特徴とする。
【０００９】
【作用】コンデンサの一対の電極の一方の電位を従来の
ＶCC／２よりも低い電位ＶCC／ｎ（ｎ＞２）とすること
により、電極間に印加される電圧が大きくなり、“１”
を書き込んだ場合に蓄積電極に蓄積される電荷量が従来
よりも増加する。これにより、ソフトエラー耐性が改善
され、データ保持時間も増加する。
ＶCC／２よりも低い電位ＶCC／ｎ（ｎ＞２）とすること
により、電極間に印加される電圧が大きくなり、“１”
を書き込んだ場合に蓄積電極に蓄積される電荷量が従来
よりも増加する。これにより、ソフトエラー耐性が改善
され、データ保持時間も増加する。
【００１０】
【実施例】以下、本発明を実施例につき図面を参照して
説明する。
説明する。
【００１１】図１（ａ）は本実施例の半導体記憶装置に
おける内部電源発生回路の回路図である。図１（ａ）の
回路は、ＮＭＯＳトランジスタダイオード１４、ＰＭＯ
Ｓトランジスタダイオード１５、ＮＭＯＳトランジスタ
１６、ＰＭＯＳトランジスタ１７及び２つの抵抗１８
（抵抗値Ｒ1 ）、１９（抵抗値Ｒ2 ）から構成されてい
る。ＮＭＯＳトランジスタダイオード１４のアノードは
ノードｎ1 においてＮＭＯＳトランジスタ１６のゲート
及び抵抗１８と、カソードはＰＭＯＳトランジスタダイ
オード１５のカソードと夫々接続されており、ＰＭＯＳ
トランジスタダイオード１５のアノードはノードｎ2 に
おいてＰＭＯＳトランジスタ１７のゲート及び抵抗１９
と接続されている。また、ＮＭＯＳトランジスタ１６及
びＰＭＯＳトランジスタ１７のソース間にはノードｎ3
が設けられている。
おける内部電源発生回路の回路図である。図１（ａ）の
回路は、ＮＭＯＳトランジスタダイオード１４、ＰＭＯ
Ｓトランジスタダイオード１５、ＮＭＯＳトランジスタ
１６、ＰＭＯＳトランジスタ１７及び２つの抵抗１８
（抵抗値Ｒ1 ）、１９（抵抗値Ｒ2 ）から構成されてい
る。ＮＭＯＳトランジスタダイオード１４のアノードは
ノードｎ1 においてＮＭＯＳトランジスタ１６のゲート
及び抵抗１８と、カソードはＰＭＯＳトランジスタダイ
オード１５のカソードと夫々接続されており、ＰＭＯＳ
トランジスタダイオード１５のアノードはノードｎ2 に
おいてＰＭＯＳトランジスタ１７のゲート及び抵抗１９
と接続されている。また、ＮＭＯＳトランジスタ１６及
びＰＭＯＳトランジスタ１７のソース間にはノードｎ3
が設けられている。
【００１２】抵抗１８に与えられた電圧ＶCCは、抵抗１
８、ＮＭＯＳトランジスタ１４、ＰＭＯＳトランジスタ
１５及び抵抗１９により抵抗分圧されるため、ノードｎ
1 での電圧はＲ2 ・ＶCC／（Ｒ1 ＋Ｒ2 ）＋Ｖtn、ノー
ドｎ2 での電圧はＲ2 ・ＶCC／（Ｒ1 ＋Ｒ2 ）−Ｖtpに
なる（ＶtnはＮＭＯＳトランジスタ１４のしきい値電
圧、ＶtpはＰＭＯＳトランジスタ１５のしきい値電圧で
ある）そして、ノードｎ1 はＮＭＯＳトランジスタ１６
のゲートに、ノードｎ2 はＰＭＯＳトランジスタ１７の
ゲートに夫々接続されているため、ノードｎ3 からは、
ＶCC／ｎ（ｎ＝（Ｒ1 ＋Ｒ2 ）／Ｒ2 ）の電位が得られ
る。ここで、Ｒ1 ＞Ｒ2 であるので、ｎ＞２となる。
８、ＮＭＯＳトランジスタ１４、ＰＭＯＳトランジスタ
１５及び抵抗１９により抵抗分圧されるため、ノードｎ
1 での電圧はＲ2 ・ＶCC／（Ｒ1 ＋Ｒ2 ）＋Ｖtn、ノー
ドｎ2 での電圧はＲ2 ・ＶCC／（Ｒ1 ＋Ｒ2 ）−Ｖtpに
なる（ＶtnはＮＭＯＳトランジスタ１４のしきい値電
圧、ＶtpはＰＭＯＳトランジスタ１５のしきい値電圧で
ある）そして、ノードｎ1 はＮＭＯＳトランジスタ１６
のゲートに、ノードｎ2 はＰＭＯＳトランジスタ１７の
ゲートに夫々接続されているため、ノードｎ3 からは、
ＶCC／ｎ（ｎ＝（Ｒ1 ＋Ｒ2 ）／Ｒ2 ）の電位が得られ
る。ここで、Ｒ1 ＞Ｒ2 であるので、ｎ＞２となる。
【００１３】図１（ｂ）は、本実施例のＤＲＡＭメモリ
セルの回路図である。メモリセルは、１個のＭＯＳトラ
ンジスタ（アクセストランジスタ）１０と１個のコンデ
ンサ（セルキャパシタ）１１とから構成されている。Ｍ
ＯＳトランジスタ１０のゲートはワード線ＷＬに、ドレ
インはビット線ＢＬに、ソースはキャパシタ１１の蓄積
電極１２に夫々接続されている。図１（ｂ）のＤＲＡＭ
メモリセルは、この蓄積電極１２にデータとして電荷
（“１”の場合は正の電荷、“０”の場合は負の電荷）
を蓄積し、ＭＯＳトランジスタ１０をスイッチとしてデ
ータの書き込み及び読み出しを行うことによってメモリ
として機能する。
セルの回路図である。メモリセルは、１個のＭＯＳトラ
ンジスタ（アクセストランジスタ）１０と１個のコンデ
ンサ（セルキャパシタ）１１とから構成されている。Ｍ
ＯＳトランジスタ１０のゲートはワード線ＷＬに、ドレ
インはビット線ＢＬに、ソースはキャパシタ１１の蓄積
電極１２に夫々接続されている。図１（ｂ）のＤＲＡＭ
メモリセルは、この蓄積電極１２にデータとして電荷
（“１”の場合は正の電荷、“０”の場合は負の電荷）
を蓄積し、ＭＯＳトランジスタ１０をスイッチとしてデ
ータの書き込み及び読み出しを行うことによってメモリ
として機能する。
【００１４】蓄積電極１２にはビット線ＢＬから電源電
圧ＶCCが供給され、蓄積電極１２と対向し、蓄積電極１
２とともにキャパシタ１１を構成する対向電極１３に
は、電源電圧（ＶCC）が１／ｎ（ｎ＞２）に降圧された
電圧（ＶCC／ｎ）が図１（ａ）に示す内部電源発生回路
から供給され、参照電位としてデータの認識に使用され
る。つまり、蓄積電極１２の電位が対向電極１３よりも
高ければ“１”として、低ければ“０”として認識され
る。このため、データ“１”を書き込んだ場合、蓄積電
極１２の電位がＶCCになるためにキャパシタ１１の容量
をＣとすると、キャパシタ１１に蓄積される電荷量はＣ
・ＶCC／ｎ（ｎ＞２）となる。
圧ＶCCが供給され、蓄積電極１２と対向し、蓄積電極１
２とともにキャパシタ１１を構成する対向電極１３に
は、電源電圧（ＶCC）が１／ｎ（ｎ＞２）に降圧された
電圧（ＶCC／ｎ）が図１（ａ）に示す内部電源発生回路
から供給され、参照電位としてデータの認識に使用され
る。つまり、蓄積電極１２の電位が対向電極１３よりも
高ければ“１”として、低ければ“０”として認識され
る。このため、データ“１”を書き込んだ場合、蓄積電
極１２の電位がＶCCになるためにキャパシタ１１の容量
をＣとすると、キャパシタ１１に蓄積される電荷量はＣ
・ＶCC／ｎ（ｎ＞２）となる。
【００１５】つまり、データ“１”を書き込んだ場合の
蓄積電荷量が、従来のＣ・ＶCC／２よりも多いＣ・ＶCC
／ｎ（ｎ＞２）となり、この結果、ソフトエラー耐性が
改善されるとともに、データ保持時間を増加させること
ができる。
蓄積電荷量が、従来のＣ・ＶCC／２よりも多いＣ・ＶCC
／ｎ（ｎ＞２）となり、この結果、ソフトエラー耐性が
改善されるとともに、データ保持時間を増加させること
ができる。
【００１６】ここで、ｎの値は、大きくすれば大きくす
るほどメモリセルに蓄積される電荷量は大きくなるが、
電極間の誘電体の絶縁耐性を考慮し、デバイス構造から
求められる電極間の限界電圧を超えない値に選択され
る。
るほどメモリセルに蓄積される電荷量は大きくなるが、
電極間の誘電体の絶縁耐性を考慮し、デバイス構造から
求められる電極間の限界電圧を超えない値に選択され
る。
【００１７】
【発明の効果】この発明によって、以上説明したとお
り、ＤＲＡＭコンデンサの対向電極に従来のＶCC／２よ
りも低い電位ＶCC／ｎ（ｎ＞２）を供給することによ
り、“１”を書き込んだときに蓄積電極に蓄積される電
荷量を従来のＣ・ＶCC／２からＣ・ＶCC／ｎ（ｎ＞２）
に増加させることができる。これにより、ソフトエラー
耐性が改善され、信頼性が高められる。また、データ保
持時間を増加させることができるので、リフレッシュの
周期を長くしたり、データを保持できない不良品を減ら
して歩留りを向上させる。
り、ＤＲＡＭコンデンサの対向電極に従来のＶCC／２よ
りも低い電位ＶCC／ｎ（ｎ＞２）を供給することによ
り、“１”を書き込んだときに蓄積電極に蓄積される電
荷量を従来のＣ・ＶCC／２からＣ・ＶCC／ｎ（ｎ＞２）
に増加させることができる。これにより、ソフトエラー
耐性が改善され、信頼性が高められる。また、データ保
持時間を増加させることができるので、リフレッシュの
周期を長くしたり、データを保持できない不良品を減ら
して歩留りを向上させる。
【図１】本発明の実施例に係るＤＲＡＭの要部を示す図
である。
である。
【図２】従来のＤＲＡＭの要部を示す図である。
１４ ＮＭＯＳトランジスタダイオード １５ ＰＭＯＳトランジスタダイオード １６ ＮＭＯＳトランジスタ １７ ＰＭＯＳトランジスタ １８ 抵抗（抵抗値Ｒ1 ） １９ 抵抗（抵抗値Ｒ2 ） ｎ1 、ｎ2 、ｎ3 ノード １０ ＮＭＯＳトランジスタ １１ キャパシタ １２ 蓄積電極 １３ 対向電極
Claims (1)
- 【請求項１】 Ｎ型ＭＯＳトランジスタとコンデンサと
からなるメモリセルを有し、前記コンデンサに電荷を蓄
積することによって情報の記憶を行う半導体記憶装置に
おいて、 電源電圧を１／ｎ（ｎ＞２）に降圧する内部電源発生回
路を有し、前記コンデンサの一方の電極には電源電圧が
供給され、他方の電極には電源電圧を１／ｎに降圧した
電位が前記内部電源発生回路から供給されることを特徴
とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6292328A JPH08129880A (ja) | 1994-11-01 | 1994-11-01 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6292328A JPH08129880A (ja) | 1994-11-01 | 1994-11-01 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08129880A true JPH08129880A (ja) | 1996-05-21 |
Family
ID=17780370
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6292328A Withdrawn JPH08129880A (ja) | 1994-11-01 | 1994-11-01 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08129880A (ja) |
-
1994
- 1994-11-01 JP JP6292328A patent/JPH08129880A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020115 |