CN113990871A - 存储元件、存储元件阵列及存储元件的驱动方法 - Google Patents

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Abstract

本发明涉及一种存储元件、存储元件阵列及存储元件的驱动方法。提供一种包括双PN结的存储元件及其驱动方法，其特征在于，包括：包括至少一个双PN结的半导体层；以及同时与所述半导体层接触的阳极及阴极；所述半导体层与所述阳极的接合为肖特基结，与所述阴极的接合为欧姆结。另外，提供一种包括双PN结和控制栅的无电容器存储元件及其驱动方法，其特征在于，包括：包括至少一个双PN结的半导体层；与所述半导体层相接的控制栅；以及同时与所述半导体层接触的阳极及阴极；所述半导体层与所述阳极的接合为肖特基结，与所述阴极的接合为欧姆结。

Description

存储元件、存储元件阵列及存储元件的驱动方法
技术领域
本发明涉及包括肖特基结的存储元件及其驱动方法，更详细而言，涉及一种包括双PN结的存储元件及其驱动方法，不要求原有DRAM中用于物理存储电子的高纵横比的电容器，具有非常简单的结构。
另外，本发明涉及一种包括双PN结和控制栅的无电容器存储元件及其驱动方法，更详细而言，涉及一种不同于原有1晶体管-1电容器(1T-1C)DRAM，不要求高纵横比的电容器，具有非常简单的结构的包括双PN结和控制栅的无电容器存储元件及其驱动方法。
背景技术
原有的动态随机访问存储器(Dynamic Random Access Memory：DRAM)作为半导体器件中最典型的记忆器件，由用于选择特定存储单元的1个场效应晶体管和存储载流子的1个电容器构成，广泛应用于计算机、家电制品、通信设备等工业设备。随着技术发展，所要求的记忆器件的数据存储容量大幅增加，为了开发高容量的记忆器件，正在持续进行着存储单元的缩小化。为了存储单元的缩小化，必须开发用于在狭窄面积中确保高静电容量的高纵横比(aspect ratio)电容器，但稳定性问题和可靠性问题严重，诱发工艺复杂度和工艺费用增加。即，原有1T-1C DRAM由于必须需要电容器，因而在达成存储单元的缩小化及高集成化方面存在界限。
为了克服基于以往1T-1C结构的DRAM的界限，提出了无需电容器也能够在器件内存储载流子的多样类型的无电容器(Capacitor-less)DRAM器件。
其中，介绍了由P型阳极区、N型基极区、P型基极区、N型阴极区构成的P-N-P-N结构的双端可控硅随机存取存储器(Thyristor Random Access Memory：TRAM)。
所述存储器不将电荷存储于电容器，而是在N型基极及P型基极存储载流子，从而能够作为DRAM单元使用，可以具有易于实现存储元件的缩小化及高集成化的优点。但是，为了TRAM稳定运转，要求充分长度的N型基极区及P型基极区，在器件缩小化方面造成许多制约。另外，在构成TRAM的P型阳极区-N型基极区结、N型基极区-P型基极区结、P型基极区-N型阴极区结分别要求陡峭的掺杂曲线(abrupt doping profile)，存在工艺上的困难。另外，当利用双端无电容器DRAM，例如利用双端TRAM构成存储阵列的情况下，在执行特定存储单元的读/写操作时，会在位于相同位线(Bitline)和字线(Word line)的不同存储单元不可避免地施加“扰动”电压，因而会引起邻接的存储单元中存储的数据受损的致命的可靠性问题。
另外，介绍了一种在PN二极管两端包括肖特基结及欧姆结的可切换的存储二极管。
所述存储器具有包括有源层及无源层的二极管，以及在其两端由肖特基结及欧姆结构成的简单结构，因而可以有效减小工艺复杂性，可以显著减小器件的大小和耗电。但是，存储元件的性能极大地由肖特基势垒高度所左右，因而存在金属电极物质选择极大受极的缺点。另外，即使使用具有最佳功函数的金属物质，在金属-半导体界面处形成的多个缺陷可能会使存储元件无法运行或极大降低运行性能。
因此，依然要求一种在节省DRAM工艺费用的同时，有利于存储元件的缩小化、确保优秀存储特性及可靠性的无电容器存储器结构及其运行方法。
发明内容
本发明要解决的课题是，避免在因半导体接合引起的高电场与肖特基接合时要求特定功函数的金属电极物质的依赖性，从而实际上提供一种高性能、高集成存储元件制作及驱动方法。
另外，本发明要解决的课题是提供一种高集成、高可靠性存储元件及驱动方法，不需要电容器，具备单纯的结构，从而能够实现高集成化，通过应用控制栅，从而在存储操作方面，可以避免邻接器件的“扰动”问题。
为了解决所述课题，本发明提供一种包括双PN结的存储元件，其特征在于，包括：具有至少一个双PN结的半导体层；以及同时与所述半导体层接触的阳极及阴极；所述半导体层与所述阳极的接合为肖特基结，与所述阴极的接合为欧姆结。
在本发明的一个实施例中，所述半导体层为NPN或PNP型半导体层。
在本发明的一个实施例中，所述存储层为NPN型，所述N型半导体层中某一者为低浓度，其余一者为高浓度。
在本发明的一个实施例中，所述低浓度N型存储层与所述阳极相接，所述高浓度N型存储层与所述阴极相接，所述阳极与所述低浓度N型存储层之间的接合为肖特基结，所述高浓度N型存储层与所述阴极之间的接合为欧姆结。
本发明还提供一种包括上述存储元件作为单位器件的存储元件阵列。
本发明还提供一种包括双PN结的存储元件的驱动方法，作为包括双PN结的存储元件的驱动方法，其特征在于，包括：向所述存储元件施加编程电压的步骤；借助于所述编程电压，降低所述双PN结的势垒，使载流子移动到所述半导体层，降低所述半导体层的阻抗的步骤；以及读取所述半导体层的阻抗的步骤；所述包括双PN结的存储元件包括：具有至少一个双PN结的半导体层；以及同时与所述半导体层接触的阳极及阴极；所述半导体层与所述阳极的接合为肖特基结，与所述阴极的接合为欧姆结。
在本发明的一个实施例中，所述存储元件的驱动方法还包括：在降低所述半导体层的阻抗的步骤后，向所述存储元件选择性地施加擦除电压，提高所述半导体层的阻抗的步骤；还包括：在施加所述编程电压后，再次向所述存储元件选择性地施加更新电压，再次降低所述半导体层的阻抗的步骤。
另一方面，为了解决所述课题，本发明提供一种无电容器存储元件，其特征在于，包括：具有至少一个双PN结的半导体层；与所述半导体层相接的控制栅；以及同时与所述半导体层接触的阳极及阴极；所述半导体层与所述阳极的接合为肖特基结，与所述阴极的接合为欧姆结。
在本发明的一个实施例中，所述半导体层为NPN型，所述N型半导体层中某一者为低浓度，其余一者为高浓度，所述低浓度N型半导体层与所述阳极相接，所述高浓度N型半导体层与所述阴极相接。
在本发明的一个实施例中，所述低浓度N型存储层与所述阳极相接，所述高浓度N型存储层与所述阴极相接。
本发明还提供一种包括上述存储元件作为单位器件的存储元件阵列。
本发明还提供一种包括双PN结和控制栅的无电容器存储元件的驱动方法，作为包括双PN结和控制栅的无电容器存储元件的驱动方法，其特征在于，包括：向所述存储元件施加编程电压的步骤；借助于所述编程电压，降低所述双PN结的势垒，使载流子移动到所述半导体层，降低所述半导体层的阻抗的步骤；以及读取所述半导体层的阻抗的步骤；所述包括双PN结和控制栅的无电容器存储元件包括：具有至少一个双PN结的半导体层；以及同时与所述半导体层接触的阳极及阴极；所述半导体层与所述阳极的接合为肖特基结，与所述阴极的接合为欧姆结。
在本发明的一个实施例中，所述半导体层为NPN型，所述N型半导体层中某一者为低浓度，其余一者为高浓度，所述低浓度N型半导体层与所述阳极相接，所述高浓度N型半导体层与所述阴极相接。
在本发明的一个实施例中，所述存储元件的驱动方法还包括：在降低所述半导体层的阻抗的步骤后，选择性地向所述存储元件施加擦除电压，提高所述半导体层的阻抗的步骤，还包括：利用控制栅抑制在能够由存储元件构成的存储单元阵列构成中未选择的单元的操作错误的步骤。
根据本发明的一个实施例，存储元件包括具有双PN结(NPN结及PNP接合)的半导体层，与所述半导体层相接的阳极(Anode)和阴极(Cathode)分别构成肖特基结和欧姆。此时，施加编程电压时，载流子在半导体层积累，半导体层成为低阻抗，这种半导体层的低阻抗在施加擦除电压之前，在半导体层保持既定时间。
当不在阳极电极与P型半导体层之间插入N型半导体层，而是直接形成肖特基结时，存储元件的性能极大地被所述肖特基势垒的高度所左右，因而在金属电极物质选择方面受到极大制约。另外，在金属-半导体界面形成的多个缺陷促进P型半导体层存储的载流子的再结合，会极大降低存储操作性能。
相反，本发明一个实施例的存储元件作为在构成所述肖特基结的P型半导体层与阳极电极之间插入了N型半导体层的结构，P型半导体层存储的载流子受到在NP结形成的势垒的极大影响，所述势垒通过控制N型半导体层包含的杂质的浓度而能够轻松控制。另外，P型半导体层不与金属电极直接接触，而是与N型半导体层构成NP接合，因而存储的载流子不受在金属-半导体界面形成的多个缺陷的影响，可以确保存储元件优秀的操作性能。因此，本发明一个实施例的包括双PN结的存储元件可以容易地克服用于决定肖特基势垒高度所需的电极物质选择限制的局限，可以提高实用可能性，不同于所述记述的发明，可以避免对接合施加高电场而导致器件劣化的问题，可以确保具有稳定性的优秀的操作性能。
另外，根据本发明的一个实施例，存储元件由阳极(Anode)、包括双PN结(NPN结及PNP结)的半导体层、阴极(Cathode)构成，与所述半导体层相接的阳极和阴极分别构成肖特基结和欧姆结，在半导体层上形成控制栅。当施加编程电压时，载流子在半导体层积累，半导体层成为低阻抗，这种半导体层的低阻抗在施加擦除电压之前，在半导体层保持既定时间。
如上所述，本发明的存储元件不要求电容器，不仅是单纯的器件结构，而且容易垂直制造，与以往DRAM相比，可以极大提高存储元件的集成度。另外，不同于对“扰动”电压脆弱的以往双端无电容器DRAM，通过控制栅来控制在半导体层积累的载流子，从而可以保护邻接的存储元件的数据，因而可以提高存储阵列操作的可靠性。
附图说明
图1是本发明一个实施例的存储元件的模式图，图2作为比较例，是未在P型半导体层与阳极之间插入N型半导体层的存储元件的模式图。
图3至6是说明本发明一个实施例的存储元件(NPN+)的操作机制的能量图。
图7至10是说明未将N型半导体层插入到P型与阳极之间的存储元件的操作机制的能量图。
图11是编程后随着时间流逝的一个实施例及比较例的P型半导体层空穴浓度。
图12是包括上述一个实施例的存储元件作为一个单位器件的存储元件阵列的模式图。
图13是本发明一个实施例的存储元件的模式图。
图14至16是说明本发明一个实施例的存储元件的编程操作机制的能量图。
图17是编程前(TST,0)和编程后经过10秒时间(TST,1＝10s)后的一个实施例的存储元件的能带图。
图18至19是说明本发明一个实施例的存储元件的擦除操作机制的能量图。
图20是编程后经过10秒时间(TST,1＝10s)后运行的读取操作的一个实施例存储元件的操作电压、阳极电流。
图21是可以由本发明一个实施例的存储元件构成的存储单元阵列构成的概略图。
图22是显示本发明一个实施例器件的各操作模式(待机、编程、擦除、读取)下所选择的单元和未选择的单元的各操作电压条件(阳极、栅极、阴极电压)的表。
图23至图25显示了本发明一个实施例器件在各操作模式下可能发生的阵列扰动脉冲所致存储特性。
图23是在图22的编程操作中因施加于未选择单元的编程扰动脉冲而导致的一个实施例存储元件的能带图。
图24显示了在图22的擦除操作中因施加于未选择的单元的擦除扰动脉冲反复而导致的一个实施例存储元件内存储的空穴浓度(NP)。
图25是在图22的擦除操作后，10次反复施加读取脉冲而导致的一个实施例存储元件的操作电压、阳极电流。图26是包括上述一个实施例的存储元件作为一个单位器件的存储元件阵列的模式图。
具体实施方式
本发明可以施加多样的变更，可以具有多种形态，在附图中示例性图示特定实施例并在正文中详细说明。但是，这并非要针对特定公开形态来限定本发明，而应理解为包括本发明的思想及技术范围内包含的所有变更、均等物及替代物。在说明各附图的同时，针对类似的构成要素，使用了类似的附图标记。
只要未不同地定义，包含技术性或科学性术语在内，在此使用的所有术语具有与本发明所属技术领域普通技术人员一般理解的内容相同的意义。与一般使用的词典定义的内容相同的术语，应解释为具有与相关技术的文理上所具有的意义一致的意义，只要在本申请中未明白地定义，不得过于地或过度地解释为形式上的意义。
另外，在本说明书中，阳极、阴极、控制栅、N型区域、P型区域、PN结、肖特基结、欧姆结等术语，解释了本发明所属技术领域的普通技术人员理解的水平，其种类也可以多样地变更，这也均属于本发明的范围。另外，半导体层作为包含半导体物质的器件层，不限于水平、竖直等形态，包括至少一个NPN或PNP结的任意所有半导体结构均属于此。另外，控制栅虽然记述为位于半导体层上，但不限于下部或环绕栅极(Gate-all around)等形态，与半导体层相接的所有控制栅结构均属于此。在本发明中，所谓“无电容器”，意味着没有电容器。
本发明为了解决上述问题，组合基于肖特基结的能量势垒与PN或NP结间能量势垒，与单独使用基于肖特基结的能量势垒的比较例的情形相比，避免了金属功函数的依赖性，从而具有提高存储元件的实用可能性的优点。因此，本发明一个实施例的存储元件的半导体层包括诸如NPN或PNP的双PN结，其中之一与阳极形成肖特基结，其余一者形成欧姆结。
另外，本发明为了解决上述问题，由阳极、包括双PN结(NPN结及PNP结)的半导体层、阴极构成，与所述半导体层相接的阳极和阴极分别构成肖特基结和欧姆结，在半导体层上形成控制栅。因此，由于不要求电容器的单纯的器件结构，可以极大提高器件集成度，当利用所述存储元件构成存储阵列时，通过控制栅抑制邻接的存储元件的扰动问题，从而具有可以确保存储阵列操作的可靠性的优点。进一步地，本发明通过抑制控制栅，控制半导体层积累的载流子，可以保护邻接的存储元件的数据，因而可以确保存储阵列操作的可靠性。
下面利用使用NPN型半导体层的本发明一个实施例的存储元件，更详细地说明本发明。
图1为本发明一个实施例的存储元件的模式图，图2为比较例的存储元件的模式图。
如果参照图1及2，本发明一个实施例的存储元件为在包括阳极和PN结的半导体层之间插入另外的N型半导体层而包括NP结的NPN半导体层，阳极与NPN半导体层形成肖特基结，阴极与N型半导体层形成欧姆结。比较例的图2的存储元件为在阳极与P型半导体层间形成肖特基结、N型半导体层与阴极形成欧姆结的结构。
本发明一个实施例的NPN型存储元件具有高浓度N型半导体层与阴极相接、低浓度N型半导体与阳极相接的结构。
当低浓度N型半导体层与阴极相接时，取代欧姆结而构成肖特基结，此时，存在难以为了在半导体层内发生冲击离子化(impact ionization)现象而从阴极供应充足电子的问题。另外，如果高浓度的N型半导体层与阳极相接，则存储擦除操作会困难。即，高浓度N型半导体层与阳极相接时，会形成欧姆结，此时，当向阳极施加负电压时，在电子溢出的同时发生冲击离子化(impact ionization)现象，会诱发载流子积累。
图2所示比较例的最大问题是存储元件阻抗状态的保持(retention)性能极大地被肖特基势垒的高度所左右。
在图2结构的存储元件中，基于肖特基势垒能量
Figure BDA0003174968500000081
的保持时间(Tret)差异如下。
Figure BDA0003174968500000082
如果参照所述结果可知，根据0.15eV差异，保持时间出现近乎100倍差异。这意味着，为了存储元件的稳定运用，肖特基结的能量势垒需精密控制，这最终导致阳极电极物质选择受限。另外，即使存在保有最佳功函数的金属物质，由于在制作器件时，在阳极金属电极与P型半导体层界面形成的多个缺陷，会导致存储元件无法操作或性能极大下降。
图3至6是说明本发明一个实施例的存储元件(NPN+)的操作机制的能带图。其中，肖特基势垒高度设置为0.815eV。
图3是阳极电压施加0V(平衡状态)时的能带图。PN+结的能量势垒形成得高，成为表现出低电流的高阻抗状态(HRS：High Resistance State)。在比较例中，在肖特基结形成的能量势垒决定于阳极的功函数，相反，本发明一个实施例的包括2个PN结的存储元件通过调节接触阳极的N型半导体层的掺杂浓度，可以调节NP结的能量势垒高度。另外，NP结保有比金属接触界面低的缺陷浓度，因而所制作的存储元件容易确保优秀的保持时间性能。
图4是阳极电压施加2.4 V(编程操作的触发电压)时的能带图。随着施加阳极电压，肖特基结及PN+结的能量势垒降低。然后，高浓度的N型半导体层(N+)的电子越过P型半导体层流入阳极。
图5是阳极电压在脉冲期间保持2.4V(编程操作的触发电压)时的能带。如果参照图5，由于NP结的高电场引起的冲击离子化效应产生电子、空穴，此时生成的电子在N型区域积累并保持既定时间，生成的空穴在P型区域积累，减小势垒。此时，由于降低的势垒，体现电子可以轻松移动的低阻抗状态(LRS：Low Resistance State)。
图6是阳极电压从2.4V(编程操作的触发电压)减小到0V时的能带图。虽然阳极电压降低，但空穴在P型半导体层积累，保持低能量势垒。此时，本发明为插入了N型半导体层的结构，编程后积累更多空穴，表现出更低的电子能量势垒，保持时间(retention time)为600ms。在本结构中，表现出与比较例相同的肖特基势垒高度(0.815eV)，但由于NP结的能量势垒，可以提高存储的空穴保持的时间。
图7至10是说明未将N型半导体层插入到P型与阳极之间的存储元件的操作机制的能量图。其中，肖特基势垒高度设置为与本发明一个实施例的情形相同的0.815eV。
如果参照图7至10，如果为了编程操作而向阳极施加电压(1.8V)，则PN+的能量势垒降低，高浓度N型半导体层(N+)的电子越过P型半导体层流入阳极。
图9是阳极电压在脉冲期间保持1.8V(编程操作的触发电压)时的能带图。随着施加阳极电压，电子更多地流入，阳极与P型半导体层的高电场通过冲击离子化而产生电子、空穴。
图10是阳极电压从1.8V(编程操作的触发电压)减小到0V时的能带图。虽然阳极电压下降，但空穴在P型半导体层积累，保持低能量势垒。比较例的存储元件表现出3ms水平的保持时间。
图11是编程操作后随着时间流逝的一个实施例及比较例中在P型半导体层积累的空穴浓度。
如果参照图11，随着比较例的肖特基结的能量势垒高度
Figure BDA0003174968500000091
从0.966eV减小到0.815eV，编程后积累相对较小浓度的空穴，数据保持时间(Tret)从300ms减小到3ms水平。
但是，就插入N型半导体层的一个实施例的情形而言，可知尽管肖特基势垒高度较低，为0.815eV，但编程操作后，积累比比较例更多的空穴，保持时间(Tret)极大提高，为600ms水平。
图12是包括上述一个实施例的存储元件作为一个单位器件的存储元件阵列的模式图。如果参照图12，可以实现将上述一个实施例的存储元件构成一个单位器件的存储元件阵列，这均属于本发明的范围。
另外，本发明提供一种包括双PN结的存储元件的驱动方法。所述驱动方法包括：选择性地向包括至少一个以上双PN结的存储元件施加编程电压的步骤；借助于所述编程电压，降低所述半导体层的势垒，使载流子移动到所述半导体层，降低所述半导体层的阻抗的步骤；选择性地向所述存储元件施加擦除电压的步骤；借助于所述擦除电压擦除所述半导体层的载流子，从而使所述半导体层的阻抗回归初始水平的步骤；以及读取所述半导体层的阻抗的步骤。
即，本发明可以向包括肖特基结的存储元件施加编程电压，使所述半导体层的阻抗值从高阻抗变为低阻抗，施加擦除电压，使所述半导体层的阻抗值从低阻抗变为高阻抗，从而执行数据写入操作。另外，编程操作后，所述半导体层的低阻抗值保持既定时间，在保持时间(Retention time)以内，可以选择性地施加用于编程操作的触发电压以下的电压(更新电压)，持续保持所述半导体层的阻抗值，可以施加读取电压，确认所述半导体层的低阻抗状态。即，可以确认所述存储元件的数据。
以上的存储元件驱动方法即使不使用另外的复杂的电容器等结构，也可以有效执行数据写入、擦除、读取、保持。
下面通过使用NPN型半导体层和控制栅的本发明一个实施例的存储元件来更详细说明本发明。
图13是本发明一个实施例的存储元件的模式图。
如果参照图13，本发明一个实施例的存储元件由阳极、NPN半导体层、阴极、控制栅构成，与所述半导体层相接的阳极和阴极分别构成肖特基结和欧姆结，在P型半导体层上形成控制栅。另外，在P型半导体层与控制栅之间可以配置有绝缘膜。
本发明一个实施例的NPN型存储元件具有高浓度N型半导体层与阴极相接、低浓度N型半导体与阳极相接的结构。
高浓度N型半导体层与阴极构成欧姆结，从而通过阴极供应充分的电子源，由此导致的冲击离子化(impact ionization)可以生成存储操作所需的充分的存储载流子。
低浓度N型半导体层与阳极构成肖特基结，从而可以通过调节掺杂浓度，调节P型半导体层存储的存储空穴的能量势垒高度和存储操作电流，进一步地，可以通过控制栅极，与掺杂浓度一同有效控制实质性的器件操作特性。
图14至16是说明本发明一个实施例的存储元件的编程操作机制的能量图。
图14是施加编程后可保持低阻抗状态(LRS：Low Resistance State)的待机状态阳极-阴极电压(VAC,ST,1.3V)时的编程前能带图。编程前，存储元件形成PN+结的高能量势垒，成为表现出低电流的高阻抗状态(HRS：High Resistance State)。
图15是阴极电压施加-1.0V(编程操作的触发阴极电压)时的能带图。随着施加-1.0V阴极电压，2.3V的阳极-阴极电压(VAC,P)和1.0V的栅极-阴极电压(VGC,P)应用于存储元件。随着施加负的阴极电压，肖特基结及PN+结的能量势垒降低。然后，高浓度N型半导体层(N+)的电子越过P型半导体层流入阳极。流入的电子与NP结的高电场相遇，因冲击离子化效应而产生电子、空穴，此时生成的空穴在P型区域积累，减小PN+结的能量势垒。此时，由于降低的势垒，体现电子可轻松移动的低阻抗状态(LRS：Low Resistance State)。
图16是阴极电压从-1.0V(编程操作所需的触发阴极电压)返回初始0.0V时的能带图。阳极-阴极电压(VAC)与栅极-阴极电压(VGC)分别下降到1.3V和0.0V，但生成的空穴在P型半导体层积累，保持低PN+能量势垒。
图17是编程前(TST,0)和编程后经过10秒时间(TST,1＝10s)后的一个实施例的存储元件的能带图。由于对所述存储元件施加了能够保持低阻抗状态(LRS：Low ResistanceState)的待机状态阳极-阴极电压(VAC,ST,1.3V)，因而经编程的器件即使在经过10秒时间后，也可以保持低阻抗状态(LRS：Low Resistance State)。
图18至19是说明本发明一个实施例的存储元件的擦除操作机制的能量图。
图18是为了擦除所述图16的P型半导体层存储的空穴而施加1.0V(擦除操作所需的栅极电压)时的能带图。随着施加1.0V栅极电压，1.0V的栅极-阴极电压(VGC,E)应用于存储元件。本实施例的存储元件随着施加正的栅极电压，P型半导体层存储的空穴被耗尽。
图19是栅极电压从1.0V(擦除操作所需的栅极电压)返回初始0.0V时的能带图。由于P型半导体层被擦除的空穴，PN+结能量势垒成为高状态，存储状态回归编程前的高阻抗状态(HRS：High Resistance State)。
图20是编程后经过10秒时间(TST,1＝10s)后运行的读取操作的一个实施例存储元件的操作电压、阳极电流。为了准确地感知各存储状态，阴极电压与栅极电压分别减小为-1.0V、-0.8V。由此，2.3V的阳极-阴极电压(VAC,R)与0.2V的栅极-阴极电压(VGC,R)应用于存储元件。编程后保持的低阻抗状态(LRS：Low Resistance State)通过所述读取电压脉冲，即使在经过10秒后也可以感知为高电流水平。
图21是可以由本发明一个实施例的存储元件构成的存储单元阵列构成的概略图。如果针对在存储操作中未选择的器件应用栅极-阴极电压(VGC)，则可以防止不希望的操作错误。在所述阵列构成中，为了有效调整栅极-阴极电压(VGC)，栅极及阴极电极分别设置为字线(WL)和位线(BL)，阳极电极为了能够保持低阻抗状态(LRS：Low Resistance State)的待机状态阳极-阴极电压(VAC,ST)而固定为1.3V。
图22是显示本发明一个实施例器件的各操作模式(待机、编程、擦除、读取)下所选择的单元和未选择的单元的各操作电压条件(阳极、栅极、阴极电压)的表。为了在待机状态下保持稳定的阻抗状态，待机状态的栅极电压(VG)、阴极电压(VC)均设置为0.0V。
图23至图25显示了本发明一个实施例器件在各操作模式下可能发生的阵列扰动脉冲所致存储特性。
图23是在图22编程操作中因施加于未选择的单元的编程扰动脉冲而导致的一个实施例存储元件的能带图。对与选择的位线(BL)和未选择的字线(WL)相应的存储元件应用2.3V编程阳极-阴极电压(VAC,P)和0.0V栅极-阴极电压(VGC)。当未选择的存储元件的栅极-阴极电压(VGC)保持在0.0V以下时，编程扰动脉冲前后的能带没有变化，因而可以防止编程扰动导致的错误。
图24显示了在图22的擦除操作中因施加于未选择的单元的擦除扰动脉冲反复而导致的一个实施例存储元件内存储的空穴浓度(NP)。对选择的字线(WL)和未选择的位线(BL)应用0.3V的阳极-阴极电压(VAC)和0.0V的栅极-阴极电压(VGC)。栅极-阴极电压(VGC)保持在0.0 V以下，因而即使所述擦除扰动脉冲反复，已编程的单元的存储空穴浓度也不变，可以防止擦除扰动导致的错误。
图25是在图22的擦除操作后，10次反复施加读取脉冲导致的一个实施例存储元件的操作电压、阳极电流。2.3V的阳极-阴极电压(VAC,R)与0.2V的栅极-阴极电压(VGC,R)的读取脉冲即使反复施加于已擦除的存储元件，读取电流水平也没有变化，因而已擦除的存储器的高阻抗状态(HRS：High Resistance State)可以保持稳定，防止读取操作导致的编程错误。
图26是包括上述一个实施例的存储元件作为一个单位器件的存储元件阵列的模式图。如果参照图26，可以实现将上述一个实施例的存储元件作为一个单位器件构成的存储元件阵列，这均属于本发明的范围。
另外，本发明提供一种包括双PN结和控制栅的存储元件的驱动方法。所述驱动方法包括：选择性地向包括至少一个以上双PN结的存储元件施加编程电压的步骤；借助于所述编程电压，降低所述半导体层的势垒，使载流子移动到所述半导体层，降低所述半导体层的阻抗的步骤；选择性地向所述存储元件施加擦除电压的步骤；借助于所述擦除电压来擦除所述半导体层的载流子，从而使所述半导体层的阻抗回归初始水平的步骤；以及读取所述半导体层的阻抗的步骤。
即，本发明可以向包括双PN结和控制栅的存储元件施加编程电压，使所述半导体层的阻抗值从高阻抗变为低阻抗，施加擦除电压，使所述半导体层的阻抗值从低阻抗变为高阻抗，从而执行数据写入操作。另外，编程操作后，所述半导体层的低阻抗值应用编程后能够保持低阻抗状态(LRS：Low Resistance State)的待机状态阳极-阴极电压(VAC,ST,1.3V)，从而可以稳定地保持，可以施加读取电压，确认所述半导体层的低阻抗状态。即，可以确认所述存储元件的数据。
以上的存储元件驱动方法即使不使用另外的复杂的电容器等结构，也可以有效执行数据写入、擦除、读取、保持。

Claims (17)

1.一种包括双PN结的存储元件，其特征在于，包括：
具有至少一个双PN结的半导体层；以及
同时与所述半导体层接触的阳极及阴极；
所述半导体层与所述阳极的接合为肖特基结，与所述阴极的接合为欧姆结。
2.根据权利要求1所述的包括双PN结的存储元件，其特征在于，
所述半导体层为NPN或PNP型半导体层。
3.根据权利要求2所述的包括双PN结的存储元件，其特征在于，
所述存储层为NPN型，所述N型半导体层中某一者为低浓度，其余一者为高浓度。
4.根据权利要求3所述的包括双PN结的存储元件，其特征在于，
所述低浓度N型存储层与所述阳极相接，所述高浓度N型存储层与所述阴极相接。
5.根据权利要求4所述的包括双PN结的存储元件，其特征在于，
所述阳极与所述低浓度N型存储层之间的接合为肖特基结，所述高浓度N型存储层与所述阴极之间的接合为欧姆结。
6.一种包括权利要求1至5中任一项的存储元件作为单位器件的存储元件阵列。
7.一种包括双PN结的存储元件的驱动方法，作为包括双PN结的存储元件的驱动方法，其特征在于，包括：
向所述存储元件施加编程电压的步骤；
借助于所述编程电压，降低所述双PN结的势垒，使载流子移动到半导体层，降低所述半导体层的阻抗的步骤；以及
读取所述半导体层的阻抗的步骤；
所述包括双PN结的存储元件包括：
具有至少一个双PN结的半导体层；以及
同时与所述半导体层接触的阳极及阴极；
所述半导体层与所述阳极的接合为肖特基结，与所述阴极的接合为欧姆结。
8.根据权利要求7所述的包括双PN结的存储元件的驱动方法，其特征在于，
所述存储元件的驱动方法还包括：在降低所述半导体层的阻抗的步骤后，向所述存储元件选择性地施加擦除电压，提高所述半导体层的阻抗的步骤。
9.根据权利要求8所述的包括双PN结的存储元件的驱动方法，其特征在于，
还包括：在施加所述编程电压后，再次向所述存储元件选择性地施加更新电压，再次降低所述半导体层的阻抗的步骤。
10.一种包括双PN结和控制栅的无电容器存储元件，其特征在于，包括：
具有至少一个双PN结的半导体层；
与所述半导体层相接的控制栅；以及
同时与所述半导体层接触的阳极及阴极；
所述半导体层与所述阳极的接合为肖特基结，与所述阴极的接合为欧姆结。
11.根据权利要求10所述的包括双PN结和控制栅的无电容器存储元件，其特征在于，
所述半导体层为NPN型，所述N型半导体层中某一者为低浓度，其余一者为高浓度，
低浓度的所述N型半导体层与所述阳极相接，高浓度的所述N型半导体层与所述阴极相接。
12.根据权利要求11所述的包括双PN结和控制栅的无电容器存储元件，其特征在于，
低浓度的所述N型存储层与所述阳极相接，高浓度的所述N型存储层与所述阴极相接。
13.一种包括权利要求10至12中任一项的存储元件作为单位器件的存储元件阵列。
14.一种包括双PN结和控制栅的无电容器存储元件的驱动方法，作为包括双PN结和控制栅的无电容器存储元件的驱动方法，其特征在于，包括：
向所述存储元件施加编程电压的步骤；
借助于所述编程电压，降低所述双PN结的势垒，使载流子移动到半导体层，降低所述半导体层的阻抗的步骤；以及
读取所述半导体层的阻抗的步骤；
所述包括双PN结和控制栅的无电容器存储元件包括：
具有至少一个双PN结的半导体层；以及
同时与所述半导体层接触的阳极及阴极；
所述半导体层与所述阳极的接合为肖特基结，与所述阴极的接合为欧姆结。
15.根据权利要求14所述的包括双PN结和控制栅的无电容器存储元件的驱动方法，其特征在于，
所述半导体层为NPN型，所述N型半导体层中某一者为低浓度，其余一者为高浓度，
所述低浓度N型半导体层与所述阳极相接，所述高浓度N型半导体层与所述阴极相接。
16.根据权利要求15所述的包括双PN结和控制栅的无电容器存储元件的驱动方法，其特征在于，
所述存储元件的驱动方法还包括：在降低所述半导体层的阻抗的步骤后，选择性地向所述存储元件施加擦除电压，提高所述半导体层的阻抗的步骤。
17.根据权利要求15所述的包括双PN结和控制栅的无电容器存储元件的驱动方法，其特征在于，
还包括：利用控制栅抑制在能够由存储元件构成的存储单元阵列构成中未选择的单元的操作错误的步骤。
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