TW202205531A - 包括雙pn結的記憶元件及其驅動方法，以及包括雙pn結和控制柵的無電容器記憶元件及其驅動方法 - Google Patents

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Abstract

提供一種包括雙PN結的記憶元件及其驅動方法，其特徵在於，包括：包括至少一個雙PN結的半導體層；以及同時與所述半導體層接觸的陽極及陰極；所述半導體層與所述陽極的接合為肖特基結，與所述陰極的接合為歐姆結。 另外，提供一種包括雙PN結和控制柵的無電容器記憶元件及其驅動方法，其特徵在於，包括：包括至少一個雙PN結的半導體層；與所述半導體層相接的控制柵；以及同時與所述半導體層接觸的陽極及陰極；所述半導體層與所述陽極的接合為肖特基結，與所述陰極的接合為歐姆結。

Description

包括雙PN結的記憶元件及其驅動方法，以及包括雙PN結和控制柵的無電容器記憶元件及其驅動方法
本發明涉及包括肖特基結的記憶元件及其驅動方法，更詳細而言，涉及一種包括雙PN結的記憶元件及其驅動方法，不要求原有DRAM中用於物理存儲電子的高縱橫比的電容器，具有非常簡單的結構。
另外，本發明涉及一種包括雙PN結和控制柵的無電容器記憶元件及其驅動方法，更詳細而言，涉及一種不同於原有1電晶體-1電容器（1T-1C）DRAM，不要求高縱橫比的電容器，具有非常簡單的結構的包括雙PN結和控制柵的無電容器記憶元件及其驅動方法。
原有的動態隨機訪問記憶體（Dynamic Random Access Memory：DRAM）作為半導體器件中最典型的記憶器件，由用於選擇特定存儲單元的1個場效應電晶體和存儲載流子的1個電容器構成，廣泛應用於電腦、家電製品、通信設備等工業設備。隨著技術發展，所要求的記憶器件的資料存儲容量大幅增加，為了開發高容量的記憶器件，正在持續進行著存儲單元的縮小化。為了存儲單元的縮小化，必須開發用於在狹窄面積中確保高靜電容量的高縱橫比（aspect ratio）電容器，但穩定性問題和可靠性問題嚴重，誘發工藝複雜度和工藝費用增加。即，原有1T-1C DRAM由於必須需要電容器，因而在達成存儲單元的縮小化及高集成化方面存在界限。
為了克服基於以往1T-1C結構的DRAM的界限，提出了無需電容器也能夠在器件內存儲載流子的多樣類型的無電容器（Capacitor-less）DRAM器件。
其中，介紹了由P型陽極區、N型基極區、P型基極區、N型陰極區構成的P-N-P-N結構的雙端可控矽隨機存取記憶體（Thyristor Random Access Memory：TRAM）。
所述記憶體不將電荷存儲於電容器，而是在N型基極及P型基極存儲載流子，從而能夠作為DRAM單元使用，可以具有易於實現記憶元件的縮小化及高集成化的優點。但是，為了TRAM穩定運轉，要求充分長度的N型基極區及P型基極區，在器件縮小化方面造成許多制約。另外，在構成TRAM的P型陽極區-N型基極區結、N型基極區-P型基極區結、P型基極區-N型陰極區結分別要求陡峭的摻雜曲線（abrupt doping profile），存在工藝上的困難。另外，當利用雙端無電容器DRAM，例如利用雙端TRAM構成存儲陣列的情況下，在執行特定存儲單元的讀/寫操作時，會在位於相同位線（Bitline）和字線（Word line）的不同存儲單元不可避免地施加“擾動”電壓，因而會引起鄰接的存儲單元中存儲的資料受損的致命的可靠性問題。
另外，介紹了一種在PN二極體兩端包括肖特基結及歐姆結的可切換的存儲二極體。
所述存儲器具有包括有源層及無源層的二極體，以及在其兩端由肖特基結及歐姆結構成的簡單結構，因而可以有效減小工藝複雜性，可以顯著減小器件的大小和耗電。但是，記憶元件的性能極大地由肖特基勢壘高度所左右，因而存在金屬電極物質選擇極大受極的缺點。另外，即使使用具有最佳功函數的金屬物質，在金屬-半導體介面處形成的多個缺陷可能會使記憶元件無法運行或極大降低運行性能。
因此，依然要求一種在節省DRAM工藝費用的同時，有利於記憶元件的縮小化、確保優秀存儲特性及可靠性的無電容器記憶體結構及其運行方法。
本發明要解決的課題是，避免在因半導體接合引起的高電場與肖特基接合時要求特定功函數的金屬電極物質的依賴性，從而實際上提供一種高性能、高集成記憶元件製作及驅動方法。
另外，本發明要解決的課題是提供一種高集成、高可靠性記憶元件及驅動方法，不需要電容器，具備單純的結構，從而能夠實現高集成化，通過應用控制柵，從而在存儲操作方面，可以避免鄰接器件的“擾動”問題。
為了解決所述課題，本發明提供一種包括雙PN結的記憶元件，其特徵在於，包括：具有至少一個雙PN結的半導體層；以及同時與所述半導體層接觸的陽極及陰極；所述半導體層與所述陽極的接合為肖特基結，與所述陰極的接合為歐姆結。
在本發明的一個實施例中，所述半導體層為NPN或PNP型半導體層。
在本發明的一個實施例中，所述存儲層為NPN型，所述N型半導體層中某一者為低濃度，其餘一者為高濃度。
在本發明的一個實施例中，所述低濃度N型存儲層與所述陽極相接，所述高濃度N型存儲層與所述陰極相接，所述陽極與所述低濃度N型存儲層之間的接合為肖特基結，所述高濃度N型存儲層與所述陰極之間的接合為歐姆結。
本發明還提供一種包括上述記憶元件作為單位器件的記憶元件陣列。
本發明還提供一種包括雙PN結的記憶元件的驅動方法，作為包括雙PN結的記憶元件的驅動方法，其特徵在於，包括：向所述記憶元件施加程式設計電壓的步驟；借助於所述程式設計電壓，降低所述雙PN結的勢壘，使載流子移動到所述半導體層，降低所述半導體層的阻抗的步驟；以及讀取所述半導體層的阻抗的步驟；所述包括雙PN結的記憶元件包括：具有至少一個雙PN結的半導體層；以及同時與所述半導體層接觸的陽極及陰極；所述半導體層與所述陽極的接合為肖特基結，與所述陰極的接合為歐姆結。
在本發明的一個實施例中，所述記憶元件的驅動方法還包括：在降低所述半導體層的阻抗的步驟後，向所述記憶元件選擇性地施加擦除電壓，提高所述半導體層的阻抗的步驟；還包括：在施加所述程式設計電壓後，再次向所述記憶元件選擇性地施加更新電壓，再次降低所述半導體層的阻抗的步驟。
另一方面，為了解決所述課題，本發明提供一種無電容器記憶元件，其特徵在於，包括：具有至少一個雙PN結的半導體層；與所述半導體層相接的控制柵；以及同時與所述半導體層接觸的陽極及陰極；所述半導體層與所述陽極的接合為肖特基結，與所述陰極的接合為歐姆結。
在本發明的一個實施例中，所述半導體層為NPN型，所述N型半導體層中某一者為低濃度，其餘一者為高濃度，所述低濃度N型半導體層與所述陽極相接，所述高濃度N型半導體層與所述陰極相接。
在本發明的一個實施例中，所述低濃度N型存儲層與所述陽極相接，所述高濃度N型存儲層與所述陰極相接。
本發明還提供一種包括上述記憶元件作為單位器件的記憶元件陣列。
本發明還提供一種包括雙PN結和控制柵的無電容器記憶元件的驅動方法，作為包括雙PN結和控制柵的無電容器記憶元件的驅動方法，其特徵在於，包括：向所述記憶元件施加程式設計電壓的步驟；借助於所述程式設計電壓，降低所述雙PN結的勢壘，使載流子移動到所述半導體層，降低所述半導體層的阻抗的步驟；以及讀取所述半導體層的阻抗的步驟；所述包括雙PN結和控制柵的無電容器記憶元件包括：具有至少一個雙PN結的半導體層；以及同時與所述半導體層接觸的陽極及陰極；所述半導體層與所述陽極的接合為肖特基結，與所述陰極的接合為歐姆結。
在本發明的一個實施例中，所述半導體層為NPN型，所述N型半導體層中某一者為低濃度，其餘一者為高濃度，所述低濃度N型半導體層與所述陽極相接，所述高濃度N型半導體層與所述陰極相接。
在本發明的一個實施例中，所述記憶元件的驅動方法還包括：在降低所述半導體層的阻抗的步驟後，選擇性地向所述記憶元件施加擦除電壓，提高所述半導體層的阻抗的步驟，還包括：利用控制柵抑制在能夠由記憶元件構成的存儲單元陣列構成中未選擇的單元的操作錯誤的步驟。
根據本發明的一個實施例，記憶元件包括具有雙PN結（NPN結及PNP接合）的半導體層，與所述半導體層相接的陽極（Anode）和陰極（Cathode）分別構成肖特基結和歐姆。此時，施加程式設計電壓時，載流子在半導體層積累，半導體層成為低阻抗，這種半導體層的低阻抗在施加擦除電壓之前，在半導體層保持既定時間。
當不在陽極電極與P型半導體層之間插入N型半導體層，而是直接形成肖特基結時，記憶元件的性能極大地被所述肖特基勢壘的高度所左右，因而在金屬電極物質選擇方面受到極大制約。另外，在金屬-半導體介面形成的多個缺陷促進P型半導體層存儲的載流子的再結合，會極大降低存儲操作性能。
相反，本發明一個實施例的記憶元件作為在構成所述肖特基結的P型半導體層與陽極電極之間插入了N型半導體層的結構，P型半導體層存儲的載流子受到在NP結形成的勢壘的極大影響，所述勢壘通過控制N型半導體層包含的雜質的濃度而能夠輕鬆控制。另外，P型半導體層不與金屬電極直接接觸，而是與N型半導體層構成NP接合，因而存儲的載流子不受在金屬-半導體介面形成的多個缺陷的影響，可以確保記憶元件優秀的操作性能。因此，本發明一個實施例的包括雙PN結的記憶元件可以容易地克服用於決定肖特基勢壘高度所需的電極物質選擇限制的局限，可以提高實用可能性，不同於所述記述的發明，可以避免對接合施加高電場而導致器件劣化的問題，可以確保具有穩定性的優秀的操作性能。
另外，根據本發明的一個實施例，記憶元件由陽極（Anode）、包括雙PN結（NPN結及PNP結）的半導體層、陰極（Cathode）構成，與所述半導體層相接的陽極和陰極分別構成肖特基結和歐姆結，在半導體層上形成控制柵。當施加程式設計電壓時，載流子在半導體層積累，半導體層成為低阻抗，這種半導體層的低阻抗在施加擦除電壓之前，在半導體層保持既定時間。
如上所述，本發明的記憶元件不要求電容器，不僅是單純的器件結構，而且容易垂直製造，與以往DRAM相比，可以極大提高記憶元件的集成度。另外，不同於對“擾動”電壓脆弱的以往雙端無電容器DRAM，通過控制柵來控制在半導體層積累的載流子，從而可以保護鄰接的記憶元件的資料，因而可以提高存儲陣列操作的可靠性。
本發明可以施加多樣的變更，可以具有多種形態，在附圖中示例性圖示特定實施例並在正文中詳細說明。但是，這並非要針對特定公開形態來限定本發明，而應理解為包括本發明的思想及技術範圍內包含的所有變更、均等物及替代物。在說明各附圖的同時，針對類似的構成要素，使用了類似的附圖標記。
只要未不同地定義，包含技術性或科學性術語在內，在此使用的所有術語具有與本發明所屬技術領域普通技術人員一般理解的內容相同的意義。與一般使用的詞典定義的內容相同的術語，應解釋為具有與相關技術的文理上所具有的意義一致的意義，只要在本申請中未明白地定義，不得過於地或過度地解釋為形式上的意義。
另外，在本說明書中，陽極、陰極、控制柵、N型區域、P型區域、PN結、肖特基結、歐姆結等術語，解釋了本發明所屬技術領域的普通技術人員理解的水準，其種類也可以多樣地變更，這也均屬於本發明的範圍。另外，半導體層作為包含半導體物質的器件層，不限於水準、豎直等形態，包括至少一個NPN或PNP結的任意所有半導體結構均屬於此。另外，控制柵雖然記述為位於半導體層上，但不限於下部或環繞柵極（Gate-all around）等形態，與半導體層相接的所有控制柵結構均屬於此。在本發明中，所謂“無電容器”，意味著沒有電容器。
本發明為了解決上述問題，組合基於肖特基結的能量勢壘與PN或NP結間能量勢壘，與單獨使用基於肖特基結的能量勢壘的比較例的情形相比，避免了金屬功函數的依賴性，從而具有提高記憶元件的實用可能性的優點。因此，本發明一個實施例的記憶元件的半導體層包括諸如NPN或PNP的雙PN結，其中之一與陽極形成肖特基結，其餘一者形成歐姆結。
另外，本發明為了解決上述問題，由陽極、包括雙PN結（NPN結及PNP結）的半導體層、陰極構成，與所述半導體層相接的陽極和陰極分別構成肖特基結和歐姆結，在半導體層上形成控制柵。因此，由於不要求電容器的單純的器件結構，可以極大提高器件集成度，當利用所述記憶元件構成存儲陣列時，通過控制柵抑制鄰接的記憶元件的擾動問題，從而具有可以確保存儲陣列操作的可靠性的優點。進一步地，本發明通過抑制控制柵，控制半導體層積累的載流子，可以保護鄰接的記憶元件的資料，因而可以確保存儲陣列操作的可靠性。
下面利用使用NPN型半導體層的本發明一個實施例的記憶元件，更詳細地說明本發明。
圖1為本發明一個實施例的記憶元件的模式圖，圖2為比較例的記憶元件的模式圖。
如果參照圖1及2，本發明一個實施例的記憶元件為在包括陽極和PN結的半導體層之間插入另外的N型半導體層而包括NP結的NPN半導體層，陽極與NPN半導體層形成肖特基結，陰極與N型半導體層形成歐姆結。比較例的圖2的記憶元件為在陽極與P型半導體層間形成肖特基結、N型半導體層與陰極形成歐姆結的結構。
本發明一個實施例的NPN型記憶元件具有高濃度N型半導體層與陰極相接、低濃度N型半導體與陽極相接的結構。
當低濃度N型半導體層與陰極相接時，取代歐姆結而構成肖特基結，此時，存在難以為了在半導體層內發生衝擊離子化（impact ionization）現象而從陰極供應充足電子的問題。另外，如果高濃度的N型半導體層與陽極相接，則存儲擦除操作會困難。即，高濃度N型半導體層與陽極相接時，會形成歐姆結，此時，當向陽極施加負電壓時，在電子溢出的同時發生衝擊離子化（impact ionization）現象，會誘發載流子積累。
圖2所示比較例的最大問題是記憶元件阻抗狀態的保持（retention）性能極大地被肖特基勢壘的高度所左右。
在圖2結構的記憶元件中，基於肖特基勢壘能量（Barrier Potential:φBp ）的保持時間（Tret ）差異如下。 φBp = 0.966 eV → Tret = 300 ms, φBp = 0.815 eV → Tret = 3 ms
如果參照所述結果可知，根據0.15 eV差異，保持時間出現近乎100倍差異。這意味著，為了記憶元件的穩定運用，肖特基結的能量勢壘需精密控制，這最終導致陽極電極物質選擇受限。另外，即使存在保有最佳功函數的金屬物質，由於在製作器件時，在陽極金屬電極與P型半導體層介面形成的多個缺陷，會導致記憶元件無法操作或性能極大下降。
圖3至6是說明本發明一個實施例的記憶元件（NPN+ ）的操作機制的能帶圖。其中，肖特基勢壘高度設置為0.815 eV。
圖3是陽極電壓施加0V（平衡狀態）時的能帶圖。PN+ 結的能量勢壘形成得高，成為表現出低電流的高阻抗狀態（HRS：High Resistance State）。在比較例中，在肖特基結形成的能量勢壘決定於陽極的功函數，相反，本發明一個實施例的包括2個PN結的記憶元件通過調節接觸陽極的N型半導體層的摻雜濃度，可以調節NP結的能量勢壘高度。另外，NP結保有比金屬接觸介面低的缺陷濃度，因而所製作的記憶元件容易確保優秀的保持時間性能。
圖4是陽極電壓施加2.4 V（程式設計操作的觸發電壓）時的能帶圖。隨著施加陽極電壓，肖特基結及PN+ 結的能量勢壘降低。然後，高濃度的N型半導體層（N+ ）的電子越過P型半導體層流入陽極。
圖5是陽極電壓在脈衝期間保持2.4V（程式設計操作的觸發電壓）時的能帶。如果參照圖5，由於NP結的高電場引起的衝擊離子化效應產生電子、空穴，此時生成的電子在N型區域積累並保持既定時間，生成的空穴在P型區域積累，減小勢壘。此時，由於降低的勢壘，體現電子可以輕鬆移動的低阻抗狀態（LRS：Low Resistance State）。
圖6是陽極電壓從2.4 V（程式設計操作的觸發電壓）減小到0V時的能帶圖。雖然陽極電壓降低，但空穴在P型半導體層積累，保持低能量勢壘。此時，本發明為插入了N型半導體層的結構，程式設計後積累更多空穴，表現出更低的電子能量勢壘，保持時間（retention time）為600 ms。在本結構中，表現出與比較例相同的肖特基勢壘高度（0.815 eV），但由於NP結的能量勢壘，可以提高存儲的空穴保持的時間。
圖7至10是說明未將N型半導體層插入到P型與陽極之間的記憶元件的操作機制的能量圖。其中，肖特基勢壘高度設置為與本發明一個實施例的情形相同的0.815 eV。
如果參照圖7至10，如果為了程式設計操作而向陽極施加電壓（1.8V），則PN+ 的能量勢壘降低，高濃度N型半導體層（N+ ）的電子越過P型半導體層流入陽極。
圖9是陽極電壓在脈衝期間保持1.8V（程式設計操作的觸發電壓）時的能帶圖。隨著施加陽極電壓，電子更多地流入，陽極與P型半導體層的高電場通過衝擊離子化而產生電子、空穴。
圖10是陽極電壓從1.8 V（程式設計操作的觸發電壓）減小到0V時的能帶圖。雖然陽極電壓下降，但空穴在P型半導體層積累，保持低能量勢壘。比較例的記憶元件表現出3ms水準的保持時間。
圖11是程式設計操作後隨著時間流逝的一個實施例及比較例中在P型半導體層積累的空穴濃度。
如果參照圖11，隨著比較例的肖特基結的能量勢壘高度（φBp ）從0.966eV減小到0.815eV，程式設計後積累相對較小濃度的空穴，資料保持時間（T ret ）從300ms減小到3ms水準。
但是，就插入N型半導體層的一個實施例的情形而言，可知儘管肖特基勢壘高度較低，為0.815eV，但程式設計操作後，積累比比較例更多的空穴，保持時間（T ret ）極大提高，為600ms水準。
圖12是包括上述一個實施例的記憶元件作為一個單位器件的記憶元件陣列的模式圖。如果參照圖12，可以實現將上述一個實施例的記憶元件構成一個單位器件的記憶元件陣列，這均屬於本發明的範圍。
另外，本發明提供一種包括雙PN結的記憶元件的驅動方法。所述驅動方法包括：選擇性地向包括至少一個以上雙PN結的記憶元件施加程式設計電壓的步驟；借助於所述程式設計電壓，降低所述半導體層的勢壘，使載流子移動到所述半導體層，降低所述半導體層的阻抗的步驟；選擇性地向所述記憶元件施加擦除電壓的步驟；借助於所述擦除電壓擦除所述半導體層的載流子，從而使所述半導體層的阻抗回歸初始水準的步驟；以及讀取所述半導體層的阻抗的步驟。
即，本發明可以向包括肖特基結的記憶元件施加程式設計電壓，使所述半導體層的阻抗值從高阻抗變為低阻抗，施加擦除電壓，使所述半導體層的阻抗值從低阻抗變為高阻抗，從而執行資料寫入操作。另外，程式設計操作後，所述半導體層的低阻抗值保持既定時間，在保持時間（Retention time）以內，可以選擇性地施加用於程式設計操作的觸發電壓以下的電壓（更新電壓），持續保持所述半導體層的阻抗值，可以施加讀取電壓，確認所述半導體層的低阻抗狀態。即，可以確認所述記憶元件的資料。
以上的記憶元件驅動方法即使不使用另外的複雜的電容器等結構，也可以有效執行資料寫入、擦除、讀取、保持。
下面通過使用NPN型半導體層和控制柵的本發明一個實施例的記憶元件來更詳細說明本發明。
圖13是本發明一個實施例的記憶元件的模式圖。
如果參照圖13，本發明一個實施例的記憶元件由陽極、NPN半導體層、陰極、控制柵構成，與所述半導體層相接的陽極和陰極分別構成肖特基結和歐姆結，在P型半導體層上形成控制柵。另外，在P型半導體層與控制柵之間可以配置有絕緣膜。
本發明一個實施例的NPN型記憶元件具有高濃度N型半導體層與陰極相接、低濃度N型半導體與陽極相接的結構。
高濃度N型半導體層與陰極構成歐姆結，從而通過陰極供應充分的電子源，由此導致的衝擊離子化（impact ionization）可以生成存儲操作所需的充分的存儲載流子。
低濃度N型半導體層與陽極構成肖特基結，從而可以通過調節摻雜濃度，調節P型半導體層存儲的存儲空穴的能量勢壘高度和存儲操作電流，進一步地，可以通過控制柵極，與摻雜濃度一同有效控制實質性的器件操作特性。
圖14至16是說明本發明一個實施例的記憶元件的程式設計操作機制的能量圖。
圖14是施加程式設計後可保持低阻抗狀態（LRS：Low Resistance State）的待機狀態陽極-陰極電壓（V AC,ST , 1.3 V）時的程式設計前能帶圖。程式設計前，記憶元件形成PN+ 結的高能量勢壘，成為表現出低電流的高阻抗狀態（HRS：High Resistance State）。
圖15是陰極電壓施加-1.0 V（程式設計操作的觸發陰極電壓）時的能帶圖。隨著施加-1.0 V陰極電壓，2.3 V的陽極-陰極電壓（V AC,P ）和1.0 V的柵極-陰極電壓（V GC,P ）應用於記憶元件。隨著施加負的陰極電壓，肖特基結及PN+ 結的能量勢壘降低。然後，高濃度N型半導體層（N+ ）的電子越過P型半導體層流入陽極。流入的電子與NP結的高電場相遇，因衝擊離子化效應而產生電子、空穴，此時生成的空穴在P型區域積累，減小PN+ 結的能量勢壘。此時，由於降低的勢壘，體現電子可輕鬆移動的低阻抗狀態（LRS：Low Resistance State）。
圖16是陰極電壓從-1.0 V（程式設計操作所需的觸發陰極電壓）返回初始0.0 V時的能帶圖。陽極-陰極電壓（V AC ）與柵極-陰極電壓（V GC ）分別下降到1.3 V和0.0 V，但生成的空穴在P型半導體層積累，保持低PN+ 能量勢壘。
圖17是程式設計前（T ST,0 ）和程式設計後經過10秒時間（T ST,1 = 10s）後的一個實施例的記憶元件的能帶圖。由於對所述記憶元件施加了能夠保持低阻抗狀態（LRS：Low Resistance State）的待機狀態陽極-陰極電壓（V AC,ST , 1.3 V），因而經程式設計的器件即使在經過10秒時間後，也可以保持低阻抗狀態（LRS：Low Resistance State）。
圖18至19是說明本發明一個實施例的記憶元件的擦除操作機制的能量圖。
圖18是為了擦除所述圖16的P型半導體層存儲的空穴而施加1.0 V（擦除操作所需的柵極電壓）時的能帶圖。隨著施加1.0 V柵極電壓，1.0 V的柵極-陰極電壓（V GC,E ）應用於記憶元件。本實施例的記憶元件隨著施加正的柵極電壓，P型半導體層存儲的空穴被耗盡。
圖19是柵極電壓從1.0 V（擦除操作所需的柵極電壓）返回初始0.0 V時的能帶圖。由於P型半導體層被擦除的空穴，PN+ 結能量勢壘成為高狀態，存儲狀態回歸程式設計前的高阻抗狀態（HRS：High Resistance State）。
圖20是程式設計後經過10秒時間（T ST,1 = 10 s）後運行的讀取操作的一個實施例記憶元件的操作電壓、陽極電流。為了準確地感知各存儲狀態，陰極電壓與柵極電壓分別減小為-1.0 V、-0.8 V。由此，2.3 V的陽極-陰極電壓（V AC,R ）與0.2 V的柵極-陰極電壓（V GC,R ）應用於記憶元件。程式設計後保持的低阻抗狀態（LRS：Low Resistance State）通過所述讀取電壓脈衝，即使在經過10秒後也可以感知為高電流水準。
圖21是可以由本發明一個實施例的記憶元件構成的存儲單元陣列構成的概略圖。如果針對在存儲操作中未選擇的器件應用柵極-陰極電壓（V GC ），則可以防止不希望的操作錯誤。在所述陣列構成中，為了有效調整柵極-陰極電壓（V GC ），柵極及陰極電極分別設置為字線（WL）和位線（BL），陽極電極為了能夠保持低阻抗狀態（LRS：Low Resistance State）的待機狀態陽極-陰極電壓（V AC,ST ）而固定為1.3 V。
圖22是顯示本發明一個實施例器件的各操作模式（待機、程式設計、擦除、讀取）下所選擇的單元和未選擇的單元的各操作電壓條件（陽極、柵極、陰極電壓）的表。為了在待機狀態下保持穩定的阻抗狀態，待機狀態的柵極電壓（V G ）、陰極電壓（V C ）均設置為0.0 V。
圖23至圖25顯示了本發明一個實施例器件在各操作模式下可能發生的陣列擾動脈衝所致存儲特性。
圖23是在圖22程式設計操作中因施加於未選擇的單元的程式設計擾動脈衝而導致的一個實施例記憶元件的能帶圖。對與選擇的位線（BL）和未選擇的字線（WL）相應的記憶元件應用2.3 V程式設計陽極-陰極電壓（V AC,P ）和0.0 V柵極-陰極電壓（V GC ）。當未選擇的記憶元件的柵極-陰極電壓（V GC ）保持在0.0 V以下時，程式設計擾動脈衝前後的能帶沒有變化，因而可以防止程式設計擾動導致的錯誤。
圖24顯示了在圖22的擦除操作中因施加於未選擇的單元的擦除擾動脈衝反復而導致的一個實施例記憶元件內存儲的空穴濃度（N P ）。對選擇的字線（WL）和未選擇的位線（BL）應用0.3 V的陽極-陰極電壓（V AC ）和0.0 V的柵極-陰極電壓（V GC ）。柵極-陰極電壓（V GC ）保持在0.0 V以下，因而即使所述擦除擾動脈衝反復，已程式設計的單元的存儲空穴濃度也不變，可以防止擦除擾動導致的錯誤。
圖25是在圖22的擦除操作後，10次反復施加讀取脈衝導致的一個實施例記憶元件的操作電壓、陽極電流。2.3 V的陽極-陰極電壓（V AC,R ）與0.2 V的柵極-陰極電壓（V GC,R ）的讀取脈衝即使反復施加於已擦除的記憶元件，讀取電流水準也沒有變化，因而已擦除的記憶體的高阻抗狀態（HRS：High Resistance State）可以保持穩定，防止讀取操作導致的程式設計錯誤。
圖26是包括上述一個實施例的記憶元件作為一個單位器件的記憶元件陣列的模式圖。如果參照圖26，可以實現將上述一個實施例的記憶元件作為一個單位器件構成的記憶元件陣列，這均屬於本發明的範圍。
另外，本發明提供一種包括雙PN結和控制柵的記憶元件的驅動方法。所述驅動方法包括：選擇性地向包括至少一個以上雙PN結的記憶元件施加程式設計電壓的步驟；借助於所述程式設計電壓，降低所述半導體層的勢壘，使載流子移動到所述半導體層，降低所述半導體層的阻抗的步驟；選擇性地向所述記憶元件施加擦除電壓的步驟；借助於所述擦除電壓來擦除所述半導體層的載流子，從而使所述半導體層的阻抗回歸初始水準的步驟；以及讀取所述半導體層的阻抗的步驟。
即，本發明可以向包括雙PN結和控制柵的記憶元件施加程式設計電壓，使所述半導體層的阻抗值從高阻抗變為低阻抗，施加擦除電壓，使所述半導體層的阻抗值從低阻抗變為高阻抗，從而執行資料寫入操作。另外，程式設計操作後，所述半導體層的低阻抗值應用程式設計後能夠保持低阻抗狀態（LRS：Low Resistance State）的待機狀態陽極-陰極電壓（V AC,ST , 1.3 V），從而可以穩定地保持，可以施加讀取電壓，確認所述半導體層的低阻抗狀態。即，可以確認所述記憶元件的資料。
以上的記憶元件驅動方法即使不使用另外的複雜的電容器等結構，也可以有效執行資料寫入、擦除、讀取、保持。
無
圖1是本發明一個實施例的記憶元件的模式圖，圖2作為比較例，是未在P型半導體層與陽極之間插入N型半導體層的記憶元件的模式圖。 圖3至6是說明本發明一個實施例的記憶元件（NPN+）的操作機制的能量圖。 圖7至10是說明未將N型半導體層插入到P型與陽極之間的記憶元件的操作機制的能量圖。 圖11是程式設計後隨著時間流逝的一個實施例及比較例的P型半導體層空穴濃度。 圖12是包括上述一個實施例的記憶元件作為一個單位器件的記憶元件陣列的模式圖。 圖13是本發明一個實施例的記憶元件的模式圖。 圖14至16是說明本發明一個實施例的記憶元件的程式設計操作機制的能量圖。 圖17是程式設計前（T ST,0 ）和程式設計後經過10秒時間（T ST,1 = 10s）後的一個實施例的記憶元件的能帶圖。 圖18至19是說明本發明一個實施例的記憶元件的擦除操作機制的能量圖。 圖20是程式設計後經過10秒時間（T ST,1 = 10s）後運行的讀取操作的一個實施例記憶元件的操作電壓、陽極電流。 圖21是可以由本發明一個實施例的記憶元件構成的存儲單元陣列構成的概略圖。 圖22是顯示本發明一個實施例器件的各操作模式（待機、程式設計、擦除、讀取）下所選擇的單元和未選擇的單元的各操作電壓條件（陽極、柵極、陰極電壓）的表。 圖23至圖25顯示了本發明一個實施例器件在各操作模式下可能發生的陣列擾動脈衝所致存儲特性。 圖23是在圖22的程式設計操作中因施加於未選擇單元的程式設計擾動脈衝而導致的一個實施例記憶元件的能帶圖。 圖24顯示了在圖22的擦除操作中因施加於未選擇的單元的擦除擾動脈衝反復而導致的一個實施例記憶元件內存儲的空穴濃度（N P ）。 圖25是在圖22的擦除操作後，10次反復施加讀取脈衝而導致的一個實施例記憶元件的操作電壓、陽極電流。圖26是包括上述一個實施例的記憶元件作為一個單位器件的記憶元件陣列的模式圖。

Claims (17)

  1. 一種包括雙PN結的記憶元件，其特徵在於，包括： 具有至少一個雙PN結的半導體層；以及 同時與所述半導體層接觸的陽極及陰極； 所述半導體層與所述陽極的接合為肖特基結，與所述陰極的接合為歐姆結。
  2. 根據請求項1所述的包括雙PN結的記憶元件，其特徵在於， 所述半導體層為NPN或PNP型半導體層。
  3. 根據請求項2所述的包括2個PN結的記憶元件，其特徵在於， 所述存儲層為NPN型，所述N型半導體層中某一者為低濃度，其餘一者為高濃度。
  4. 根據請求項3所述的包括2個PN結的記憶元件，其特徵在於， 所述低濃度N型存儲層與所述陽極相接，所述高濃度N型存儲層與所述陰極相接。
  5. 根據請求項4所述的包括雙PN結的記憶元件，其特徵在於， 所述陽極與所述低濃度N型存儲層之間的接合為肖特基結，所述高濃度N型存儲層與所述陰極之間的接合為歐姆結。
  6. 一種包括請求項1至5中任一項的記憶元件作為單位器件的記憶元件陣列。
  7. 一種包括雙PN結的記憶元件的驅動方法，作為包括雙PN結的記憶元件的驅動方法，其特徵在於，包括： 向所述記憶元件施加程式設計電壓的步驟； 借助於所述程式設計電壓，降低所述雙PN結的勢壘，使載流子移動到所述半導體層，降低所述半導體層的阻抗的步驟；以及 讀取所述半導體層的阻抗的步驟； 所述包括雙PN結的記憶元件包括： 具有至少一個雙PN結的半導體層；以及 同時與所述半導體層接觸的陽極及陰極； 所述半導體層與所述陽極的接合為肖特基結，與所述陰極的接合為歐姆結。
  8. 根據請求項7所述的記憶元件的驅動方法，其特徵在於， 所述記憶元件的驅動方法還包括：在降低所述半導體層的阻抗的步驟後，向所述記憶元件選擇性地施加擦除電壓，提高所述半導體層的阻抗的步驟。
  9. 根據請求項8所述的記憶元件的驅動方法，其特徵在於， 還包括：在施加所述程式設計電壓後，再次向所述記憶元件選擇性地施加更新電壓，再次降低所述半導體層的阻抗的步驟。
  10. 一種無電容器記憶元件，其特徵在於，包括： 具有至少一個雙PN結的半導體層； 與所述半導體層相接的控制柵；以及 同時與所述半導體層接觸的陽極及陰極； 所述半導體層與所述陽極的接合為肖特基結，與所述陰極的接合為歐姆結。
  11. 根據請求項10所述的包括雙PN結和控制柵的無電容器記憶元件，其特徵在於， 所述半導體層為NPN型，所述N型半導體層中某一者為低濃度，其餘一者為高濃度， 所述低濃度N型半導體層與所述陽極相接，所述高濃度N型半導體層與所述陰極相接。
  12. 根據請求項10所述的包括2個PN結和控制柵的記憶元件，其中， 所述低濃度N型存儲層與所述陽極相接，所述高濃度N型存儲層與所述陰極相接。
  13. 一種包括請求項10至12中任一項的記憶元件作為單位器件的記憶元件陣列。
  14. 一種包括雙PN結和控制柵的無電容器記憶元件的驅動方法，作為包括雙PN結和控制柵的無電容器記憶元件的驅動方法，其特徵在於，包括： 向所述記憶元件施加程式設計電壓的步驟； 借助於所述程式設計電壓，降低所述雙PN結的勢壘，使載流子移動到所述半導體層，降低所述半導體層的阻抗的步驟；以及 讀取所述半導體層的阻抗的步驟； 所述包括雙PN結和控制柵的無電容器記憶元件包括： 具有至少一個雙PN結的半導體層；以及 同時與所述半導體層接觸的陽極及陰極； 所述半導體層與所述陽極的接合為肖特基結，與所述陰極的接合為歐姆結。
  15. 根據請求項14所述的包括雙PN結和控制柵的無電容器記憶元件的驅動方法，其特徵在於， 所述半導體層為NPN型，所述N型半導體層中某一者為低濃度，其餘一者為高濃度， 所述低濃度N型半導體層與所述陽極相接，所述高濃度N型半導體層與所述陰極相接。
  16. 根據請求項15所述的記憶元件的驅動方法，其特徵在於， 所述記憶元件的驅動方法還包括：在降低所述半導體層的阻抗的步驟後，選擇性地向所述記憶元件施加擦除電壓，提高所述半導體層的阻抗的步驟。
  17. 根據請求項15所述的記憶元件的驅動方法，其特徵在於， 還包括：利用控制柵抑制在能夠由記憶元件構成的存儲單元陣列構成中未選擇的單元的操作錯誤的步驟。
TW110127294A 2020-07-27 2021-07-26 包括雙pn結的記憶元件及其驅動方法，以及包括雙pn結和控制柵的無電容器記憶元件及其驅動方法 TWI838634B (zh)

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