JPH02218156A - Ｄｒａｍのメモリセル - Google Patents
ＤｒａｍのメモリセルInfo
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- JPH02218156A JPH02218156A JP1037335A JP3733589A JPH02218156A JP H02218156 A JPH02218156 A JP H02218156A JP 1037335 A JP1037335 A JP 1037335A JP 3733589 A JP3733589 A JP 3733589A JP H02218156 A JPH02218156 A JP H02218156A
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- semiconductor substrate
- capacitor
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- 239000003990 capacitor Substances 0.000 claims abstract description 33
- 239000012535 impurity Substances 0.000 claims abstract description 21
- 239000000758 substrate Substances 0.000 claims abstract description 19
- 239000004065 semiconductor Substances 0.000 claims abstract description 16
- 239000012212 insulator Substances 0.000 claims abstract description 5
- 238000009792 diffusion process Methods 0.000 claims description 21
- 230000015556 catabolic process Effects 0.000 abstract description 2
- 230000007257 malfunction Effects 0.000 description 5
- 230000006870 function Effects 0.000 description 3
- 238000002955 isolation Methods 0.000 description 2
- 241001385733 Aesculus indica Species 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
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- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
- 210000002268 wool Anatomy 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はＤＲＡＭを構成するメモリセルに関する。
（従来の技術）
近時のＤＲＡＭの高集積、高密度化は目覚しいが、それ
はＤＲＡＭのチップサイズの殆ど半ばを占めるメモリセ
ルの、高密度化技術によるところが大きい。
はＤＲＡＭのチップサイズの殆ど半ばを占めるメモリセ
ルの、高密度化技術によるところが大きい。
第２図は、そのような従来のＤＲＡＭにおけるメモリセ
ルの断面を示している。ＭはＭＯＳトランジスタ、Ｃ工
、Ｃ３はそれぞれ、第１．第２のメモリ容量部で、１は
Ｐ型半導体基板、２はＰ型ウェル、３はＮ型拡散層であ
り読出し書込みを駆動するＭＯＳ）−ランジスタＭのド
レインを構成している。また４は前記Ｎ型拡散層３に対
応したソースを構成するＮ型拡散層で、メモリ容量部Ｃ
ユの第１の容量電極をも兼ねている。５はメモリセル分
離絶縁体、６はメモリ容量部Ｃ１の第２の容量電極を構
成するプレート電極、７は隣接メモリ容量部Ｃ２の第１
の容量電極となるＮ型拡散層、８はワード線として機能
するゲート電極、９はビット線、ｌＯは他のワード線、
１１．１２は絶縁膜である。
ルの断面を示している。ＭはＭＯＳトランジスタ、Ｃ工
、Ｃ３はそれぞれ、第１．第２のメモリ容量部で、１は
Ｐ型半導体基板、２はＰ型ウェル、３はＮ型拡散層であ
り読出し書込みを駆動するＭＯＳ）−ランジスタＭのド
レインを構成している。また４は前記Ｎ型拡散層３に対
応したソースを構成するＮ型拡散層で、メモリ容量部Ｃ
ユの第１の容量電極をも兼ねている。５はメモリセル分
離絶縁体、６はメモリ容量部Ｃ１の第２の容量電極を構
成するプレート電極、７は隣接メモリ容量部Ｃ２の第１
の容量電極となるＮ型拡散層、８はワード線として機能
するゲート電極、９はビット線、ｌＯは他のワード線、
１１．１２は絶縁膜である。
このように構成したメモリセルは、ワード線を兼ねるゲ
ート電極８を論理レベルのハイレベル１（ＨＩＦにする
ことにより、ビット線９の情報データをＭＯＳトランジ
スタＭのドレイン機能を有するＮ型拡散層３から、ソー
ス動作をするＮ型拡散層４を介して、メモリ容量部Ｃ１
に書込みをし、または書込まれた情報データをビット線
９に読出すことができる。
ート電極８を論理レベルのハイレベル１（ＨＩＦにする
ことにより、ビット線９の情報データをＭＯＳトランジ
スタＭのドレイン機能を有するＮ型拡散層３から、ソー
ス動作をするＮ型拡散層４を介して、メモリ容量部Ｃ１
に書込みをし、または書込まれた情報データをビット線
９に読出すことができる。
メモリ容量部Ｃ０のＮ型拡散層４にハイレベル″Ｈ”の
電源電圧を、またメモリセルＣ２のＮ型拡散層７にロウ
レベル“Ｌ”の電圧としてＯｖが書込まれているとする
と、Ｐ型半導体基板１には通常、Ｏｖまたは負の基板電
圧が印加されておりＰ型ウェル２も上記基板電圧になっ
ている。
電源電圧を、またメモリセルＣ２のＮ型拡散層７にロウ
レベル“Ｌ”の電圧としてＯｖが書込まれているとする
と、Ｐ型半導体基板１には通常、Ｏｖまたは負の基板電
圧が印加されておりＰ型ウェル２も上記基板電圧になっ
ている。
この状態で、ハイレベル“Ｈ１１が書込まれたＮ型拡散
層４と、基板電圧が印加されているＰ型ウェル２とのＰ
Ｎ接合は、逆バイアスになっており、不純物濃度の低い
Ｐ型ウェル２に主に空乏層が形成されている。この空乏
層は隣接するメモリ容量部Ｃ２のＮ型拡散層７に到達し
、そのためメモリ容量部Ｃ１と０２間のＰ型ウェル２の
領域の電圧が上昇して、メモリ容量部Ｃ２のＮ型拡散層
７との間が順バイアスの状態になり、いわゆるバンチス
ルーになりメモリ容量部Ｃ１からＣ２に電流がリークす
る。これによりメモリ容量部Ｃ１およびＣ２にそれぞれ
蓄積されている情報データは破壊されてしまい、ＤＲＡ
Ｍとして誤動作を生ずることになる。
層４と、基板電圧が印加されているＰ型ウェル２とのＰ
Ｎ接合は、逆バイアスになっており、不純物濃度の低い
Ｐ型ウェル２に主に空乏層が形成されている。この空乏
層は隣接するメモリ容量部Ｃ２のＮ型拡散層７に到達し
、そのためメモリ容量部Ｃ１と０２間のＰ型ウェル２の
領域の電圧が上昇して、メモリ容量部Ｃ２のＮ型拡散層
７との間が順バイアスの状態になり、いわゆるバンチス
ルーになりメモリ容量部Ｃ１からＣ２に電流がリークす
る。これによりメモリ容量部Ｃ１およびＣ２にそれぞれ
蓄積されている情報データは破壊されてしまい、ＤＲＡ
Ｍとして誤動作を生ずることになる。
従来は上記の誤動作を防止するためＰ型半導体基板１よ
りも不純物濃度が高いＰ型ウェル２中に、メモリ容量部
Ｃ１，Ｃ，を形成することによって空乏層の延びを抑制
することにより対処していた。
りも不純物濃度が高いＰ型ウェル２中に、メモリ容量部
Ｃ１，Ｃ，を形成することによって空乏層の延びを抑制
することにより対処していた。
また、ＤＲＡＭを高密度化するにはメモリセルを小さく
しなければならないが、小さくすると隣接メモリセルと
の間のリーク電流が生じやすくなり、これを実用上問題
にならないように抑制する必要があった。
しなければならないが、小さくすると隣接メモリセルと
の間のリーク電流が生じやすくなり、これを実用上問題
にならないように抑制する必要があった。
（発明が解決しようとする課題）
しかしながら、従来の構成ではＰ型ウェル２の不純物濃
度は半導体基板１の表面で高く、Ｐ型ウェル２の底に行
くにつれて薄くなり、メモリ容量部Ｃ，，Ｃ，の底面部
で空乏層が形成され、隣接のメモリセル間にやはり電流
がリークする。このことは当然、高密度のＤＲＡＭを実
現するためにメモリセルを一層小形にする場合に問題と
なる。メモリセル底部でパンチスルーを生じないように
、Ｐ型ウェル２の不純物濃度を高くすると、半導体基板
１の表面は極めて高い不純物濃度になり、Ｎ型拡散層と
Ｐ型ウェル２間のアバランシェ破壊を生じたり、ＭＯＳ
トランジスタＭのしきい値電圧の制御が困難になるとい
う問題点を生ずる。
度は半導体基板１の表面で高く、Ｐ型ウェル２の底に行
くにつれて薄くなり、メモリ容量部Ｃ，，Ｃ，の底面部
で空乏層が形成され、隣接のメモリセル間にやはり電流
がリークする。このことは当然、高密度のＤＲＡＭを実
現するためにメモリセルを一層小形にする場合に問題と
なる。メモリセル底部でパンチスルーを生じないように
、Ｐ型ウェル２の不純物濃度を高くすると、半導体基板
１の表面は極めて高い不純物濃度になり、Ｎ型拡散層と
Ｐ型ウェル２間のアバランシェ破壊を生じたり、ＭＯＳ
トランジスタＭのしきい値電圧の制御が困難になるとい
う問題点を生ずる。
本発明は上述に鑑み、メモリセルが高密度のＤＲＡＭに
おいても隣接メモリセル間で流れるリーク電流を防止し
、書込まれた情報データの破壊を防止するＤＲＡＭ用の
メモリセルの提供を目的とする。
おいても隣接メモリセル間で流れるリーク電流を防止し
、書込まれた情報データの破壊を防止するＤＲＡＭ用の
メモリセルの提供を目的とする。
（課題を解決するための手段）
本発明はＤＲＡＭのメモリセルにおける上記の目的を、
第１導電型の半導体基板上に順次、同じ第１導電型の第
１．第２のエピタキシャル層を形成させ、このとき、第
１のエピタキシャル層の不純物濃度を第２のエピタキシ
ャル層および半導体基板の不純物濃度よりも高くし、か
つ、それら第１、第２のエピタキシャル層中に、第１の
容量電極を構成する第２導電型の拡散層と、その第１の
容量電極に対応する第２の容量電極を、絶縁体を介して
他の拡散層として形成してなる、トレンチ状のメモリセ
ル容量部を形成することによって達成する。
第１導電型の半導体基板上に順次、同じ第１導電型の第
１．第２のエピタキシャル層を形成させ、このとき、第
１のエピタキシャル層の不純物濃度を第２のエピタキシ
ャル層および半導体基板の不純物濃度よりも高くし、か
つ、それら第１、第２のエピタキシャル層中に、第１の
容量電極を構成する第２導電型の拡散層と、その第１の
容量電極に対応する第２の容量電極を、絶縁体を介して
他の拡散層として形成してなる、トレンチ状のメモリセ
ル容量部を形成することによって達成する。
（作 用）
本発明は上記した構成により、トレンチ型のメモリ容量
部の大部分は不純物濃度が高い第１のウェル中に形成さ
れ、かつ、不純物濃度が均一な第１ウェル層のエピタキ
シャル層により、隣接するメモリ容量間に拡がる空乏層
が抑制されるのでリーク電流がなくなって、メモリの誤
動作が防止されるとともに、読出し書込みのＭＯＳトラ
ンジスタを形成する第２のウェル層の、エピタキシャル
層の不純物濃度が比較的低いため、上記ＭＯＳトランジ
スタのしきい値の制御が容易になりＤＲＡＭとして読出
し書込みが容易になる。
部の大部分は不純物濃度が高い第１のウェル中に形成さ
れ、かつ、不純物濃度が均一な第１ウェル層のエピタキ
シャル層により、隣接するメモリ容量間に拡がる空乏層
が抑制されるのでリーク電流がなくなって、メモリの誤
動作が防止されるとともに、読出し書込みのＭＯＳトラ
ンジスタを形成する第２のウェル層の、エピタキシャル
層の不純物濃度が比較的低いため、上記ＭＯＳトランジ
スタのしきい値の制御が容易になりＤＲＡＭとして読出
し書込みが容易になる。
（実施例）
以下、本発明を実施例により図面を用いて説明する。
第１図は本発明の一実施例を示す断面図で、１３は半導
体基板１と同じ導電型の、それより不純物濃度が高い、
ここではＰ型のエピタキシャル層（Ａ）、１４は前記エ
ピタキシャル層（Ａ）より不純物濃度が低いエピタキシ
ャル層（Ｂ）で、その他の符号は第２図の説明を援用す
る。また、第１図のように形成したメモリセルの読出し
書込み動作は原理的に、第２図で説明した従来例の動作
と同じであるので説明を省略する。
体基板１と同じ導電型の、それより不純物濃度が高い、
ここではＰ型のエピタキシャル層（Ａ）、１４は前記エ
ピタキシャル層（Ａ）より不純物濃度が低いエピタキシ
ャル層（Ｂ）で、その他の符号は第２図の説明を援用す
る。また、第１図のように形成したメモリセルの読出し
書込み動作は原理的に、第２図で説明した従来例の動作
と同じであるので説明を省略する。
このような実施例では、隣接のメモリ容量部Ｃ０，Ｃ，
間のリーク電流を防止するため、不純物濃度が高く均一
なエピタキシャル層（Ａ）中にメモリ容量部Ｃ１，Ｃ，
がトレンチ状に形成されているから、従来のＰ型ウェル
２（第２図）に形成されている場合のように、メモリ容
量部Ｃ工、Ｃ２の底部で不純物濃度が低下することがな
く、シたがって、その底部部分での空乏層の拡がりが抑
制されてパンチスルー現象は発生せず、メモリセルとし
ての誤動作が防止される。
間のリーク電流を防止するため、不純物濃度が高く均一
なエピタキシャル層（Ａ）中にメモリ容量部Ｃ１，Ｃ，
がトレンチ状に形成されているから、従来のＰ型ウェル
２（第２図）に形成されている場合のように、メモリ容
量部Ｃ工、Ｃ２の底部で不純物濃度が低下することがな
く、シたがって、その底部部分での空乏層の拡がりが抑
制されてパンチスルー現象は発生せず、メモリセルとし
ての誤動作が防止される。
一方、エピタキシャル層（Ｂ）の不純物濃度は。
Ｎ型拡散層３と４との間で、パンチスルーが生じない程
度にエピタキシャル層（Ａ）よりも低い不純物濃度に設
定可能であるから、Ｎ型拡散層３．４とゲート電極８と
で構成される読出し書込みのＭＯＳトランジスタＭのし
きい値は、一般のイオン注入技術によって容易に制御で
き、したがって読出し書込み動作に支障しない構成とす
ることができる。
度にエピタキシャル層（Ａ）よりも低い不純物濃度に設
定可能であるから、Ｎ型拡散層３．４とゲート電極８と
で構成される読出し書込みのＭＯＳトランジスタＭのし
きい値は、一般のイオン注入技術によって容易に制御で
き、したがって読出し書込み動作に支障しない構成とす
ることができる。
（発明の効果）
以上、説明して明らかなように本発明は、半導体基板上
のウェル層を、不純物濃度を異にする２層のエピタキシ
ャル層により形成し、その中にトレンチ型の容量部を形
成することによって、高密度ＤＲＡＭを構成しても隣接
メモリセル間にリーク電流が流れることを防止するもの
であり、したがって誤動作を来たさない信頼性の高いメ
モリセルとして高密度のＤＲＡＭの形成に大きく寄与す
る。
のウェル層を、不純物濃度を異にする２層のエピタキシ
ャル層により形成し、その中にトレンチ型の容量部を形
成することによって、高密度ＤＲＡＭを構成しても隣接
メモリセル間にリーク電流が流れることを防止するもの
であり、したがって誤動作を来たさない信頼性の高いメ
モリセルとして高密度のＤＲＡＭの形成に大きく寄与す
る。
第１図は本発明の一実施例の要部を示す断面図。
第２図は従来のＤＲＡＭのメモリセル要部の断面図であ
る。 １ ・・・Ｐ型半導体基板、 ２・・・Ｐ型ウェル、
３ ・・・（ドレインとなる）Ｎ型拡散層、４．７ ・
・・（ソースまたは第１の容量電極となる）Ｎ型拡散層
、 ５ ・・・メモリセル分離絶縁体、 ６ ・・・（
第２の容量電極となる）プレート電極、 ８ ・・・ゲ
ート電極、９ ・・・ ビット線、 １０・・・ ワー
ド線、 １１゜１２・・・絶縁膜、１３・・・エピタキ
シャル層（Ａ）、 １４・・・エピタキシャル層（Ｂ）
、Ｃ１，Ｃ，・・・メモリ容量部、 Ｍ・・・ＭＯＳト
ランジスタ（読出し書込みトランジスタ）。 特許出願人 松下電子工業株式会社 第１図 １・・−Ｐ紫キ埠イ水基＾１ ２−Ｐ型ウール ３−（ドレインとなる）Ｎ型拡散層 ４．７−・（ソースまたはＷＪｌの名１１」極ヒなる）
Ｎ型拡散層 ５− メしリセル介ｌ１ｉｔｅ縁休 ６゜２．（篤２の容量電極となる） ブし一ト電極 ８−・−ケート＠捲 ９−一−ビ゛ット線 １０・−・ワード線 １１１２・・−殖ミ卑象月饅 Ｃ＋、Ｃｚ−−−メｆ’Ｊｇｔ部 １３・−二ヒ゛タキソマル層（Ａ） １４−−一エヒ゛タキソマル層（８３ Ｃ＋、Ｃｚ−１モ’Ｊ’ｆ！１ｍ Ｍ・−ＭＯＳトランジスタ（＆丸み出し１地みトランジ
スタ）
る。 １ ・・・Ｐ型半導体基板、 ２・・・Ｐ型ウェル、
３ ・・・（ドレインとなる）Ｎ型拡散層、４．７ ・
・・（ソースまたは第１の容量電極となる）Ｎ型拡散層
、 ５ ・・・メモリセル分離絶縁体、 ６ ・・・（
第２の容量電極となる）プレート電極、 ８ ・・・ゲ
ート電極、９ ・・・ ビット線、 １０・・・ ワー
ド線、 １１゜１２・・・絶縁膜、１３・・・エピタキ
シャル層（Ａ）、 １４・・・エピタキシャル層（Ｂ）
、Ｃ１，Ｃ，・・・メモリ容量部、 Ｍ・・・ＭＯＳト
ランジスタ（読出し書込みトランジスタ）。 特許出願人 松下電子工業株式会社 第１図 １・・−Ｐ紫キ埠イ水基＾１ ２−Ｐ型ウール ３−（ドレインとなる）Ｎ型拡散層 ４．７−・（ソースまたはＷＪｌの名１１」極ヒなる）
Ｎ型拡散層 ５− メしリセル介ｌ１ｉｔｅ縁休 ６゜２．（篤２の容量電極となる） ブし一ト電極 ８−・−ケート＠捲 ９−一−ビ゛ット線 １０・−・ワード線 １１１２・・−殖ミ卑象月饅 Ｃ＋、Ｃｚ−−−メｆ’Ｊｇｔ部 １３・−二ヒ゛タキソマル層（Ａ） １４−−一エヒ゛タキソマル層（８３ Ｃ＋、Ｃｚ−１モ’Ｊ’ｆ！１ｍ Ｍ・−ＭＯＳトランジスタ（＆丸み出し１地みトランジ
スタ）
Claims (1)
- 第１導電型の半導体基板上に順次、同じ第１導電型の第
１、第２のエピタキシャル層を形成させ、このとき、第
１のエピタキシャル層の不純物濃度を第２のエピタキシ
ャル層および半導体基板の不純物濃度よりも高くし、か
つ、それら第１、第２のエピタキシャル層中に、第１の
容量電極を構成する第２導電型の拡散層と、その第１の
容量電極に対応する第２の容量電極を、絶縁体を介して
他の拡散層として形成してなる、トレンチ状のメモリセ
ル容量部を形成したことを特徴とするＤＲＡＭのメモリ
セル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1037335A JPH02218156A (ja) | 1989-02-18 | 1989-02-18 | Ｄｒａｍのメモリセル |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1037335A JPH02218156A (ja) | 1989-02-18 | 1989-02-18 | Ｄｒａｍのメモリセル |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02218156A true JPH02218156A (ja) | 1990-08-30 |
Family
ID=12494749
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1037335A Pending JPH02218156A (ja) | 1989-02-18 | 1989-02-18 | Ｄｒａｍのメモリセル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02218156A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2021518052A (ja) * | 2018-01-23 | 2021-07-29 | テキサス インスツルメンツ インコーポレイテッド | エピタキシャル層に形成される集積トレンチコンデンサ |
-
1989
- 1989-02-18 JP JP1037335A patent/JPH02218156A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2021518052A (ja) * | 2018-01-23 | 2021-07-29 | テキサス インスツルメンツ インコーポレイテッド | エピタキシャル層に形成される集積トレンチコンデンサ |
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