JP3473953B2 - 不揮発性ランダムアクセス・メモリ装置 - Google Patents
不揮発性ランダムアクセス・メモリ装置Info
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
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- H01L29/1608—Silicon carbide
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- G11C11/404—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with one charge-transfer gate, e.g. MOS transistor, per cell
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/10—DRAM devices comprising bipolar components
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Description
【発明の詳細な説明】
発明の分野
本発明は広くは半導体メモリに関し、特に、各セルが
１つのトランジスタと１つの電荷蓄積（チャージ）デバ
イスとからなり、広いバンド・ギャップの半導体内に形
成された不揮発性ランダム・アクセス・メモリに関す
る。
１つのトランジスタと１つの電荷蓄積（チャージ）デバ
イスとからなり、広いバンド・ギャップの半導体内に形
成された不揮発性ランダム・アクセス・メモリに関す
る。
発明の背景
一般に、半導体メモリは、３つのクラスに分類でき
る。すなわち、ランダムアクセス・メモリ（RAM）と、
リードオンリ・メモリ（ROM）と、プログラマブル・リ
ードオンリ・メモリ（PROM）とである。RAMは、高速で
読み出し書き込みが必要な大量のデータを記憶するのに
用いられる。ROMは、電気的に書き込みをすることがで
きず、すなわち、高速で読み出せるものの、動作中はシ
ステムによって書き換えできないデータを記憶する。PR
OMは非常に低速でではあるが消去も再プログラムもで
き、ただし、再プログラムはシステムの動作中は不可能
である。実際上は、PROMは、ユーザが一度だけ（あるい
は、最大で数回だけ）プログラムできるROMである。
る。すなわち、ランダムアクセス・メモリ（RAM）と、
リードオンリ・メモリ（ROM）と、プログラマブル・リ
ードオンリ・メモリ（PROM）とである。RAMは、高速で
読み出し書き込みが必要な大量のデータを記憶するのに
用いられる。ROMは、電気的に書き込みをすることがで
きず、すなわち、高速で読み出せるものの、動作中はシ
ステムによって書き換えできないデータを記憶する。PR
OMは非常に低速でではあるが消去も再プログラムもで
き、ただし、再プログラムはシステムの動作中は不可能
である。実際上は、PROMは、ユーザが一度だけ（あるい
は、最大で数回だけ）プログラムできるROMである。
半導体メモリを説明する２つの重要な動作特性があ
る。すなわち、（ｉ）揮発性と、（ii）書き込み可能性
とである。揮発性は、メモリがデータを記憶することが
できる期間に関係する。メモリは、データが電力の供給
が停止された後もある有効な時間だけデータが保持され
ている場合には、不揮発性であるといわれる。ROMとPRO
Mとは共に不揮発性である。書き込み可能性は、動作中
にシステムが高速で新たなデータをメモリに書き込むこ
とができるかという可能性に関し、すなわち、システム
が実行した計算の結果であるデータ又はシステムが処理
すべき新たなデータを記憶する能力に関する。この意味
では、RAMは書き込み可能であるが、ROMは書き込み可能
ではない。
る。すなわち、（ｉ）揮発性と、（ii）書き込み可能性
とである。揮発性は、メモリがデータを記憶することが
できる期間に関係する。メモリは、データが電力の供給
が停止された後もある有効な時間だけデータが保持され
ている場合には、不揮発性であるといわれる。ROMとPRO
Mとは共に不揮発性である。書き込み可能性は、動作中
にシステムが高速で新たなデータをメモリに書き込むこ
とができるかという可能性に関し、すなわち、システム
が実行した計算の結果であるデータ又はシステムが処理
すべき新たなデータを記憶する能力に関する。この意味
では、RAMは書き込み可能であるが、ROMは書き込み可能
ではない。
よって、RAMは、書き込み可能性を与えるが不揮発性
ではない。ROMは、不揮発性であり書き込み不可能でも
ある。
ではない。ROMは、不揮発性であり書き込み不可能でも
ある。
メモリのもう１つのタイプとして、ダイナミック・ラ
ンダムアクセス・メモリDRAMがある。DRAMは、高速デー
タ記憶及び検索のために現代のデジタル計算システムに
おいて広く用いられている。DRAMにおいては、典型的に
は室温で数秒のオーダーである比較的短い時間だけデー
タが保持されるので、データ記憶は「ダイナミック」で
あるといわれる。基本的なDRAMのセルは、アクセス・ト
ランジスタと記憶（ストレイジ）キャパシタとを備えて
いる。このようなメモリ・セルの例が、Kamins等による
米国特許第4163243号“One−Transister Memory Cell W
ith Enhanced Capacitance"に開示されている。データ
は、アクセス・トランジスタをオンさせてビット線に印
加される電位が記憶キャパシタに直接に接続されるよう
にすることによって、セルに書き込まれる。アクセス・
トランジスタがオフされると、記憶キャパシタは、不所
望の漏れ電流によりゆっくりと放電されるまで、ビット
線の電位に充電されたままになっている。Sander等によ
る“High Density Memories",IEEE International Soli
d−State Circuits Conference,Digest of Technical P
apers,pp.182−83,1976及び、Antipovによる“Proposed
Process Modifications for Dynamic Bipolar Memory
to Reduce Emitter−Base Leakage Current",IEEE Tran
sactions on Electron Devices,Vol.ED−27,pp.1649〜1
654,1980などを参照のこと。
ンダムアクセス・メモリDRAMがある。DRAMは、高速デー
タ記憶及び検索のために現代のデジタル計算システムに
おいて広く用いられている。DRAMにおいては、典型的に
は室温で数秒のオーダーである比較的短い時間だけデー
タが保持されるので、データ記憶は「ダイナミック」で
あるといわれる。基本的なDRAMのセルは、アクセス・ト
ランジスタと記憶（ストレイジ）キャパシタとを備えて
いる。このようなメモリ・セルの例が、Kamins等による
米国特許第4163243号“One−Transister Memory Cell W
ith Enhanced Capacitance"に開示されている。データ
は、アクセス・トランジスタをオンさせてビット線に印
加される電位が記憶キャパシタに直接に接続されるよう
にすることによって、セルに書き込まれる。アクセス・
トランジスタがオフされると、記憶キャパシタは、不所
望の漏れ電流によりゆっくりと放電されるまで、ビット
線の電位に充電されたままになっている。Sander等によ
る“High Density Memories",IEEE International Soli
d−State Circuits Conference,Digest of Technical P
apers,pp.182−83,1976及び、Antipovによる“Proposed
Process Modifications for Dynamic Bipolar Memory
to Reduce Emitter−Base Leakage Current",IEEE Tran
sactions on Electron Devices,Vol.ED−27,pp.1649〜1
654,1980などを参照のこと。
DRAMのセルの「記憶時間」は、そのセルの重要なパラ
メータである。データは消えてしまうので、メモリ・コ
ントローラは、アレイ内の各セルの内容を周期的に読み
出して書き込まなければならない。このプロセスは、
「リフレッシュ」と呼ばれる。シリコン・デバイスでの
「リフレッシュ」の必要性を認識している従来技術の例
が、Tasch,Jr.による米国特許第4164751号“High Capac
ity Dynamic RAM Cell"に開示されている。今日のシス
テムにおける典型的なリフレッシュ速度は1KHz前後であ
り、20ミリ秒（ms）以上の記憶時間が必要とされる。リ
フレッシュの必要性によって生じるコスト高にもかかわ
らず、DRAMは、その簡潔性と小さなセル・サイズのため
に、広く用いられている。上述のDRAMの構成に関して
は、Quinn等による“High Density Memories",IEEE Int
ernational Solid−State Circuits Conference,1978及
びSunami等による“Cell Structures for Future DRAM'
s",IEEE IEDM,pp.694−97、1985を参照のこと。DRAM
は、また、データ記憶の間に静的電力をほとんど散逸し
ないという利点を有する。
メータである。データは消えてしまうので、メモリ・コ
ントローラは、アレイ内の各セルの内容を周期的に読み
出して書き込まなければならない。このプロセスは、
「リフレッシュ」と呼ばれる。シリコン・デバイスでの
「リフレッシュ」の必要性を認識している従来技術の例
が、Tasch,Jr.による米国特許第4164751号“High Capac
ity Dynamic RAM Cell"に開示されている。今日のシス
テムにおける典型的なリフレッシュ速度は1KHz前後であ
り、20ミリ秒（ms）以上の記憶時間が必要とされる。リ
フレッシュの必要性によって生じるコスト高にもかかわ
らず、DRAMは、その簡潔性と小さなセル・サイズのため
に、広く用いられている。上述のDRAMの構成に関して
は、Quinn等による“High Density Memories",IEEE Int
ernational Solid−State Circuits Conference,1978及
びSunami等による“Cell Structures for Future DRAM'
s",IEEE IEDM,pp.694−97、1985を参照のこと。DRAM
は、また、データ記憶の間に静的電力をほとんど散逸し
ないという利点を有する。
DRAMの長所は、PROMとの比較において最もよく理解さ
れる。PROMは不揮発性であるが、動作中に電気的に書き
込むことはできなく、書き込み可能性を有していない。
PROMは、典型的には、大電位バリアによって孤立された
領域に電荷を移動させることによってデータを記憶す
る。この領域は、典型的には、金属酸化物半導体電界効
果トランジスタ（MOSFET）の形態をとる二酸化シリコン
の絶縁バリアによって包囲されたフローティング・ゲー
トの形態をとる。電荷は、高い電界における酸化物の電
位バリアを超える又はトンネル効果によって通り抜ける
電子のなだれ注入（avalanche injection）によって、
フローティング・ゲートへ又はフローティング・ゲート
から移動される。電位バリアが非常に大きく、漏れは通
常の室温では無視できる程度なので、記憶は不揮発性で
ある。
れる。PROMは不揮発性であるが、動作中に電気的に書き
込むことはできなく、書き込み可能性を有していない。
PROMは、典型的には、大電位バリアによって孤立された
領域に電荷を移動させることによってデータを記憶す
る。この領域は、典型的には、金属酸化物半導体電界効
果トランジスタ（MOSFET）の形態をとる二酸化シリコン
の絶縁バリアによって包囲されたフローティング・ゲー
トの形態をとる。電荷は、高い電界における酸化物の電
位バリアを超える又はトンネル効果によって通り抜ける
電子のなだれ注入（avalanche injection）によって、
フローティング・ゲートへ又はフローティング・ゲート
から移動される。電位バリアが非常に大きく、漏れは通
常の室温では無視できる程度なので、記憶は不揮発性で
ある。
記憶されたデータの電気的な読み出しは、基礎となる
MOSFET内の電流を検出することによって、行われる。実
際には、フローティング・ゲートがMOSFETのスレショル
ド電圧をシフトして電流を変化させる。読み出しは、し
たがって、非常に高速である。類似の構造は非常に多数
あるが、すべて類似の基本原理に基づいて動作する。こ
れについては、Szeによる“Nonvolatile Memory Device
s",Physics of Semiconductor Devices,pp.496−506,Jo
hn Wiley ＆ Sons Inc.New York,1981を参照のこと。た
とえば、電極上にではなく、特殊の二重誘電体絶縁装置
の中の深いトラップ内に電荷を蓄えるデバイスもある。
例として、（金属窒化酸化半導体に対する）MNOSメモリ
と、（電荷が、誘電体インターフェースに配置された金
属原子のサブモノレイヤ上に記憶される）ドープト・イ
ンターフェース二重誘電体記憶セルとが含まれる。
MOSFET内の電流を検出することによって、行われる。実
際には、フローティング・ゲートがMOSFETのスレショル
ド電圧をシフトして電流を変化させる。読み出しは、し
たがって、非常に高速である。類似の構造は非常に多数
あるが、すべて類似の基本原理に基づいて動作する。こ
れについては、Szeによる“Nonvolatile Memory Device
s",Physics of Semiconductor Devices,pp.496−506,Jo
hn Wiley ＆ Sons Inc.New York,1981を参照のこと。た
とえば、電極上にではなく、特殊の二重誘電体絶縁装置
の中の深いトラップ内に電荷を蓄えるデバイスもある。
例として、（金属窒化酸化半導体に対する）MNOSメモリ
と、（電荷が、誘電体インターフェースに配置された金
属原子のサブモノレイヤ上に記憶される）ドープト・イ
ンターフェース二重誘電体記憶セルとが含まれる。
不運にも、これらすべてのメモリは、２つの深刻な問
題点を有している。第１の問題点は、既に指摘したよう
に、メモリへのデータの書き込みが非常に遅い（典型的
には、各セルについて１ミリ秒の10分の１）ことであ
る。第２の問題点は、これらすべてのデバイスは、セル
の動作がおよそ106〜107回の書き込み動作で劣化すると
いう、「摩耗」メカニズムを有することである。メモリ
がほんの数回プログラムが繰り返される程度ならば、こ
の摩耗メカニズムは何の問題も生じない。しかし、この
タイプのセルの読み出し／書き込みメモリとして用いよ
うとすれば、誘電体の摩耗の限界を直ちに越えてしま
う。106回の書き込み動作は、一般に高速の計算システ
ムでは、僅か数秒の間に行われるからである。
題点を有している。第１の問題点は、既に指摘したよう
に、メモリへのデータの書き込みが非常に遅い（典型的
には、各セルについて１ミリ秒の10分の１）ことであ
る。第２の問題点は、これらすべてのデバイスは、セル
の動作がおよそ106〜107回の書き込み動作で劣化すると
いう、「摩耗」メカニズムを有することである。メモリ
がほんの数回プログラムが繰り返される程度ならば、こ
の摩耗メカニズムは何の問題も生じない。しかし、この
タイプのセルの読み出し／書き込みメモリとして用いよ
うとすれば、誘電体の摩耗の限界を直ちに越えてしま
う。106回の書き込み動作は、一般に高速の計算システ
ムでは、僅か数秒の間に行われるからである。
これらの性質は、３つのメモリのタイプに関して、下
の表のように要約できる。この表は、不揮発性であり同
時に動作中に書き込み可能であるという半導体メモリ
は、現在は存在しないことを示している。 RAM ROM PROM 不揮発性か × ○ ○ 動作中書き込み可能か ○ × × 過去10年間のDRAM開発のほとんどはシリコンでなされ
てきた。近年になって、広いバンドギャップ（広バンド
ギャップ）材料の種種の開発が、他の半導体デバイスに
対してもなされるようになった。炭化シリコン中の電界
効果トランジスタ及び金属絶縁半導体キャパシタに対す
るこのような開発の例が、Palmour等による“High−Tem
perature Depletion−Mode Metal−Oxide−Semiconduct
or Field−Effect−Transistors In Beta−SiC Thin Fi
lms"Applied Physics Letter,14 December 1987,pp.202
8−2030、及びPalmourによる米国特許第4875083号“Met
al−Insulator−Semiconductor Capacitor Formed On S
ilicon Carbide"に開示されている。さらに、ガリウム
砒素（GaAs）等のより広いバンドギャップを有する半導
体内に１トランジスタのDRAMセルを作ることも、近年試
みられてきた。最近は、室温で４〜６時間の記憶時間が
GaAsによって達成できることが示されている。このよう
な長い記憶時間は、シリコン（1.12eV）と比較して高い
バンドギャップ（1.42eV）を用いたことによる結果であ
る。
の表のように要約できる。この表は、不揮発性であり同
時に動作中に書き込み可能であるという半導体メモリ
は、現在は存在しないことを示している。 RAM ROM PROM 不揮発性か × ○ ○ 動作中書き込み可能か ○ × × 過去10年間のDRAM開発のほとんどはシリコンでなされ
てきた。近年になって、広いバンドギャップ（広バンド
ギャップ）材料の種種の開発が、他の半導体デバイスに
対してもなされるようになった。炭化シリコン中の電界
効果トランジスタ及び金属絶縁半導体キャパシタに対す
るこのような開発の例が、Palmour等による“High−Tem
perature Depletion−Mode Metal−Oxide−Semiconduct
or Field−Effect−Transistors In Beta−SiC Thin Fi
lms"Applied Physics Letter,14 December 1987,pp.202
8−2030、及びPalmourによる米国特許第4875083号“Met
al−Insulator−Semiconductor Capacitor Formed On S
ilicon Carbide"に開示されている。さらに、ガリウム
砒素（GaAs）等のより広いバンドギャップを有する半導
体内に１トランジスタのDRAMセルを作ることも、近年試
みられてきた。最近は、室温で４〜６時間の記憶時間が
GaAsによって達成できることが示されている。このよう
な長い記憶時間は、シリコン（1.12eV）と比較して高い
バンドギャップ（1.42eV）を用いたことによる結果であ
る。
残念なことに、GaAsデバイスは、リフレッシュなしに
は４〜６時間以上は記憶を保持できない。電荷が、この
時間にわたってGaAs内で熱的に生じる漏れ電流に起因し
てゆっくりと放電するからである。また、GaAsデバイス
は、GaAs構造に対しては発生期の酵素が存在しない（す
なわち、GaAsはパッシベーションの能力が不足してい
る）ので、露出した側壁における漏れ電流に支配され
る。この表面での漏れは、GaAsデバイスの記憶時間を減
少させる。
は４〜６時間以上は記憶を保持できない。電荷が、この
時間にわたってGaAs内で熱的に生じる漏れ電流に起因し
てゆっくりと放電するからである。また、GaAsデバイス
は、GaAs構造に対しては発生期の酵素が存在しない（す
なわち、GaAsはパッシベーションの能力が不足してい
る）ので、露出した側壁における漏れ電流に支配され
る。この表面での漏れは、GaAsデバイスの記憶時間を減
少させる。
したがって、現時点では、リフレッシュなしでも記憶
内容が所定時間以上維持されるDRAMは存在していない。
内容が所定時間以上維持されるDRAMは存在していない。
発明の概要
したがって、本発明は、書き込み可能であって同時に
不揮発性でもある半導体メモリ装置と、セルへの多数の
書き込み動作の後でもセルが劣化しない半導体メモリ装
置と、漏れ電流が本質的に少ない広いバンドギャップを
有する半導体を用いることによって記憶時間を増加させ
た半導体メモリ装置と、を提供する。
不揮発性でもある半導体メモリ装置と、セルへの多数の
書き込み動作の後でもセルが劣化しない半導体メモリ装
置と、漏れ電流が本質的に少ない広いバンドギャップを
有する半導体を用いることによって記憶時間を増加させ
た半導体メモリ装置と、を提供する。
本発明のこれらの特徴及び利点は、バイポーラ及びMO
Sの２つの構造上の構成を有するセルからなる不揮発性
ランダムアクセス・メモリ（NVRAM）によって提供され
る。バイポーラ型のNVRAMセルは、第１の導電形のシリ
コン・カーバイドの第１の領域を有する。炭化シリコン
の第２の領域は第１の領域上に層になり、フローティン
グ・コレクタ領域を定義し、第１の領域とは逆の導電形
を有する。炭化シリコンの第３の領域は第２の領域の上
の層として形成され、ベース領域を定義し、第１の領域
と同じ導電形を有する。炭化シリコンの第４の領域は第
３の領域の上の層として形成され、第２の領域と同じ導
電形を有する。第１の領域とフローティング・コレクタ
領域とが電荷蓄積デバイスを形成し、フローティング・
コレクタ領域、ベース領域、エミッタ領域が、バイポー
ラトランジスタを形成する。
Sの２つの構造上の構成を有するセルからなる不揮発性
ランダムアクセス・メモリ（NVRAM）によって提供され
る。バイポーラ型のNVRAMセルは、第１の導電形のシリ
コン・カーバイドの第１の領域を有する。炭化シリコン
の第２の領域は第１の領域上に層になり、フローティン
グ・コレクタ領域を定義し、第１の領域とは逆の導電形
を有する。炭化シリコンの第３の領域は第２の領域の上
の層として形成され、ベース領域を定義し、第１の領域
と同じ導電形を有する。炭化シリコンの第４の領域は第
３の領域の上の層として形成され、第２の領域と同じ導
電形を有する。第１の領域とフローティング・コレクタ
領域とが電荷蓄積デバイスを形成し、フローティング・
コレクタ領域、ベース領域、エミッタ領域が、バイポー
ラトランジスタを形成する。
金属酸化膜半導体（MOS）NVRAMセルは、炭化シリコン
の第１の導電形の第１の領域を有する。逆の導電形の炭
化シリコンの第２の領域が第１の領域上に形成され、ソ
ース領域を定義する。第２の領域と同じ導電形の炭化シ
リコンの第３の領域が第１の領域内に第２の領域とは離
間されて形成され、ドレイン領域を定義する。絶縁層が
ソース領域とドレイン領域とそれらの間の第１の領域と
の上に置かれる。ゲート層がソース領域とドレイン領域
との間の絶縁層上に置かれ、正のバイアスがゲート層に
加えられる場合にはソースとドレインとの間の第１の領
域内にチャネル領域を定義することにより、ソース、チ
ャネル、ドレイン領域が金属酸化膜半導体電界効果トラ
ンジスタ（MOSFET）を規定する。導電層がドレイン領域
上の絶縁層上に置かれ、MOSキャパシタを規定する。
の第１の導電形の第１の領域を有する。逆の導電形の炭
化シリコンの第２の領域が第１の領域上に形成され、ソ
ース領域を定義する。第２の領域と同じ導電形の炭化シ
リコンの第３の領域が第１の領域内に第２の領域とは離
間されて形成され、ドレイン領域を定義する。絶縁層が
ソース領域とドレイン領域とそれらの間の第１の領域と
の上に置かれる。ゲート層がソース領域とドレイン領域
との間の絶縁層上に置かれ、正のバイアスがゲート層に
加えられる場合にはソースとドレインとの間の第１の領
域内にチャネル領域を定義することにより、ソース、チ
ャネル、ドレイン領域が金属酸化膜半導体電界効果トラ
ンジスタ（MOSFET）を規定する。導電層がドレイン領域
上の絶縁層上に置かれ、MOSキャパシタを規定する。
図面の簡単な説明
図１（ａ）〜１（ｃ）は、本発明によるバイポーラ型
のNVRAMセル構造の概略である。
のNVRAMセル構造の概略である。
図２（ａ）〜２（ｄ）は、本発明によるnpnバイポー
ラNVRAMセル構造のバンドダイアグラムの概略である。
ラNVRAMセル構造のバンドダイアグラムの概略である。
図３（ａ）、３（ｂ）は、３つの異なる大きさのSiC
サンプルに関する、時間を横軸にとったリカバリー時間
のグラフである。
サンプルに関する、時間を横軸にとったリカバリー時間
のグラフである。
図４は、本発明によるバイポーラ型のNVRAMセルの書
き込みの概略を示している。
き込みの概略を示している。
図５（ａ）〜５（ｄ）は、本発明による不揮発性MOSR
AMセルの概略を示している。
AMセルの概略を示している。
図６は、水銀（Hg）プローブによって測定されたｐ形
の炭化シリコンMOSキャパシタのキャパシタンス−電圧
（Ｃ−Ｖ）曲線を示している。
の炭化シリコンMOSキャパシタのキャパシタンス−電圧
（Ｃ−Ｖ）曲線を示している。
図７（ａ）〜７（ｃ）は、本発明による、改善された
伝達特性を有するエンハンスメントモードのｎチャネル
6H−SiCのMOSFETの電流−電圧特性を図示している。
伝達特性を有するエンハンスメントモードのｎチャネル
6H−SiCのMOSFETの電流−電圧特性を図示している。
図８は、6H−SiCのnpn記憶キャパシタに関する159℃
で得られたキャパシタンス−時間（Ｃ−ｔ）の変化を示
している。
で得られたキャパシタンス−時間（Ｃ−ｔ）の変化を示
している。
発明の詳細な説明
次に、好適実施例を示している添付の図面を参照しな
がら、本発明を更に詳細に説明する。しかし、本発明
は、多くの別の形式でも実施することができるのであ
り、ここに示す実施例に限定されるものと解されるべき
ではない。むしろ、この実施例は、ここでの開示が十分
かつ完全であり本発明の範囲を当業者に十分に伝えるた
めに与えられている。類似の構成要素には類似の参照番
号が一貫して付けられている。
がら、本発明を更に詳細に説明する。しかし、本発明
は、多くの別の形式でも実施することができるのであ
り、ここに示す実施例に限定されるものと解されるべき
ではない。むしろ、この実施例は、ここでの開示が十分
かつ完全であり本発明の範囲を当業者に十分に伝えるた
めに与えられている。類似の構成要素には類似の参照番
号が一貫して付けられている。
SiCの優れた特性は長年知られていたが、半導体とし
てのSiCの利用は、主に結晶の質と大きさの問題のため
に、非常に限定されていた。しかし最近、技術における
ブレークスルーが、SiCから商業的に実現可能な半導体
装置の製造に関してなされた。すなわち、Kong等による
米国特許第4912064号“Homoepitaxial Growth of Alpha
−SiC Thin Films and Semiconductor Devices Fabrica
ted Thereon"、Parmourによる米国特許第4981551号“Dr
y Etching of Silicon Carbide"、Davis等による米国特
許第4866005号“Sublimation of Silicon Carbide to P
roduce Large,Device Quality Single Crystals of Sil
icon Carbide"、Edmond等による米国特許第4947218号
“Ｐ−N Junction Diode in Silicon Carbide"、Davis
等による米国特許第4912063号“Beta−SiC Thin Films
and Semiconductor Devices Fabricated Thereon"、Pal
merによる米国特許第4875083号“Metal−Insulator−Se
miconductor Capasitor Formed on Silicon Carbide"な
どである。
てのSiCの利用は、主に結晶の質と大きさの問題のため
に、非常に限定されていた。しかし最近、技術における
ブレークスルーが、SiCから商業的に実現可能な半導体
装置の製造に関してなされた。すなわち、Kong等による
米国特許第4912064号“Homoepitaxial Growth of Alpha
−SiC Thin Films and Semiconductor Devices Fabrica
ted Thereon"、Parmourによる米国特許第4981551号“Dr
y Etching of Silicon Carbide"、Davis等による米国特
許第4866005号“Sublimation of Silicon Carbide to P
roduce Large,Device Quality Single Crystals of Sil
icon Carbide"、Edmond等による米国特許第4947218号
“Ｐ−N Junction Diode in Silicon Carbide"、Davis
等による米国特許第4912063号“Beta−SiC Thin Films
and Semiconductor Devices Fabricated Thereon"、Pal
merによる米国特許第4875083号“Metal−Insulator−Se
miconductor Capasitor Formed on Silicon Carbide"な
どである。
図１（ａ）において、基本的なバイポーラNVRAMセル
構造18は、ｐ形の6H−SiC基板24の上に形成されたドー
ピングのタイプが交互に変化する炭化シリコンの４つの
領域からなっている。SiCのｐ形の第１の領域26が基板2
4上に形成されている。基板24は、接地電位20にある第
１のオーミック接点22を有している。第１のオーミック
接点22は、好ましくは、ｐ型のSiC基板に対してはアル
ミニウム合金であり、ｎ形のSiC基板に対してはニッケ
ル（Ni）である。ドープされていないSiCの第１の層28
がｐ形の第１の領域26上に形成され、ｐ形の第１の領域
26から流れる漏れ電流を減少させる。SiCのｎ形の第２
の領域30がｐ形の第１の領域26上に形成され、48で示さ
れているバイポーラトランジスタのフローティング・コ
レクタ領域を画定する。ドープされていないSiCの第２
の層32がｎ形の第２の領域30上に形成され、やはり、第
２の領域30から流れる漏れ電流を減少させる。SiCのｐ
形の第３の領域34がドープされていないSiCの第２の層3
2上に形成され、バイポーラトランジスタ48のベース領
域を画定する。48で示されているバイポーラトランジス
タのフローティング・コレクタ領域を画定する。SiCの
ｎ形の第４の領域36が第３の領域34上に形成され、バイ
ポーラトランジスタ48のエミッタ領域を画定する。この
４領域構造18は、フローティング・コレクタ30を有する
npnバイポーラトランジスタ48として見ることができ、
フローティング・コレクタ領域30は逆バイアスされたpn
p接合キャパシタ46を介して容量的に接地されている。
４領域構造の露出された側壁と基板24の露出された表面
は、二酸化シリコン（SiO2）の層33で覆われ、これらの
領域からの漏れ電流を減少させる。好ましくはニッケル
である第２のオーミック接点38はエミッタ領域36上に作
られ、電圧が印加された場合に情報を記憶装置に書き込
むために、メモリ・セルのアレイのビット線40に接続さ
れている。好ましくはアルミニウム合金である第３のオ
ーミック接点42はベース領域34上に作られ、メモリ・セ
ルのアレイのワード線44に接続される。ｎ形のフローテ
ィング・コレクタ領域30には、電気的接点は作らない。
構造18は、ｐ形の6H−SiC基板24の上に形成されたドー
ピングのタイプが交互に変化する炭化シリコンの４つの
領域からなっている。SiCのｐ形の第１の領域26が基板2
4上に形成されている。基板24は、接地電位20にある第
１のオーミック接点22を有している。第１のオーミック
接点22は、好ましくは、ｐ型のSiC基板に対してはアル
ミニウム合金であり、ｎ形のSiC基板に対してはニッケ
ル（Ni）である。ドープされていないSiCの第１の層28
がｐ形の第１の領域26上に形成され、ｐ形の第１の領域
26から流れる漏れ電流を減少させる。SiCのｎ形の第２
の領域30がｐ形の第１の領域26上に形成され、48で示さ
れているバイポーラトランジスタのフローティング・コ
レクタ領域を画定する。ドープされていないSiCの第２
の層32がｎ形の第２の領域30上に形成され、やはり、第
２の領域30から流れる漏れ電流を減少させる。SiCのｐ
形の第３の領域34がドープされていないSiCの第２の層3
2上に形成され、バイポーラトランジスタ48のベース領
域を画定する。48で示されているバイポーラトランジス
タのフローティング・コレクタ領域を画定する。SiCの
ｎ形の第４の領域36が第３の領域34上に形成され、バイ
ポーラトランジスタ48のエミッタ領域を画定する。この
４領域構造18は、フローティング・コレクタ30を有する
npnバイポーラトランジスタ48として見ることができ、
フローティング・コレクタ領域30は逆バイアスされたpn
p接合キャパシタ46を介して容量的に接地されている。
４領域構造の露出された側壁と基板24の露出された表面
は、二酸化シリコン（SiO2）の層33で覆われ、これらの
領域からの漏れ電流を減少させる。好ましくはニッケル
である第２のオーミック接点38はエミッタ領域36上に作
られ、電圧が印加された場合に情報を記憶装置に書き込
むために、メモリ・セルのアレイのビット線40に接続さ
れている。好ましくはアルミニウム合金である第３のオ
ーミック接点42はベース領域34上に作られ、メモリ・セ
ルのアレイのワード線44に接続される。ｎ形のフローテ
ィング・コレクタ領域30には、電気的接点は作らない。
図１（ｂ）には対応するバイポーラトランジスタ48の
回路図が示されているが、NVRAMセル18は、電位が印加
された場合に情報を記憶装置に書き込むためビット線40
と、記憶キャパシタ46と、該キャパシタ46をビット線40
に電気的に接続するバイポーラトランジスタ48のエミッ
タ領域36とを備えている。ワード線44は、バイポーラト
ランジスタ48のベース領域34に電気的に接続されてい
る。
回路図が示されているが、NVRAMセル18は、電位が印加
された場合に情報を記憶装置に書き込むためビット線40
と、記憶キャパシタ46と、該キャパシタ46をビット線40
に電気的に接続するバイポーラトランジスタ48のエミッ
タ領域36とを備えている。ワード線44は、バイポーラト
ランジスタ48のベース領域34に電気的に接続されてい
る。
バイポーラDRAMセルの動作は、図２のバンド図を参照
すれば理解されよう。平衡状態では、フェルミ準位は、
図２（ａ）に示されるように、４領域構造18を通じて平
坦すなわち変化がない。図２（ｂ）を参照すると、ｎ形
のフローティング・コレクタ領域30から電子を除去する
ために、ベース領域34とエミッタ領域36とが正とされ、
コレクタ・ベース接合を順バイアスし、電子をベース領
域34を通過してエミッタ領域36まで拡散させる。定常的
な電流の流れは存在しないが、これは、ｎ形のフローテ
ィング・コレクタ領域30が、ｐ形の第１の領域26に対し
て、逆バイアスされたダイオードによって孤立している
からである。結果的に、電子は、コレクタがワード線44
の正の電位に達するまでの間だけ、フローティング・コ
レクタ領域30から流れる。この時点で、コレクタ・ベー
ス接合はもはや順バイアスされておらず、書き込みが完
了する。
すれば理解されよう。平衡状態では、フェルミ準位は、
図２（ａ）に示されるように、４領域構造18を通じて平
坦すなわち変化がない。図２（ｂ）を参照すると、ｎ形
のフローティング・コレクタ領域30から電子を除去する
ために、ベース領域34とエミッタ領域36とが正とされ、
コレクタ・ベース接合を順バイアスし、電子をベース領
域34を通過してエミッタ領域36まで拡散させる。定常的
な電流の流れは存在しないが、これは、ｎ形のフローテ
ィング・コレクタ領域30が、ｐ形の第１の領域26に対し
て、逆バイアスされたダイオードによって孤立している
からである。結果的に、電子は、コレクタがワード線44
の正の電位に達するまでの間だけ、フローティング・コ
レクタ領域30から流れる。この時点で、コレクタ・ベー
ス接合はもはや順バイアスされておらず、書き込みが完
了する。
図２（ｃ）に示したベース領域34とエミッタ領域36と
が接地されている場合には、フローティング・コレクタ
領域30は正の電位に維持され、接地電位にある両側のｐ
領域に対して効果的に逆バイアスされている。フローテ
ィング・コレクタ領域30は、逆バイアスされた接合の空
乏（デプレッション）領域内の電子−正孔対の熱発生
が、除かれた電子を徐々に補充するまで、正の電位に維
持される。このプロセスは、SiC等の広いバンドギャッ
プの半導体では、非常にゆっくりと進行する。電子を再
度注入するために、（ワード線44に接続されている）ベ
ース領域34は、僅かに正にされ、エミッタ・ベース接合
を順バイアスし、電子がベース領域34を通過してフロー
ティング・コレクタ領域30まで拡散するのを許容する。
これは、図２（ｄ）に示されている。
が接地されている場合には、フローティング・コレクタ
領域30は正の電位に維持され、接地電位にある両側のｐ
領域に対して効果的に逆バイアスされている。フローテ
ィング・コレクタ領域30は、逆バイアスされた接合の空
乏（デプレッション）領域内の電子−正孔対の熱発生
が、除かれた電子を徐々に補充するまで、正の電位に維
持される。このプロセスは、SiC等の広いバンドギャッ
プの半導体では、非常にゆっくりと進行する。電子を再
度注入するために、（ワード線44に接続されている）ベ
ース領域34は、僅かに正にされ、エミッタ・ベース接合
を順バイアスし、電子がベース領域34を通過してフロー
ティング・コレクタ領域30まで拡散するのを許容する。
これは、図２（ｄ）に示されている。
バイポーラNVRAMセルは、ワード線44とビット線40と
の両方が接地電位（図２（ａ）と図２（ｃ））にある場
合に、データを記憶する。これは、半導体メモリ装置に
電圧が印加されていない場合にデータが記憶されるとい
うことを意味する。結果的に、このタイプのメモリは、
一時的な電力の遮断に関しては、この一時的遮断がセル
の通常の記憶時間と比較して短ければ、不揮発性と考え
られる。
の両方が接地電位（図２（ａ）と図２（ｃ））にある場
合に、データを記憶する。これは、半導体メモリ装置に
電圧が印加されていない場合にデータが記憶されるとい
うことを意味する。結果的に、このタイプのメモリは、
一時的な電力の遮断に関しては、この一時的遮断がセル
の通常の記憶時間と比較して短ければ、不揮発性と考え
られる。
このような不揮発性の装置の動作は、図１（ｃ）の1
8′で示したnpn記憶キャパシタ層の使用以外は図１
（ａ）に示したものと本質的には同じ構成によって実現
される。更に、当業者には知られているように、炭化シ
リコンは、ポリタイプと呼ばれる多くの異なった態様で
結晶化する。本発明のNVRAMは、3C、2H、4H、6H、15Rの
ポリタイプを含む多くの様々なポリタイプにおいて形成
される。
8′で示したnpn記憶キャパシタ層の使用以外は図１
（ａ）に示したものと本質的には同じ構成によって実現
される。更に、当業者には知られているように、炭化シ
リコンは、ポリタイプと呼ばれる多くの異なった態様で
結晶化する。本発明のNVRAMは、3C、2H、4H、6H、15Rの
ポリタイプを含む多くの様々なポリタイプにおいて形成
される。
再び図１（ｃ）を参照すると、NVRAMセル18′は、SiC
内に構成され、その動作は、ｎ＋ベース領域34′とｎ形
基板24′との間のキャパシタンスをモニタすることによ
って確認される。フローティング・コレクタ領域30′が
基板24′に関してゼロバイアスにあることを確認するた
めに、セル18′は時間ｔ＜０だけ露光され、記憶ノード
のnpn接合をわずかに順バイアスされた状態にする。露
光は、記憶動作の目的には要求されないが、ここではサ
ンプル動作を確認するために行われている。時間ｔ＝０
においては、光は遮断されて、過剰キャリアの再結合に
より、セル18′がそのゼロバイアスの平衡値に戻され
る。
内に構成され、その動作は、ｎ＋ベース領域34′とｎ形
基板24′との間のキャパシタンスをモニタすることによ
って確認される。フローティング・コレクタ領域30′が
基板24′に関してゼロバイアスにあることを確認するた
めに、セル18′は時間ｔ＜０だけ露光され、記憶ノード
のnpn接合をわずかに順バイアスされた状態にする。露
光は、記憶動作の目的には要求されないが、ここではサ
ンプル動作を確認するために行われている。時間ｔ＝０
においては、光は遮断されて、過剰キャリアの再結合に
より、セル18′がそのゼロバイアスの平衡値に戻され
る。
数千秒後に、正のパルスが線40′に印加され、セル1
8′のキャパシタンスが急峻に減少する。その後にバイ
アスが除去されると、キャパシタンスの指数関数的なリ
カバリーが観察される。セルの記憶時間は、セルがその
平衡値から1/e（ただし、ｅは自然対数すなわちネーピ
アの対数の底）以内にキャパシタンスが戻るのに要する
時間として定義される。
8′のキャパシタンスが急峻に減少する。その後にバイ
アスが除去されると、キャパシタンスの指数関数的なリ
カバリーが観察される。セルの記憶時間は、セルがその
平衡値から1/e（ただし、ｅは自然対数すなわちネーピ
アの対数の底）以内にキャパシタンスが戻るのに要する
時間として定義される。
図３（ａ）及び図３（ｂ）には、図１（ｃ）に示した
３つの異なるサイズのnpnのSiC記憶キャパシタのセルに
つき、温度を横軸にとってリカバリー時間（τＳ）を図
示している。それぞれのサイズは、直径が、38.1μｍ、
76.2μｍ、101.6μｍである。発生プロセスに対する活
性化エネルギEAは、次の式を用いてこのデータへの指数
関数的な適合から決定される。
３つの異なるサイズのnpnのSiC記憶キャパシタのセルに
つき、温度を横軸にとってリカバリー時間（τＳ）を図
示している。それぞれのサイズは、直径が、38.1μｍ、
76.2μｍ、101.6μｍである。発生プロセスに対する活
性化エネルギEAは、次の式を用いてこのデータへの指数
関数的な適合から決定される。
τＳ＝C1exp（EA/kST）
ここで、C1は比例定数、kSはボルツマン定数、Ｔは絶対
温度を表す。リカバリーのプロセスは、バンドギャップ
の半分に近い約1.48eVの活性化エネルギによって熱的に
活性化される。図３（ａ）では、小さいセルほどより短
いリカバリー時間を示していることがわかる。りかばり
ー時間はセルすなわちデバイスのサイズに関係するの
で、周囲（perimeter）の熱発生は重要である。図３
（ａ）の周囲の熱発生の速度から、1.55eVの活性化エネ
ルギが決定される。
温度を表す。リカバリーのプロセスは、バンドギャップ
の半分に近い約1.48eVの活性化エネルギによって熱的に
活性化される。図３（ａ）では、小さいセルほどより短
いリカバリー時間を示していることがわかる。りかばり
ー時間はセルすなわちデバイスのサイズに関係するの
で、周囲（perimeter）の熱発生は重要である。図３
（ａ）の周囲の熱発生の速度から、1.55eVの活性化エネ
ルギが決定される。
したがって、本発明の発明者たちは、この周囲の発生
関係を調査し、リカバリー時間がセルのエッジのパッシ
ベーションに用いる酸化の条件に左右されるかどうかを
調べた。図３（ａ）の結果はウェット酸化を用いたもの
であり、第２のロットではドライ酸化を行った。図３
（ｂ）では、ドライ酸化とウェット酸化の両方につい
て、SiCセルの温度を横軸にとってリカバリー時間を図
解的に比較している。両サンプルは熱的に活性化されて
いるが、ドライ酸化のサンプルはウェット酸化のサンプ
ルよりもはるかに低い温度で同等のリカバリー時間を示
している。活性化エネルギも、0.6〜0.8eVまで減少し
た。図３（ｂ）には、GaAs内の同様の構造上でのリカバ
リー時間も示してある。明らかに、SiCでの電荷リカバ
リーは、GaAsにおいてよりもはるかに長い。
関係を調査し、リカバリー時間がセルのエッジのパッシ
ベーションに用いる酸化の条件に左右されるかどうかを
調べた。図３（ａ）の結果はウェット酸化を用いたもの
であり、第２のロットではドライ酸化を行った。図３
（ｂ）では、ドライ酸化とウェット酸化の両方につい
て、SiCセルの温度を横軸にとってリカバリー時間を図
解的に比較している。両サンプルは熱的に活性化されて
いるが、ドライ酸化のサンプルはウェット酸化のサンプ
ルよりもはるかに低い温度で同等のリカバリー時間を示
している。活性化エネルギも、0.6〜0.8eVまで減少し
た。図３（ｂ）には、GaAs内の同様の構造上でのリカバ
リー時間も示してある。明らかに、SiCでの電荷リカバ
リーは、GaAsにおいてよりもはるかに長い。
アクセス用のトランジスタ48を介するセル18への書き
込みが、図４に図示されている。上の波形はワード線44
（ベース）と基板接点22との間で測定された室温でのセ
ル18のキャパシタンスであり、下の波形はビット線40
（エミッタ）接点に印加された電圧である。１目盛が10
0秒であるこの時間スケールでは、短い１ミリ秒のワー
ド線パルスは、デジタル化オシロスコープでは捕捉でき
ず、したがって、この図には示されていない。これらの
３ボルト、１ミリ秒のワード線パルスは、キャパシタン
ス信号が急激に変化する場合に生じる。ビット線40上の
データは、各ワード線パルスの間にセル18内に書き込ま
れる。
込みが、図４に図示されている。上の波形はワード線44
（ベース）と基板接点22との間で測定された室温でのセ
ル18のキャパシタンスであり、下の波形はビット線40
（エミッタ）接点に印加された電圧である。１目盛が10
0秒であるこの時間スケールでは、短い１ミリ秒のワー
ド線パルスは、デジタル化オシロスコープでは捕捉でき
ず、したがって、この図には示されていない。これらの
３ボルト、１ミリ秒のワード線パルスは、キャパシタン
ス信号が急激に変化する場合に生じる。ビット線40上の
データは、各ワード線パルスの間にセル18内に書き込ま
れる。
初期においては、論理１がNVRAMセル18に記憶され、
低キャパシタンスが測定される。第１のパルスの間には
ビット線電圧はロー・レベルであり、キャパシタンスは
上昇し、セル18がそのゼロ・バイアス平衡状態に戻って
いることを示す。この時点でのキャパシタンスの減少は
順バイアスされたベース・コレクタpn接合のターンオフ
時間に起因する。同様に、第２のワード線パルスの間に
は、ビット線電圧がハイ・レベルである場合には、キャ
パシタンス（容量）は下降し、電荷が記憶キャパシタか
ら除去されていることを示す。
低キャパシタンスが測定される。第１のパルスの間には
ビット線電圧はロー・レベルであり、キャパシタンスは
上昇し、セル18がそのゼロ・バイアス平衡状態に戻って
いることを示す。この時点でのキャパシタンスの減少は
順バイアスされたベース・コレクタpn接合のターンオフ
時間に起因する。同様に、第２のワード線パルスの間に
は、ビット線電圧がハイ・レベルである場合には、キャ
パシタンス（容量）は下降し、電荷が記憶キャパシタか
ら除去されていることを示す。
記憶された情報は、低キャパシタンス活性プローブを
用いてビット線電圧をモニタすることによって電気的に
読み出される。集積化されたNVRAM又はNVRAMセルのアレ
イでは、この電圧差はセンス（検知）増幅器によって検
出され、データ読み出しのためにラッチされる。この新
しいメモリの速度は、今日において入手可能な最も高速
のシリコン・ダイナミック・メモリと同等である。
用いてビット線電圧をモニタすることによって電気的に
読み出される。集積化されたNVRAM又はNVRAMセルのアレ
イでは、この電圧差はセンス（検知）増幅器によって検
出され、データ読み出しのためにラッチされる。この新
しいメモリの速度は、今日において入手可能な最も高速
のシリコン・ダイナミック・メモリと同等である。
6H−SiC内のバイポーラNVRAMセル18は、従来公知のGa
AsDRAMとは異なる重要な構造上の差を有しており、SiC
内の記憶時間を著しく向上させる。これは、すべて露出
された半導体表面、特にメサ側壁に対する高品質の熱Si
O2パッシベーションの利用である。上述のように、GaAs
メモリ装置は、露出された側壁における熱発生に支配さ
れ、この発生は、酸化パッシベーションによってSiC装
置において、より低いものである。
AsDRAMとは異なる重要な構造上の差を有しており、SiC
内の記憶時間を著しく向上させる。これは、すべて露出
された半導体表面、特にメサ側壁に対する高品質の熱Si
O2パッシベーションの利用である。上述のように、GaAs
メモリ装置は、露出された側壁における熱発生に支配さ
れ、この発生は、酸化パッシベーションによってSiC装
置において、より低いものである。
トランジスタMOSNVRAMのセルの階層構造が、図５に示
されている。これらのセルは、ｎチャネルMOSFETの場合
で図解されている。ｐチャネルMOSFETであっても、かま
わない。図５におけるｎチャネルMOSFETの動作に関する
説明は、すべてのドーピングと電圧が反転されれば、ｐ
チャネルMOSFETにも等しく適用できることがわかる。ま
た、本発明は、相補型金属酸化膜半導体（CMOS）RAM装
置にも応用できる。
されている。これらのセルは、ｎチャネルMOSFETの場合
で図解されている。ｐチャネルMOSFETであっても、かま
わない。図５におけるｎチャネルMOSFETの動作に関する
説明は、すべてのドーピングと電圧が反転されれば、ｐ
チャネルMOSFETにも等しく適用できることがわかる。ま
た、本発明は、相補型金属酸化膜半導体（CMOS）RAM装
置にも応用できる。
図５（ａ）のNVRAMセル60は、接地電位62に接続され
た炭化シリコンのｐ形の第１の領域64を備えている。炭
化シリコンのｎ形の第２の領域66は、ｐ形の第１の領域
64内に形成され、ソース領域を画成する。ｎ形の第２の
領域64がインプラントされているが、同様の結果はｎ＋
層のエピタキシャル成長と反応性イオン・エッチングと
によっても達成され、セル全体に対してｎ＋メサが形成
される。炭化シリコンのｎ形の第３の領域68がｐ形の第
１の領域64内にインプラントされ、ドレイン領域を画定
する。ｐ形の第１の領域64の一部は、第２の領域66と第
３の領域68との間にある。二酸化シリコン層70が、絶縁
層と酸化パッシベーション層との両方用として、ｐ形の
第１の領域64上に形成される。
た炭化シリコンのｐ形の第１の領域64を備えている。炭
化シリコンのｎ形の第２の領域66は、ｐ形の第１の領域
64内に形成され、ソース領域を画成する。ｎ形の第２の
領域64がインプラントされているが、同様の結果はｎ＋
層のエピタキシャル成長と反応性イオン・エッチングと
によっても達成され、セル全体に対してｎ＋メサが形成
される。炭化シリコンのｎ形の第３の領域68がｐ形の第
１の領域64内にインプラントされ、ドレイン領域を画定
する。ｐ形の第１の領域64の一部は、第２の領域66と第
３の領域68との間にある。二酸化シリコン層70が、絶縁
層と酸化パッシベーション層との両方用として、ｐ形の
第１の領域64上に形成される。
ゲート電極層72は、ソース領域66とドレイン領域68と
の間の二酸化シリコン層70上に形成され、ソース領域66
とドレイン領域68との間のｐ形の第１の領域64内にチャ
ネル領域74を画成する。正のバイアスがゲート電極層72
に加えられる場合には、ソース領域66、ドレイン領域6
8、チャネル領域74のすべてで、MOSFET76を画定する。
の間の二酸化シリコン層70上に形成され、ソース領域66
とドレイン領域68との間のｐ形の第１の領域64内にチャ
ネル領域74を画成する。正のバイアスがゲート電極層72
に加えられる場合には、ソース領域66、ドレイン領域6
8、チャネル領域74のすべてで、MOSFET76を画定する。
導電性電極層78が、MOSFET76のドレイン領域68に隣接
する二酸化シリコン層70上に形成され、ドレイン領域68
に隣接するMOSキャパシタ80を画定する。正のバイアス
がMOSFET76のゲート接点層72に加えられた場合には、こ
のバイアスがソース領域66とドレイン領域68との間のキ
ャリアの流れを促進することにより、隣接するMOSキャ
パシタ80のドレイン領域68と反転層82とはそのバイアス
が加えられたMOSキャパシタ80に対する単一の（アクテ
ィブ）活性領域を形成する。
する二酸化シリコン層70上に形成され、ドレイン領域68
に隣接するMOSキャパシタ80を画定する。正のバイアス
がMOSFET76のゲート接点層72に加えられた場合には、こ
のバイアスがソース領域66とドレイン領域68との間のキ
ャリアの流れを促進することにより、隣接するMOSキャ
パシタ80のドレイン領域68と反転層82とはそのバイアス
が加えられたMOSキャパシタ80に対する単一の（アクテ
ィブ）活性領域を形成する。
ビット線86に対するソース領域66へのオーミック接点
84が作られ、該接点は、MOS型のDRAMセル60への情報の
書き込み／読み出しをするためのものである。ワード線
88がゲート電極層72に取り付けられ、MOSFET76をバイア
スし、ビット線86からのビット線データをアドレス指定
する。
84が作られ、該接点は、MOS型のDRAMセル60への情報の
書き込み／読み出しをするためのものである。ワード線
88がゲート電極層72に取り付けられ、MOSFET76をバイア
スし、ビット線86からのビット線データをアドレス指定
する。
MOSキャパシタ80の導電性電極層78は、十分な電位を
有していることにより、電子の実質的な反転層82がｐ形
の第１の領域64内の導電性電極層78の下のインターフェ
ースに含まれる。反転層82の存否により、セル60内に記
憶された論理１と論理０とが表される。
有していることにより、電子の実質的な反転層82がｐ形
の第１の領域64内の導電性電極層78の下のインターフェ
ースに含まれる。反転層82の存否により、セル60内に記
憶された論理１と論理０とが表される。
セル60内にデータを書き込むためには、ワード線88は
正にされ、MOSFET76をオンしてMOS記憶キャパシタ80の
反転層82をビット線86に接続する。ビット線86が正であ
れば、電子は反転層82からビット線86に引き出され、そ
の結果、空の反転層82（論理１）が生じる。
正にされ、MOSFET76をオンしてMOS記憶キャパシタ80の
反転層82をビット線86に接続する。ビット線86が正であ
れば、電子は反転層82からビット線86に引き出され、そ
の結果、空の反転層82（論理１）が生じる。
ビット線86がほぼ接地である場合には、電子はビット
線86から反転層82に移動し、その結果、反転層82は満た
されることになる（論理０）。この満たされた反転層82
がセル60の平衡状態であり、減衰することはない。しか
し、空の反転層82は、MOS記憶キャパシタ80の下の空乏
層領域又は単一の活性領域内の熱発生に起因して徐々に
電子で満たされていく。MOS記憶キャパシタ80は、ワー
ド線88が接地に接続されている場合には、ビット線86か
ら孤立（アイソレイト）する。
線86から反転層82に移動し、その結果、反転層82は満た
されることになる（論理０）。この満たされた反転層82
がセル60の平衡状態であり、減衰することはない。しか
し、空の反転層82は、MOS記憶キャパシタ80の下の空乏
層領域又は単一の活性領域内の熱発生に起因して徐々に
電子で満たされていく。MOS記憶キャパシタ80は、ワー
ド線88が接地に接続されている場合には、ビット線86か
ら孤立（アイソレイト）する。
図５（ａ）の構造の実際的な問題は、イオン注入され
たｎ＋ドレイン注入領域68が、MOS記憶キャパシタ80の
反転層82と電気的に接触していることである。よって、
注入されたドレイン領域68内のアニールされていない損
傷から生じる発生電流により、記憶時間を減少させてし
まう。この問題は、図５（ｂ）のセル構造92によって解
消される。ここでは、図５（ａ）のｎ＋ドレイン拡散領
域68は除去され、MOS記憶キャパシタ80の導電性電極層7
8がMOSFET76のゲート電極層72に十分に近接して形成さ
れるので、連続する反転層94がそれらの間に存在する。
典型的な基板ドーピング及び酸化膜の厚さについては、
１μｍのオーダーのギャップが要求される。
たｎ＋ドレイン注入領域68が、MOS記憶キャパシタ80の
反転層82と電気的に接触していることである。よって、
注入されたドレイン領域68内のアニールされていない損
傷から生じる発生電流により、記憶時間を減少させてし
まう。この問題は、図５（ｂ）のセル構造92によって解
消される。ここでは、図５（ａ）のｎ＋ドレイン拡散領
域68は除去され、MOS記憶キャパシタ80の導電性電極層7
8がMOSFET76のゲート電極層72に十分に近接して形成さ
れるので、連続する反転層94がそれらの間に存在する。
典型的な基板ドーピング及び酸化膜の厚さについては、
１μｍのオーダーのギャップが要求される。
図５（ｂ）のセル構造92の細線リソグラフィは、MOSF
ET76のゲート電極層72がポリシリコンである場合には、
必要ではない。この場合には、図５（ｃ）に示すよう
に、ポリシリコンのゲート電極層72は部分的に酸化さ
れ、MOS記憶キャパシタ80の導電性電極層78は中間酸化
層98上に配置される。ここでは、MOSFET76のゲート電極
層72とMOS記憶キャパシタ80との間の小さな離間が、ポ
リシリコンの酸化によって形成される中間酸化層98によ
って自動的に与えられる。これらの構造の３つすべて
（図５（ａ）〜図５（ｃ））は実用性を有する。
ET76のゲート電極層72がポリシリコンである場合には、
必要ではない。この場合には、図５（ｃ）に示すよう
に、ポリシリコンのゲート電極層72は部分的に酸化さ
れ、MOS記憶キャパシタ80の導電性電極層78は中間酸化
層98上に配置される。ここでは、MOSFET76のゲート電極
層72とMOS記憶キャパシタ80との間の小さな離間が、ポ
リシリコンの酸化によって形成される中間酸化層98によ
って自動的に与えられる。これらの構造の３つすべて
（図５（ａ）〜図５（ｃ））は実用性を有する。
しかし、図５（ａ）〜図５（ｃ）に示されたセル構造
は、正のバイアスVp＞０がMOSキャパシタ80の導電性電
極層78上に留まる電子を閉じ込めるために、電位ウェル
すなわち反転層82を生成することを必要とする。この必
要性のため、セルは不揮発性ではないと考えられる。す
べての電力が除去されると、反転層82の中の電子はｐ形
の第１の領域64内に移動し、正孔と再結合する。しか
し、これらのセルは、拡張されたメモリ能力を有してお
り、リフレッシュが必要になるまでの時間は、他の既知
のDRAM装置よりもずっと長い。
は、正のバイアスVp＞０がMOSキャパシタ80の導電性電
極層78上に留まる電子を閉じ込めるために、電位ウェル
すなわち反転層82を生成することを必要とする。この必
要性のため、セルは不揮発性ではないと考えられる。す
べての電力が除去されると、反転層82の中の電子はｐ形
の第１の領域64内に移動し、正孔と再結合する。しか
し、これらのセルは、拡張されたメモリ能力を有してお
り、リフレッシュが必要になるまでの時間は、他の既知
のDRAM装置よりもずっと長い。
このリフレッシュの問題を回避するには、２つのアプ
ローチが可能である。第１のアプローチは、MOSキャパ
シタ80のスレショルドをイオン注入によって負の値にシ
フトさせることである。第２のアプローチは、MOSキャ
パシタ80の二酸化シリコン層70の下のｎ＋注入された領
域68を延長させることである。これにより、表面上に電
位ウェルを作って反転層82を含ませる必要はなく、ま
た、Vpを接地電位100に接続することができる。
ローチが可能である。第１のアプローチは、MOSキャパ
シタ80のスレショルドをイオン注入によって負の値にシ
フトさせることである。第２のアプローチは、MOSキャ
パシタ80の二酸化シリコン層70の下のｎ＋注入された領
域68を延長させることである。これにより、表面上に電
位ウェルを作って反転層82を含ませる必要はなく、ま
た、Vpを接地電位100に接続することができる。
これをイオン注入なしに達成するために、図５（ｄ）
のセル構造104が採用される。このセル構造104では、ｎ
＋領域66′、68′がエピタキシャル成長の間にドープさ
れ、MOSFET76′のチャネル領域74′がゲートの酸化に先
立ってリセス・エッチングによって形成される。導電性
電極層78′が、次に、MOSFET76′のドレイン領域68′の
一部の上に層に形成される。この構造104は、MOSキャパ
シタとｎ＋ｐ接合のキャパシタンスとの両方が電荷を蓄
えるので、いくぶん高い電荷蓄積密度を与える。また、
この構造では、二酸化シリコン層70′は延長されたエッ
ジ106、108を有し、それによりアレイのセルを孤立させ
る。
のセル構造104が採用される。このセル構造104では、ｎ
＋領域66′、68′がエピタキシャル成長の間にドープさ
れ、MOSFET76′のチャネル領域74′がゲートの酸化に先
立ってリセス・エッチングによって形成される。導電性
電極層78′が、次に、MOSFET76′のドレイン領域68′の
一部の上に層に形成される。この構造104は、MOSキャパ
シタとｎ＋ｐ接合のキャパシタンスとの両方が電荷を蓄
えるので、いくぶん高い電荷蓄積密度を与える。また、
この構造では、二酸化シリコン層70′は延長されたエッ
ジ106、108を有し、それによりアレイのセルを孤立させ
る。
6H−SiCp形層の上のMOS構造は、6H−SiC上に成長した
ドライ酸化膜は、1012（cm）-2の中間の範囲で一般に高
い一定の電荷レベルを有することがわかった（ここでcm
はセンチメータである）。電流−電圧（Ｃ−Ｖ）の測定
によって、これらの酸化膜は、（900〜1000℃の）高温
でのアルゴン（Ar）中でのアニーリング後に高い漏れ電
流を有することがわかった。この漏れ電流は、アルゴン
ではなくAr/4％H2中でアニーリングをすることによって
著しく減少する。Qeff＝４−5x1012cm-2の最低の値での
ドライ酸化膜が、1300℃で成長する。
ドライ酸化膜は、1012（cm）-2の中間の範囲で一般に高
い一定の電荷レベルを有することがわかった（ここでcm
はセンチメータである）。電流−電圧（Ｃ−Ｖ）の測定
によって、これらの酸化膜は、（900〜1000℃の）高温
でのアルゴン（Ar）中でのアニーリング後に高い漏れ電
流を有することがわかった。この漏れ電流は、アルゴン
ではなくAr/4％H2中でアニーリングをすることによって
著しく減少する。Qeff＝４−5x1012cm-2の最低の値での
ドライ酸化膜が、1300℃で成長する。
ウェット酸化の後での6H−SiCサンプルのMOSのＣ−Ｖ
測定は、更に優れた結果をもたらす。図６のＣ−Ｖ曲線
はサンプルの、特にSi面上で成長したものの、典型的な
特性を示し、これは水銀（Hg）プローブで測定される。
この特定の酸化膜は、ウェットなO2中での1100℃で360
分で成長し、その結果、49.5ナノメータ（nm）の厚さの
酸化膜ができた。フラットバンド電圧（VFB）とスレシ
ョルド電圧（VT）とは、それぞれ、−5.4ボルト、＋1.5
ボルトと測定され、これは、一定の酸化膜の電荷
（Qeff）である1.22x1012cm-2に対応する。この曲線
は、いずれのスイープ方向でもほぼ同一である。
測定は、更に優れた結果をもたらす。図６のＣ−Ｖ曲線
はサンプルの、特にSi面上で成長したものの、典型的な
特性を示し、これは水銀（Hg）プローブで測定される。
この特定の酸化膜は、ウェットなO2中での1100℃で360
分で成長し、その結果、49.5ナノメータ（nm）の厚さの
酸化膜ができた。フラットバンド電圧（VFB）とスレシ
ョルド電圧（VT）とは、それぞれ、−5.4ボルト、＋1.5
ボルトと測定され、これは、一定の酸化膜の電荷
（Qeff）である1.22x1012cm-2に対応する。この曲線
は、いずれのスイープ方向でもほぼ同一である。
Si面上に成長したウェット酸化膜に関して観察された
もう１つの良好な傾向は、酸化温度が高いほど925℃で
の次の接点のアニーリングの後のQeffは低くなることで
ある。1100℃で成長しAr/4％H2中でアニールされたウェ
ット酸化膜のVFB及びVTはそれぞれ、−16.3Vと−9.7Vで
あり、一方、1300℃で成長しアニールされたウェット酸
化膜のVFB及びVTはそれぞれ、−10.0Vと＋1.3Vである。
1100℃、1200℃、1300℃で成長し続いてアニールされた
酸化膜の平均的な測定された固定した酸化物電荷は、そ
れぞれ、5.51212cm-2、3.81012cm-2、2.61012cm-2であ
る。これら結果に基づいて、ｎチャネル6H−SiCMOSFET
の最良のプロセス条件は、1300℃でウェット酸化して、
次にAr/4％H2中で925℃でアニールすることであること
が見いだされた。
もう１つの良好な傾向は、酸化温度が高いほど925℃で
の次の接点のアニーリングの後のQeffは低くなることで
ある。1100℃で成長しAr/4％H2中でアニールされたウェ
ット酸化膜のVFB及びVTはそれぞれ、−16.3Vと−9.7Vで
あり、一方、1300℃で成長しアニールされたウェット酸
化膜のVFB及びVTはそれぞれ、−10.0Vと＋1.3Vである。
1100℃、1200℃、1300℃で成長し続いてアニールされた
酸化膜の平均的な測定された固定した酸化物電荷は、そ
れぞれ、5.51212cm-2、3.81012cm-2、2.61012cm-2であ
る。これら結果に基づいて、ｎチャネル6H−SiCMOSFET
の最良のプロセス条件は、1300℃でウェット酸化して、
次にAr/4％H2中で925℃でアニールすることであること
が見いだされた。
MOSキャパシタの研究と並行して、ｎチャネル6H−SiC
MOSFETの研究も行われた。最終的に満足し得る結果を得
るまでに、ｎチャネル6H−SiCエンハンスメントモードM
OSFETが何度も反復して作成された。作られた最初のMOS
FETは、＋24Vのゲート電圧（VG）で室温において＋8V〜
＋1Vの範囲のスレショルド電圧（VT）を有し（VG−VT≒
14V）、0.20〜0.25ミリジーメンス（mS）/mmの範囲の最
大相互コンダクタンス、及び約1.6ミリアンペア（mA）/
mmのIDSSを有していた。これらの特性は、温度と共に大
きく変化し、測定温度が350℃に上昇すると、VTは急速
に＋0.25Vまで減少し、最大相互コンダクタンス
（gmax）は、急速に1.03mS/mmまで上昇した。これらの
結果は、β−SiC内に作られた反転モードのMOSFETにつ
いても、これほど著しくはないが、見ることができる。
MOSFETの研究も行われた。最終的に満足し得る結果を得
るまでに、ｎチャネル6H−SiCエンハンスメントモードM
OSFETが何度も反復して作成された。作られた最初のMOS
FETは、＋24Vのゲート電圧（VG）で室温において＋8V〜
＋1Vの範囲のスレショルド電圧（VT）を有し（VG−VT≒
14V）、0.20〜0.25ミリジーメンス（mS）/mmの範囲の最
大相互コンダクタンス、及び約1.6ミリアンペア（mA）/
mmのIDSSを有していた。これらの特性は、温度と共に大
きく変化し、測定温度が350℃に上昇すると、VTは急速
に＋0.25Vまで減少し、最大相互コンダクタンス
（gmax）は、急速に1.03mS/mmまで上昇した。これらの
結果は、β−SiC内に作られた反転モードのMOSFETにつ
いても、これほど著しくはないが、見ることができる。
本発明者らは、低い室温特性がSiO2/SiCのインターフ
ェースにおける高いインターフェース・トラップ密度
（Dit）に関連することを発見した。類似のｐ形6H−SiC
MOS構造が、Dit≒7x1011eV-1cm-2であると測定された。
しかし、酸化プロセス、チャネル層ドーピング、それに
続くアニーリングを通じて、インターフェース・トラッ
プ密度が減少され、室温での相互コンダクタンスの著し
い増加が6H−SiCMOSFETに関して達成された。
ェースにおける高いインターフェース・トラップ密度
（Dit）に関連することを発見した。類似のｐ形6H−SiC
MOS構造が、Dit≒7x1011eV-1cm-2であると測定された。
しかし、酸化プロセス、チャネル層ドーピング、それに
続くアニーリングを通じて、インターフェース・トラッ
プ密度が減少され、室温での相互コンダクタンスの著し
い増加が6H−SiCMOSFETに関して達成された。
改善されたトランスファ特性を有するエンハンスメン
トモードｎチャネル6H−SiCのMOSFETの電流−電圧特性
が、図７（ａ）〜図７（ｃ）に示されている。室温で
は、図７（ａ）のように、飽和電流はVG＝16Vにおいて1
2.5mAであり、スレショルド電圧は＋3.6Vである。この
ようにスレショルド電圧が比較的高いことが不揮発性の
メモリ動作には望ましいが、これは、サブスレショルド
での漏れがスレショルド以下のゲート電圧と共に指数関
数的に減少するからである。最大相互コンダクタンス
（gmax）は、VG＝16Vにおいて2.15mS/mmであった。VD＝
12V及びVG＝0Vでのサブスレショルドの漏れ電流は、1.9
5μＡであった。
トモードｎチャネル6H−SiCのMOSFETの電流−電圧特性
が、図７（ａ）〜図７（ｃ）に示されている。室温で
は、図７（ａ）のように、飽和電流はVG＝16Vにおいて1
2.5mAであり、スレショルド電圧は＋3.6Vである。この
ようにスレショルド電圧が比較的高いことが不揮発性の
メモリ動作には望ましいが、これは、サブスレショルド
での漏れがスレショルド以下のゲート電圧と共に指数関
数的に減少するからである。最大相互コンダクタンス
（gmax）は、VG＝16Vにおいて2.15mS/mmであった。VD＝
12V及びVG＝0Vでのサブスレショルドの漏れ電流は、1.9
5μＡであった。
200℃においては、図７（ｂ）に示すように、飽和電
流はVG＝16Vにおいて30mAまで増加し、スレショルド電
圧は＋0.4Vに減少する。（VG−VT）の値における相互コ
ンダクタンスは、室温での値と比較して比較的一定のま
まであり、サブスレショルドの漏れは、主にVTの減少に
起因して、9.5μＡまで増加した。
流はVG＝16Vにおいて30mAまで増加し、スレショルド電
圧は＋0.4Vに減少する。（VG−VT）の値における相互コ
ンダクタンスは、室温での値と比較して比較的一定のま
まであり、サブスレショルドの漏れは、主にVTの減少に
起因して、9.5μＡまで増加した。
350℃においては、図７（ｃ）に示すように、飽和電
流はVG＝16Vにおいて27mAまでわずかに減少し、スレシ
ョルド電圧は＋0.2Vに減少する。相互コンダクタンス
は、2.25mS/mmまで減少するが、サブスレショルドの漏
れ電流は、9.5μＡで安定している。
流はVG＝16Vにおいて27mAまでわずかに減少し、スレシ
ョルド電圧は＋0.2Vに減少する。相互コンダクタンス
は、2.25mS/mmまで減少するが、サブスレショルドの漏
れ電流は、9.5μＡで安定している。
このタイプのMOSFETは、Ｉ−Ｖ特性はほとんど劣化す
ることなく最高で650℃の温度で動作する。これらの温
度は、もちろん、動作で予想されるものをはるかに超え
ており、これらのデータは、SiCMOSFETの非常な安定性
と信頼性とを示す目的で示している。
ることなく最高で650℃の温度で動作する。これらの温
度は、もちろん、動作で予想されるものをはるかに超え
ており、これらのデータは、SiCMOSFETの非常な安定性
と信頼性とを示す目的で示している。
上述のように、本発明者は、6H−SiC（MOS）内のnpn
記憶キャパシタに関して当初の実験を行った。これらの
構造は、図１（ｃ）に示してあり、159℃で得られたキ
ャパシタンス−時間（Ｃ−ｔ）の変化が図８に示されて
おり、どのようにこれらが測定されたかを示している。
このように高い温度でも、記憶キャパシタ上の電圧は、
８時間にわたるＣ−ｔの変化の間でも完全には減衰しな
い。しかし、1/eの記憶時間は、曲線の近似によって250
℃で1.5時間のオーダーであると推定される。
記憶キャパシタに関して当初の実験を行った。これらの
構造は、図１（ｃ）に示してあり、159℃で得られたキ
ャパシタンス−時間（Ｃ−ｔ）の変化が図８に示されて
おり、どのようにこれらが測定されたかを示している。
このように高い温度でも、記憶キャパシタ上の電圧は、
８時間にわたるＣ−ｔの変化の間でも完全には減衰しな
い。しかし、1/eの記憶時間は、曲線の近似によって250
℃で1.5時間のオーダーであると推定される。
半分のバンドギャップ活性化エネルギを想定するこの
データから、記憶時間は、室温で30万年のオーダーであ
ると考えられる。上述のように、この計算は、159℃で
支配的である発生機構が、室温では全く意味をもたない
ことを示している。
データから、記憶時間は、室温で30万年のオーダーであ
ると考えられる。上述のように、この計算は、159℃で
支配的である発生機構が、室温では全く意味をもたない
ことを示している。
本発明のバイポーラ型NVRAM及びMOS型NVRAMのセル構
成が、１つまたは複数のメモリ・デバイスに対する、再
生用のマスター・セル、マルチプル・セル、又は、セル
・アレイを作成するのに利用し得ることは、当業者には
理解されよう。
成が、１つまたは複数のメモリ・デバイスに対する、再
生用のマスター・セル、マルチプル・セル、又は、セル
・アレイを作成するのに利用し得ることは、当業者には
理解されよう。
図面と明細書において本発明の典型的な好適実施例を
開示し、また、特定の用語も用いたが、これらの用語は
一般的であり説明のための意味で使用したのであって、
限定する意図はない。本発明の範囲は、以下の請求の範
囲に記載されている。
開示し、また、特定の用語も用いたが、これらの用語は
一般的であり説明のための意味で使用したのであって、
限定する意図はない。本発明の範囲は、以下の請求の範
囲に記載されている。
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 クーパー，ジェームズ・エイ，ジュニア
ー
アメリカ合衆国インディアナ州47906,
ウェスト・ラファイエット，カーバー・
ロード 511
(72)発明者 パルモア，ジョン・ダブリュー
アメリカ合衆国ノース・カロライナ州
27513，カリー，トラッパーズ・ラン・
ドライヴ 125
(72)発明者 カーター，カルヴィン・エイチ，ジュニ
アー
アメリカ合衆国ノース・カロライナ州
27513，カリー，ノース・ドローブリッ
ジ・レーン 114
(56)参考文献 特開 平５−136426（ＪＰ，Ａ)
特開 平５−90602（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 27/105
Claims (24)
- 【請求項１】リフレッシュをしなくても実質的に無限期
間のメモリ記憶が可能な不揮発性ランダム・アクセス・
メモリ（NVRAM）・デバイス（60）において、 ゲート（72）、チャネル領域（74）、ソース領域（66）
及びドレイン領域（68）を備えたMOSFET（76）と、 前記MOSFET（76）の前記ドレイン領域（68）に形成され
た電荷蓄積デバイスであって、前記MOSFET（76）の前記
ドレイン領域（68）上の２酸化シリコン絶縁層（70）上
に設けられてMOSキャパシタを画定する導電接続層（7
8）を含んだ電荷蓄積デバイス（80）と、 前記MOSFET（76）の前記ソース領域（66）に接続され、
NVRAMセルからデータを読み出しかつ該NVRAMセルにデー
タを書き込むためのビット線（86）と を備え、 前記MOSFET（76）及び前記電荷蓄積デバイス（80）が、
室温で1.4電子ボルト（eV）よりも大きなバンドギャッ
プを有する半導体内に形成され、該バンドギャップを有
する半導体が、酸化物保護能力を備えている ことを特徴とするNVRAMデバイス。 - 【請求項２】請求項１記載のNVRAMデバイスにおいて、
前記バンドギャップを有する半導体は、3C、2H、4H、6
H、及び15Rからなるグルーブから選択されたポリタイプ
の炭化シリコンで構成されていることを特徴とするNVRA
Mデバイス。 - 【請求項３】リフレッシュをしなくとも実質的に無限期
間のメモリ記憶が可能な不揮発性ランダム・アクセス・
メモリ（NVRAM）・デバイス（18）において、 ベース領域（34）とエミッタ領域（36）とフローティン
グ・コレクタ領域（30）とを有するバイポーラ・トラン
ジスタ（48）と、 電荷蓄積デバイス（46）と、 前記バイポーラ・トランジスタ（48）の前記エミッタ領
域（36）に接続され、NVRAMセルにデータを書き込みか
つ該NVRAMセルからデータを読み出すビット線（40）と からなり、 前記バイポーラ・トランジスタ（48）と前記電荷蓄積デ
バイス（46）とが、室温で1.4電子ボルト（eV）よりも
大きなバンドギャップを有する半導体材料内に形成さ
れ、 前記電荷蓄積デバイス（46）が、前記バイポーラ・トラ
ンジスタ（48）の前記フローティング・コレクタ領域
（30）から形成される ことを特徴とするNVRAMデバイス。 - 【請求項４】請求項３記載のNVRAMデバイスにおいて、
前記半導体材料は、炭化シリコンであることを特徴とす
るNVRAMデバイス。 - 【請求項５】請求項３記載のNVRAMデバイスにおいて、
前記バイポーラ・トランジスタ（48）と前記電荷蓄積デ
バイス（46）とが、 第１の導電形を有する炭化シリコンからなる第１の領域
（26）と、 前記第１の領域（26）上にあり、前記第１の領域（26）
とは逆の導電形を有し、トランジスタのフローティング
・コレクタ領域を画定する炭化シリコンからなる第２の
領域（30）と、 前記第２の領域（30）上にあり、前記第１の領域（26）
と同じ導電形を有し、トランジスタのベース領域を画定
する炭化シリコンからなる第３の領域（34）と、 前記第３の領域（34）上にあり、前記第２の領域（30）
と同じ導電形を有し、トランジスタのエミッタ領域を画
定する炭化シリコンからなる第４の領域（36）と からなり、 前記第１及び第２の領域（26、30）が、前記電荷蓄積デ
バイス（46）を形成し、前記フローティング・コレクタ
領域、ベース領域、及びエミッタ領域（30、34、36）
が、バイポーラ・トランジスタ（48）を形成する ことを特徴とするNVRAMデバイス。 - 【請求項６】請求項５記載のNVRAMデバイスにおいて、
該デバイスはさらに、前記バイポーラ・トランジスタ
（48）をバイアスするための、前記ベース領域（34）及
び前記エミッタ領域（36）上に形成されたオーミック電
極（42、38）を備えていることを特徴とするNVRAMデバ
イス。 - 【請求項７】請求項５記載のNVRAMデバイスにおいて、
該デバイスはさらに、前記第１の領域（26）と前記フロ
ーティング・コレクタ領域（30）との間に形成されたド
ープされていない炭化シリコン領域（28）と、前記フロ
ーティング・コレクタ領域（30）と前記ベース領域（3
4）との間に形成されたドープされていない炭化シリコ
ン領域（32）とを備えていることを特徴とするNVRAMデ
バイス。 - 【請求項８】請求項５記載のNVRAMデバイスにおいて、
前記ベース領域（34）から前記フローティング・コレク
タ領域（30）への順バイアスが、前記フローティング・
コレクタ領域（30）から前記ベース領域（34）へのキャ
リアの流れを促進し、前記フローティング・コレクタ領
域（30）と前記第１の領域（26）とが、前記順バイアス
の下で電荷蓄積デバイス（46）を構成し、該電荷蓄積デ
バイスは前記順バイアスが除去されたときでも蓄積され
た電荷を保持し、低電圧と高電圧との間で前記ビット線
（40）上のバイアスが切り換えられるに応じて、前記バ
イポーラ・トランジスタ（48）が、前記電荷蓄積デバイ
ス（46）を高及び低キャパシタンスとの間で切り換える
ことを特徴とするNVRAMデバイス。 - 【請求項９】請求項３記載のNVRAMデバイスを組み込ん
だメモリ装置において、 複数の行及び列に配置された複数のNVRAMデバイス（1
8）からなるアレイであって、各NVRAMが、前記ベース領
域（34）と前記エミッタ領域（36）と前記フローティン
グ・コレクタ領域（30）とを有するトランジスタ（4
8）、及び、前記フローティング・コレクタ領域（30）
に隣接する前記電荷蓄積デバイス（46）を備えている、
アレイと、 複数のワード線であって、それぞれが、対応する行にお
ける前記NVRAMデバイス（18）それぞれの前記ベース領
域（34）に接続されているワード線（44）と、 複数のビット線であって、それぞれが、対応する列にお
ける前記NVRAMデバイス（18）それぞれの前記エミッタ
領域（36）に接続されているビット線（40）と、 前記ワード線に接続され、選択された行における前記ト
ランジスタ（48）を付勢して、前記選択された行におけ
る前記電荷蓄積デバイス（46）上の電荷を前記ビット線
（40）に転送する手段と を備えていることを特徴とするメモリ装置。 - 【請求項１０】請求項１記載のNVRAMデバイスにおい
て、該デバイスはさらに、前記MOSFET（76）をバイアス
するための、該MOSFETの前記ゲート領域（72）及びソー
ス領域（66）に形成された電極を備えていることを特徴
とするNVRAMデバイス。 - 【請求項１１】請求項10記載のNVRAMデバイスにおい
て、前記MOSFET（76）と前記電荷蓄積デバイスとは、 第１の導電形を有する炭化シリコンからなる第１の領域
（64）と、 前記第１の領域（64）内にあり、前記第１の領域とは逆
の導電形を有し、ソース領域を画定する炭化シリコンか
らなる第２の領域（66）と、 前記第１の領域（64）内にあり、該第１の領域とは逆の
導電形を有し、ドレイン領域を画定する炭化シリコンか
らなる第３の領域であって、前記第１の導電形を有する
前記第１の領域の一部が前記第２及び第３の領域（66、
68）の間に配置されている、第３の領域（68）と、 前記第１の領域（64）、前記ソース領域（66）、及び前
記ドレイン領域（68）の上に形成された絶縁層（70）
と、 前記ソース及びドレイン領域（66、68）の間の前記絶縁
層（70）上に形成されたゲート層であって、前記ゲート
層にバイアスがかけられているときに、前記ソース及び
ドレイン領域（66、68）の間の前記第１の領域（64）内
にチャネル領域（74）を画定し、それにより、前記ソー
ス領域（66）と前記ドレイン領域（68）と前記チャネル
領域（74）と前記ゲート層（72）とによってMOSFETを形
成している、ゲート層（72）と、 前記ドレイン領域（68）に隣接する前記第１の領域（6
4）上の前記絶縁層（70）上にあり、前記MOSFET（76）
の前記ドレイン領域（68）に隣接するMOSキャパシタ（8
0）を画定する導電層（78）と を備えており、 前記MOSFET（76）の前記ゲート層（72）に加えられたバ
イアスが、前記ソース領域（66）と前記ドレイン領域
（68）との間に流れるキャリアを促進し、前記ドレイン
領域（68）と前記隣接するMOSキャパシタ（80）の反転
領域（82）とが、前記バイアスの下で前記MOSキャパシ
タに対する単一の活性領域を形成する ことを特徴とするNVRAMデバイス。 - 【請求項１２】請求項11記載のNVRAMデバイスにおい
て、前記反転領域（82）が、前記導電層（78）に供給さ
れたバイアスによって形成されることを特徴とするNVRA
Mデバイス。 - 【請求項１３】請求項１記載のNVRAMデバイスにおい
て、前記MOSFET（76）と前記電荷蓄積デバイス（80）と
が、 第１の導電形を有する炭化シリコンからなる第１の領域
（64）と、 前記第１の領域（64）上にあり、第１の導電型とは逆の
導電形を有し、ソース領域を画定する炭化シリコンから
なる第２の領域（66）と、 前記ソース領域（66）と前記第１の領域（64）との上の
絶縁層（70）と、 前記ソース領域（66）に隣接する前記絶縁層（70）上に
あり、前記第１の領域（64）内にチャネル領域（74）を
画定するゲート層（72）と、 前記ソース領域（66）から分離されて前記チャネル領域
（74）に隣接する前記絶縁層（70）上にあり、前記チャ
ネル領域（74）に隣接するMOSキャパシタ（80）を画定
する導電層（78）と を備えていることを特徴とするNVRAMデバイス。 - 【請求項１４】請求項13記載のNVRAMデバイスにおい
て、該デバイスはさらに、前記MOSFET（76）の前記ゲー
ト層（72）に接触されたバイアス電極を備え、前記ソー
ス領域（66）と前記MOSキャパシタ（80）の反転領域（9
4）との間のキャリアの流れを促進して、前記ソース領
域（66）と前記MOSキャパシタ（80）の反転領域（94）
とが、前記バイアスの下で単一の活性領域を形成するこ
とを特徴とするNVRAMデバイス。 - 【請求項１５】請求項13記載のNVRAMデバイスにおい
て、前記絶縁層（70）は、前記ゲート層（72）上を延長
して、前記ゲート層（72）を前記導電層（78）から絶縁
することを特徴とするNVRAMデバイス。 - 【請求項１６】請求項13記載のNVRAMデバイスにおい
て、前記導電層（78）は、前記絶縁層（70）に重なって
おり、前記チャネル領域とMOSキャパシタとの間のギャ
ップが、前記ゲート層（72）から前記導電層（78）を絶
縁しつつ、最小化されていることを特徴とするNVRAMデ
バイス。 - 【請求項１７】請求項１記載のNVRAMデバイスにおい
て、前記MOSFET（76）と前記電荷蓄積デバイス（80）と
は、 第１の導電形を有する炭化シリコンからなる第１の領域
（64'）と、 前記第１の領域（64'）上にあり、第１の導電型とは逆
の導電形を有し、ソース領域を画定する炭化シリコンか
らなる第２の領域（66'）と、 前記第１の領域（64'）上にあり、第１の導電型とは逆
の導電形を有し、第２の領域（66'）から分離されてお
り、ドレイン領域を画定する炭化シリコンからなる第３
の領域（68'）と、 前記ソース領域（66'）、前記ドレイン領域（68'）、及
びこれらの領域の間にある前記第１の領域（64'）の上
に形成された絶縁層（70'）と、 前記ソース及びドレイン領域（66'、68'）の間の前記絶
縁層（70'）上に形成されたゲート層（72'）であって、
該ゲート層にバイアスがかけられているときに、前記ソ
ース及びドレイン領域（66'、68'）の間の前記第１の領
域（64'）内にチャネル領域（74）を画定し、前記ソー
ス、チャネル、及びドレイン領域（66'、74'、68'）に
よりMOSFET（76）を規定している、ゲート層と、 前記ドレイン領域（68'）の上の前記絶縁層（70'）上に
あり、MOSキャパシタ（80）を画定する導電層（78'）と を備えており、 前記MOSFET（76）の前記ゲート層（72'）にバイアスが
加えられているとき、前記チャネル領域（74'）が開い
て前記ソース領域（66'）と前記ドレイン領域（68'）と
の間のキャリアの流れを促進し、それによって、バイア
スが前記ソース領域（66'）に供給されたときに、前記
ドレイン領域（68'）から前記チャネル領域（74'）を介
して前記ソース領域（66'）に至るキャリアの流れが促
進されることを特徴とするNVRAMデバイス。 - 【請求項１８】請求項１記載のNVRAMデバイスを組み込
んだメモリ装置において、 複数の行及び列に配置されたNVRAMデバイス（60）から
なるアレイであって、前記NVRAMデバイスのそれぞれ
が、前記ゲート（72）、前記チャネル領域（74）、前記
ソース領域（66）、及び前記ドレイン領域（68）を有す
るトランジスタ（76）と、前記ドレイン領域（68）に隣
接する前記電荷蓄積デバイス（80）を備えている、アレ
イと、 それぞれが対応する行における前記NVRAMデバイス（6
0）のそれぞれの前記ゲート（72）に接続された複数の
ワード線（88）と、 それぞれが対応する列における前記NVRAMデバイス（6
0）のそれぞれの前記ソース領域（66）に接続された複
数のビット線（86）と、 前記ワード線（88）に接続され、選択された行における
前記トランジスタ（76）を付勢して、前記選択された行
における前記電荷蓄積デバイス（80）の電荷を前記ビッ
ト線（86）に転送さデバイス手段と を備えていることを特徴とするメモリ装置。 - 【請求項１９】請求項１記載のNVRAMデバイスにおい
て、前記電荷蓄積デバイス（46）は、室温で1.4電子ボ
ルト（eV）よりも大きなバンドギャップを有する半導体
材料内に形成されていることを特徴とするNVRAMデバイ
ス。 - 【請求項２０】請求項19記載のNVRAMデバイスにおい
て、前記半導体材料は、2.0電子ボルトより大きなバン
ドギャップを有していることを特徴とするNVRAMデバイ
ス。 - 【請求項２１】請求項１記載のNVRAMデバイスにおい
て、該デバイスはさらに、NVRAMデバイス（60）から電
荷の放電を制御するための手段（70）を有していること
を特徴とするNVRAMデバイス。 - 【請求項２２】請求項21記載のNVRAMデバイスにおい
て、前記半導体材料は、室温で2.0電子ボルトより大き
いバンドギャップを有していることを特徴とするNVRAM
デバイス。 - 【請求項２３】請求項22記載のNVRAMデバイスにおい
て、前記半導体材料は、炭化シリコンであることを特徴
とするNVRAMデバイス。 - 【請求項２４】請求項１または３記載のNVRAMデバイス
において、該デバイスはさらに、前記トランジスタ（7
6）に接続されたワード線であって、前記ビット線（8
6）からのビット線データをアドレス指定するワード線
（88）を備えており、前記ビット線データは、論理１又
は論理０を規定する高電圧又は低電圧を有することを特
徴とするNVRAMデバイス。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/798,219 US5465249A (en) | 1991-11-26 | 1991-11-26 | Nonvolatile random access memory device having transistor and capacitor made in silicon carbide substrate |
| US798,219 | 1991-11-26 | ||
| PCT/US1992/010210 WO1993011540A1 (en) | 1991-11-26 | 1992-11-24 | Nonvolatile random access memory device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07507657A JPH07507657A (ja) | 1995-08-24 |
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Family
ID=25172832
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51024993A Expired - Lifetime JP3473953B2 (ja) | 1991-11-26 | 1992-11-24 | 不揮発性ランダムアクセス・メモリ装置 |
Country Status (10)
| Country | Link |
|---|---|
| US (1) | US5465249A (ja) |
| EP (1) | EP0614567B1 (ja) |
| JP (1) | JP3473953B2 (ja) |
| KR (1) | KR100304248B1 (ja) |
| AT (1) | ATE148581T1 (ja) |
| AU (1) | AU3226693A (ja) |
| CA (1) | CA2124355C (ja) |
| DE (1) | DE69217249T2 (ja) |
| TW (1) | TW226487B (ja) |
| WO (1) | WO1993011540A1 (ja) |
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| US6031263A (en) | 1997-07-29 | 2000-02-29 | Micron Technology, Inc. | DEAPROM and transistor with gallium nitride or gallium aluminum nitride gate |
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| US6143655A (en) | 1998-02-25 | 2000-11-07 | Micron Technology, Inc. | Methods and structures for silver interconnections in integrated circuits |
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