KR930006628B1 - 에스램 셀 - Google Patents

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김시호
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금성일렉트론 주식회사
문정환
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    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
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    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only

Abstract

내용 없음.

Description

에스램 셀
제1도는 종래 6트랜지스터 에스램 셀 회로도.
제2도는 종래 4트랜지스터 에스램 셀 회로도.
제3도는 제2도에 따른 전달 특성도.
제4도는 본 발명에 따른 에스램 셀 회로도.
제5a 내지 c도는 본 발명에 따른 역바이어스된 수직구조의 다이오드 실시예 구조도.
제6a 내지 b도는 본 발명을 설명하기 위한 다이오드 등가회로도 및 로드의 전류-전압 특성도.
제7도는 본 발명에 따른 스탠바이시 로드의 전류-전압 특성도.
* 도면의 주요부분에 대한 부호의 설명
1 : P-서브 2 : N+층
3 : SiO2분리산화막 4 : N+폴리Si층
5 : P-타입폴리Si층 6 : N-타입폴리Si층
6a : N-타입폴리Si도핑층 6b : 메탈층
A1,A2,M1,N2 : 모스트랜지스터 B/L,: 비트라인
(D2,D4),(D1,D3) : 역바이어스된 수직구조 다이오도
W/L : 워드라인
본 발명은 에스램 셀(SRAM Cell)에 관한 것으로 특히 역바이어스된 수직구조의 다이오드를 로드저항으로 사용하여 셀의 집적도를 향상시키고 제조공정을 단순화시키도록 하기 위한 역바이어스된 수직구조의 다이오드를 갖는 에스램 셀에 관한 것이다.
종래의 에스램 셀 구성은 제1도에 도시된 바와같이 억세스를 위한 모스트랜지스터(A1), (A2), 래치를 위한 모스트랜지스터(M1), (M2) 및 로드를 위한 피모스 전계효과 트랜지스터(M3,M4)로 구성되어 워드라인(W/L) 및 비트라인(B/L), ()의 제어에 따라 억세스를 위한 모스트랜지스터(A1), (A2)가 동작하고, 래치를 위한 모스트랜지스터(M1), (M2)가 동작하는데, 워드라인(W/L)에 고전위("H")가 인가되어 억세스 트랜지스터(A1), (A2)가 포화상태가 되면서 억세스 상태가 되면, 비트라인(B/L). ()에 인가되는 신호가 X, Y점에 나타난다. 즉 비트라인(B/L)에 고전위가 인가되면 억세스 트랜지스터(A2)를 통해 X점전위가 고전위 상태가 되어 모스트랜지스터(M1)가 턴온되고, 이에따라 로드 트랜지스터(M4)가 턴온되어 X점전위가 고전위를 유지하며, 비트라인(B/L)에 저전위가 인가되어 X점전위가 저전위상태였다면 로드 트랜지스터(M4)가 오프되어 누설전류를 방지한다. 그렇지만 로드트랜지스터(M3), (M4)를 사용하기 때문에 셀면적이 커지고 공정이 복잡해지므로 로드트랜지스터(M3), (M4)를 로드저항(RL1), (RL2)으로 대체하였는데 제2도 종래 다른 실시예의 에스램 셀 회로도에 도시된 바와같이 X점, Y점에 로드저항(RL1), (RL2)을 통해 전원전압(VDD)을 연결하여 전위 유지를 위한 전류를 공급한다. 제3도는 종래의 에스램 셀의 전달 특성도로서, X점전압(Vx)이 고전위이면 Y점전압(Vy)은 저전위상태가 되어 안정된 전위를 유지하게 된다. 따라서, Vx(Vy)전위가 고전위상태를 유지하려면 손실되는 X점(Y점) 위의 로드저항(RL1)[(RL2)]을 통하여 흐르는 전류를 보충하여 주어야하며, 저전위 상태를 유지할때는 불필요한 전류를 방지하기 위하여 로드저항(RL1)[(RL2)]에 흐르는 스탠바이전류를 최소화해야 한다.
그러나, 상기와 같이 4개의 트랜지스터로 구성한 에스램 셀은 로드저항에 따라서 누설전류와 소모전력이 결정되므로 로드저항의 제조공정 조정이 매우 어렵고, 상기 제1도에서와 같은 6개의 트랜지스터로 구성한 에스램 셀은 면적이 커짐과 아울러 제조공정이 복잡해지는 문제점이 있다.
본 발명은 이와같은 문제점을 감안하여 역바이어스된 수직구조 다이오드를 이용하여 로드로 사용함으로써, 칩면적을 최소화 함과 아울러 제작공정을 단순화시키도록 하기 위한 에스램 셀을 창안한 것으로, 이를 첨부한 도면을 참조해 상세히 설명하면 다음과 같다. 제4도는 본 발명에 따른 에스램 셀 회로도로서, 워드라인(W/L)에 의해 게이트 제어받아 비트라인(B/L). ()과 신호 전달을 하는 억세스 트랜지스터(A2), (A1)와 신호래치를 위한 래치 트랜지스터(M1), (M2)로 구성된 4트랜지스터 에스램 셀에 있어서, 상기 래치트랜지스터(M1), (M2)의 신호래치 유지를 위한 로드를 각기 역바이어스되는 수직구조의 다이오드(D1,D3), (D2,D4)로 구성하여 에스램 셀을 구성하였다.
이와같이 구성한 본 발명의 역바이어스되는 수직구조의 다이오드는 다음과 같은 구조로 구성하는데, 제5a도는 본 발명에 따른 역바이어스되는 수직구조 로드다이오드 구조도이고, b도 및 c도는 각기 다른 실시예 구조도로서, 이에 도시한 바와같이 P-서브(1)위의 액티브영역인 N+층(2)이 노출되도록 SiO2산화막(3)을 에칭한후 상기 N+층(2)의 노출부위와 접촉되도록 N+폴리Si층(4), P-타입(type) 폴리Si층(5) 및 N-타입 폴리Si층(6)을 순차적으로 성장시켜서 상기 제4도 역바이어스된 수직구조의 다이오드(D1,D3) 또는 (D2,D4)를 만들도록 한다. 제5b도는 상기 a도의 구조에서 P-타입 폴리Si층(5)의 상부에 N-타입 폴리Si층을 도핑(doping)시켜서 N-타입 폴리Si도핑층(6a)을 형성시키므로서, 다이오드를 구성하고, 제5c도는 상기 a도의 구조에서 P-타입 폴리Si층(5) 상부에 메탈층(6b)을 성장시켜 구성한 역바이어스된 수직구조의 다이오드 구조이다. 여기서 메탈층(6b)을 사용한 제5c도와 같은 구조는 쇼트키 다이오드를 구성한다.
본 발명에 따른 에스램 셀의 동작을 첨부한 제6도 및 제7도의 본 발명에 따른 로드의 전류-전압 특성도를 참조해 설명하면 다음과 같다.
본 발명에 따른 에스램 셀의 동작은 역바이어스된 수직구조의 로드 다이오드(D2,D4), (D1,D3)와 억세스 트랜지스터(A2), (A1) 및 래치 트랜지스터(M2), (M1)의 각 접속점(X), (Y) 전위(Vx), (Vy)에 따른 로드 다이오드(D2,D4), (D1,D3)의 전류-전압 전달특성에 따라 설명할 수 있다. 제6a도는 역바이어스된 수직구조의 로드 다이오드(D1,D3) 또는 (D2,D4)의 등가회로도인데, 전원전압(VDD)으로부터 로드에 공급되는 전류(IL)와, 역방향 다이오드(D4), (D3)와 순방향 다이오드(D2), (D1)의 접속점 전위(VD)와, 순방향 다이오드(D2), (D1)의 캐소우드 측인 상기 접속점(X), (Y)의 전위(Vx), (Vy)를 나타내는데, 이에따라 제6b도는 상기 접속점(X), (Y)전위(Vx), (Vy)가 저전위인 상태의 로드전류-전압 특성도로서, D1(D2)의 순방향 특성파형(a)과 D3(D4)의 역방향 특성파형(b)의 교차점이 동작점(P)이 되고, 이때 전류가 동작시의 전류가 된다. 여기서 Vr은 순방향 다이오드의 컷인 전압, 로드에 흐르는 전류(IL)는 다이오드(D2)[(D1)]의 순방향 특성과 다이오드(D4)[(D3)]의 역방향 특성에 의하여 안정된 동작점(P)으로 결정된다. 따라서, 로드전류(IL)를 상기 종래 회로에서 로드저항을 사용한 것보다 안정화 시킬 수 있으며, 공정의 변수변화에 의한 로드전류(IL)의 변화량을 감소시킬 수 있다. 제7도는 스탠바이 상태 로드의 전류-전압 특성도로서, 동작 전압은 순방향 컷-인 전압(Vr)에 접속점 전위(Vx) 또는 (Vy)를 합한 값이 되고, 역방향 다이오드특성(b1)과 순방향 다이오드특성(a1)은 각기 순방향 특성와 역방향 특성파형으로 그 교차점이 동작점(P1)이 된다. 따라서 스탠바이 전류특성 및 셀의 온동작 전류-전압특성에서 모두 안정된 동작점을 가지며 다이오드의 순방향 특성과 역방향 특성을 만족시키는 교차점이 동작점이 되므로 스탠바이 상태의 동작점(P1) 및 온 동작시의 동작점(P)이 각기 안정된 동작을 위해 제조공정 변수의 변화에 의한 로드전류의 변화량을 안정화시킬 수 있다.
이상에서 설명한 바와같이 본 발명은 에스램 셀의 로드를 역 바이어스된 수직구조의 다이오드를 사용하므로서 스탠바이전류 특성 및 온동작 전류특성을 모두 안정화시키고 누설전류에 의한 전력소모를 줄일 수 있을 뿐만 아니라 셀의 크기를 작게 할 수 있는 효과가 있다.

Claims (4)

  1. 에스램 셀에 있어서, 로드저항을 역바이어스된 수직구조의 다이오드(D2,D4), (D1,D3)로 구성하는 것을 특징으로 하는 에스램 셀.
  2. 제1항에 있어서, P-서브(1)상부에 매입된 액비트 영역인 n+층(2)의 일부가 노출되도록 분리 산화막(3)을 부분식각하여 그 노출되는 n+층(2)과 접촉되게 n+폴리Si층(4)을 성장시킨후 그위에 P-타입 폴리Si층(5), n-타입 폴리Si층(6)을 순차적 성장시켜 역바이어스된 수직구조의 다이오드(D2,D4), (D1,D3)를 각기 구성하는 것을 특징으로 하는 에스램 셀.
  3. 제2항에 있어서, P-타입 폴리Si층(5)의 상부에 n-타입 폴리Si층(6a)을 도핑시켜 역바이어스된 수직구조의 다이오드(D2,D4), (D1,D3)를 구성하는 것을 특징으로 하는 에스램 셀.
  4. 제2항에 있어서, P-타입 폴리Si층(5)위에 메탈층(6b)을 성장시켜 역바이어스된 수직구조의 다이오드(D2,D4), (D1,D3)를 구성하는 것을 특징으로 하는 에스램 셀.
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