RU2465659C1

RU2465659C1 - Ячейка памяти для быстродействующего эсппзу с управляемым потенциалом подзатворной области

Info

Publication number: RU2465659C1
Application number: RU2011133289/08A
Authority: RU
Inventors: Виктор Николаевич Мурашев (RU); Виктор Николаевич Мурашев; Сергей Александрович Леготин (RU); Сергей Александрович Леготин; Николай Алексеевич Шелепин (RU); Николай Алексеевич Шелепин; Олег Михайлович Орлов (RU); Олег Михайлович Орлов
Priority date: 2011-08-09
Filing date: 2011-08-09
Publication date: 2012-10-27

Abstract

Изобретение относится к вычислительной технике. Технический результат заключается в повышении надежности работы ячейки памяти. Ячейка памяти для быстродействующего ЭСППЗУ с управляемым потенциалом подзатворной области, электрическая схема ячейки памяти содержит n(р)-МОП-транзистор, первый и второй диоды, конденсатор, числовую, адресную и разрядную шины, при этом катод (анод) первого диода соединен с числовой шиной и истоком n(р)-МОП-транзистора, его анод соединен с анодом второго диода, с подзатворной областью n(р)-МОП-транзистора и первым выводом конденсатора, второй вывод которого подсоединен к затвору n(р)-МОП-транзистора и к адресной шине, а катод второго диода соединен с областью стока n(р)-МОП-транзистора и разрядной шиной, причем электрическая схема ячейки памяти дополнительно содержит р(n) полевой - транзистор, общую и управляющую шины, при этом его исток подключен к подзатворной области МОП-транзистора, затвор - к управляющей шине, а сток - к общей шине. 1 з.п. ф-лы, 6 ил.

Description

Изобретение относится к наноэлектронике, более конкретно к энергонезависимым электрически программируемым постоянным запоминающим устройствам (ЭСППЗУ).

Известны однотранзисторные ячейки памяти для запоминающих устройств (ЗУ) [1. Matsue S, Vamamoto Н, Kobayski К, et al. / A 256 Kbit dynamia RAM IEEE, J. 1980. V sc-. 15. №5, p.872-874, 2. Al Fazio, Mark Bauer "Intel Strata Flesh TM Memory Tecnology Dievopment end Impmentation / "Intel Tecnology Gournal Q 4,1997 1-13, 3. M.L.French end M.H.White "Scaling of miltidielectric nonvolatile Sonos Memory Structurec " Solid - State Elec., vol.37, p.1913, 1995].

Это: ячейка «Деннарда» [1. Matsue S,Vamamoto Н, Kobayski К, et al. / A 256 Kbit dynamia RAM IEEE, J. 1980. V sc-. 15. №5, p.872-874] для динамической оперативной памяти (ДОЗУ), ячейка памяти "с плавающим» затвором "FAMOS" [2. Al Fazio, Mark Bauer "Intel Strata Flesh TM Memory Tecnology Dievopment end Impmentation / "Intel Tecnology Gournal Q 4, 1997 1-13] для ЭСППЗУ, ячейка памяти на основе транзистора со структурой "кремний - оксид - нитрид - оксид - поликремний" (МНОП, КОНОП, SONOS) [3. M.L.French end M.H.White "Scaling of miltidielectric nonvolatile Sonos Memory Structurec " Solid - State Elec., vol, 37, p.1913, 1995]. В этих ячейках подзатворная область (подложка) МОП-транзистора подсоединена к общей шине (земля), затвор - к адресной шине, а сток - к разрядной шине, а исток - к числовой шине. Это ячейка - Ячейка памяти для быстродействующего ЭСППЗУ [4. Заявка РСТ/RU 2009/000149 от 30.03.2009 "Ячейка памяти для быстродействующего ЭСППЗУ и способ ее программирования "].

В таких ячейках сложно обеспечить энергонезависимость ЗУ, и они имеют относительно большие размеры из-за необходимости иметь большую площадь информационной емкости. Ячейки [2. Al Fazio, Mark Bauer "Intel Strata Flesh TM Memory Tecnology Dievopment end Impmentation / "Intel Tecnology Gournal Q 4,1997 1-13, 3. M.L.French end M.H.White "Scaling of miltidielectric nonvolatile Sonos Memory Structurec " Solid - State Elec., vol.37, p.1913, 1995] не обеспечивают быстрое программирование ЭППЗУ из-за последовательного по времени способа их программирования

Наиболее близкой по технической сущности к изобретению является Ячейка памяти для быстродействующего ЭСППЗУ [4. Заявка РСТ/RU 2009/000149 от 30.03.2009 "Ячейка памяти для быстродействующего ЭСППЗУ и способ ее программирования"]. На фиг.1 и фиг.2 показаны соответственно электрическая схема и конструкция ячейки памяти.

Электрическая схема ячейки памяти содержит n(p)-МОП-транзистор, первый и второй диоды, конденсатор, числовую, адресную и разрядную шины, при этом катод (анод) первого диода соединен с числовой шиной и истоком n(p)-МОП-транзистора, его анод соединен с анодом второго диода, с подзатворной областью n(p)-МОП-транзистора и первым выводом конденсатора, второй вывод которого подсоединен к затвору n(p)-МОП-транзистора и к адресной шине, а катод второго диода соединен с областью стока n(p)-МОП-транзистора и разрядной шиной.

При этом конструкция ячейки памяти

является единой функционально-интегрированной структурой, которая содержит n(p)-МОП-транзистор с «плавающей» подзатворной областью, при этом его n(p)-область истока является одновременно областью n(p)-типа катода (анода) первого диода, а p(n) подзатворная область является областью p(n)-типа анода (катода) первого диода; n(p)-область стока является областью n(p)-катода (анода) второго диода, а n(p) подзатворная область образует область p(n)-типа анода (катода) второго диода; конденсатор соответственно образован затвором, диэлектриком и подзатворной областью n(p)-МОП-транзистора.

Такая ячейка памяти не обладает

высокой надежностью работы при считывании информации из-за нестабильности порогового напряжения, обусловленного «плавающим» потенциалом подзатворной области.

Целью изобретения является повышение надежности работы ЭСППЗУ.

Поставленная цель достигается тем, что

электрическая схема ячейки памяти содержит дополнительно p(n) полевой транзистор, общую и управляющую шины, при этом его исток подключен к подзатворной области МОП-транзистора, затвор - к управляющей шине, а сток - к общей шине. Конструкция ячейки памяти (как и прототип) является единой функционально-интегрированной структурой, которая дополнительно содержит p(n) полевой транзистор, исток которого одновременно является подзатворной областью n(p)-МОП-транзистора, сток - полупроводниковой подложкой p(n)-типа проводимости, а затвор n(p)-типа проводимости образован дополнительной полупроводниковой областью.

Программирование ячейки памяти происходит в два этапа, аналогично, как и прототипе, с той лишь разницей, что "плавающий" потенциал подзатворной области обеспечивается не наличием p-n- перехода подзатворная область - подложка, а областью пространственного заряда канала закрытого p(n) полевого транзистора при подаче на его затвор положительного нулевого потенциала относительно p(n)-подложки.

Таким образом, на первом этапе осуществляют запись оперативной информации, т.е. логической единицы "лог.1" путем подачи на адресную шину высокого (низкого) нулевого потенциала, а на разрядную шину низкого (высокого) потенциала (+V) и заряжают конденсатор через второй диод, при этом «плавающая» подзатворная область МОП-транзистора (являющаяся первой обкладкой конденсатора) приобретает отрицательный заряд и потенциал по отношению к затвору, который является второй обкладкой конденсатора.

Произведенная запись оперативной информации в виде заряда в конденсаторе может сохраняться (аналогично, как в ячейке памяти-прототипе) достаточно долго, и время его хранения определяется токами утечки р-n-переходов сток-истока МОП-транзистора, при этом величина разности потенциалов в конденсаторе, образованном затвором, подзатворным диэлектриком и подзатворной областью Vc, не превышает величины потенциалов Vпp в подзатворной системе МОП-транзистора, необходимой для программирования ячейки памяти.

На втором этапе на затвор МОП-транзистора подается дополнительный высокий потенциал Vд, причем такой, что сумма потенциалов Vc и Vд превышает напряжение программирования ячейки памяти, т.е.

Vc+Vд>Vпp,

при этом происходит запись постоянной (энергонезависимой) информации в ячейку памяти.

В случае «записи» логического нуля «лог.0» конденсатор не заряжается отрицательным потенциалом и записи информации в ячейку памяти при подаче дополнительного Уд напряжения не происходит.

Считывание информации с ячейки памяти, после ее программирования, осуществляется при открытом состоянии р(n)-полевого транзистора, т.е.при подаче на его затвор нулевого потенциала относительно р(n)-подложки. В этом случае подзатворная область приобретает потенциал подложки.

Преимущество заявленной ячейки памяти по сравнению с аналогами такое же, как и прототипа, что очевидно из конструкций матриц ЭППЗУ, представленных на фиг.2 и фиг.3, при этом интеграция памяти ЭППЗУ, как это видно из фигур, достигает теоретического предела.

Быстродействие традиционного ЭППЗУ по сравнению с ДОЗУ достаточно медленное и определяется длительностью процесса последовательного по времени программирования ячеек памяти ЭППЗУ.

Предполагаемая ячейка памяти решает эту проблему за счет того, что вначале, на первом этапе в ячейке памяти записывается оперативная информация в виде зарядов в емкостях затворов соответствующих МОП-транзисторов, как в ДОЗУ относительно быстро.

На втором этапе подается кратковременно 1-2 миллисекунды дополнительное напряжение (или проводят облучение ионизирующим излучением), в результате чего программируются все ячейки памяти ЭППЗУ одновременно, таким образом, время программирования ЭППЗУ сокращается с десятков минут до нескольких миллисекунд.

Преимущество заявленной ячейки памяти по сравнению с аналогом заключается в большей надежности работы, поскольку при считывании информации подзатворная область имеет фиксированный потенциал и при этом она имеет тот же тип проводимости, что и подложка. Данное обстоятельство исключает возможность включения паразитного биполярного n-p-n - p-n-p-транзистора, образованного n+стоком - эмиттером, p-подзатворной областью - базой и n-подложкой - коллектором.

Следует отметить, что наличие в конструкции затвора полевого транзистора не увеличивает размеры ячейки памяти, поскольку он расположен внизу и является общим для всех ячеек памяти ЭППЗУ и к нему подводится только один "управляющий" электрод.

Электрическая схема ячейки памяти показана на фиг.2а, б.

Она содержит n(р)-МОП-транзистор Т1, исток которого соединен с катодом (анодом) первого диода D1, числовой шиной Z, анод (катод) первого диода соединен с анодом (катодом) второго диода D2 подзатворной областью МОП-транзистора Т1 и первым выводом конденсатора С, второй вывод которого соединен с затвором n(p)-МОП-транзистора Т1 и адресной шиной X, катод (анод) второго диода D2 соединен со стоком n(p)-МОП-транзистора и разрядной шиной Y. Сток p(n)-полевого транзистора Т2 подсоединен к подзатворной области МОП-транзистора Т1, его затвор - с управляющей шиной L, а исток - с общей шиной W.

Конструкция и топология ячейки памяти показана на фиг.3.

Она состоит из подложки - 1, на поверхности которой расположен n(p)-МОП-транзистор, отделенный от подложки сбоку слоем диэлектрика - 2, на поверхности подложки расположена также область стока - 3, образующая числовую шину - 10, область истока - 4, образующая разрядную шину - 9, подзатворная область - 5, на поверхности которой расположен подзатворный диэлектрик - 6, на поверхности которого расположен затвор - 7, образующий адресную шину 7, на поверхности областей стока, истока, затвора расположен изолирующий диэлектрик - 8, а на области истока - 4 расположен электрод разрядной шины - 9.

Подзатворная область - 5 МОП-транзистора, отделена от подложки 1 областью пространственного заряда ОПЗ - 11, образованной затвором - 12 полевого транзистора, сток которого является одновременно подзатворной областью - 5, а исток - подложкой - 1. На затворе полевого транзистора расположен управляющий электрод - 13, а на его истоке - электрод общей шины - 14.

Ячейка памяти работает следующим образом:

В режиме записи оперативной информации подзатворные области МОП - транзисторов матрицы ЭППЗУ изолированы от положки областью пространственного заряда, образованной затвором полевого транзистора.

Режим записи - «лог.1» происходит при поступлении положительного потенциала на адресную шину x, нулевого - на разрядную шину у происходит разрядка информационного конденсатора С через диод D2, при этом на «плавающей» подзатворной области МОП-транзистора формируется отрицательный потенциал (заряд) по отношению к затвору, который может храниться достаточно долго в режиме хранения оперативной информации, т.е. при нулевом потенциале на затворе (адресной шины X) и положительном потенциале на стоке разрядной шины Y. Время хранения информации заряда в конденсаторе определяется токами утечки диодов, т.е. сток-истоковых p-n-переходов МОП-транзистора, и обычно составляет сотни миллисекунд (как в обычном ДОЗУ на основе ячейки памяти «Деннарда», взятой за прототип).

Состояние «лог.0» соответствует отсутствию записи в ячейку памяти информационного заряда в конденсатор, как в обычном ДОЗУ.

Таким образом, во все ячейки ЭППЗУ записывается оперативная информация в виде «лог.1» и «лог.0». При этом время записи оперативной памяти также соответствует времени ее записи в обычное ДОЗУ, т.е. ~10^-9 c на ячейку. После записи оперативной информации в ячейке памяти, ее фактически переводят в постоянную путем одновременного программирования всех МОП-транзисторов, например, подачей дополнительного напряжения на все затворы транзисторов.

При этом важно, что физический принцип программирования МОП-транзистора ячейки памяти ЭСППЗУ не имеет существенного значения. В ячейке памяти может быть использован, в частности МНОП-транзистор, FAMOS-транзистор с «плавающим» затвором, МОП-транзистор, программируемый ионами водорода [4] и т.д.

Режим считывания информации с ячейки памяти осуществляется обычным образом, т.е. при наличии открывающего потенциала на затворе полевого транзистора путем подачи открывающего - положительного потенциала на адресную шину - 7, т.е. на затвор МОП-транзистора и числовую шину - 10, т.е. на его сток, считыванием сигнала /соответствующем состоянию порогового напряжения/ с разрядной шины - 9 истока транзистора.

Примеры реализации

Быстродействующая ЭСППЗУ на основе предлагаемой ячейки памяти может быть реализована, например, на основе традиционной К-МОП- технологии, на монокремнии, см. фиг.4 а, б.

Claims

1. Ячейка памяти для быстродействующего ЭСППЗУ с управляемым потенциалом подзатворной области, электрическая схема ячейки памяти содержит n(р)-МОП-транзистор первый и второй диоды, конденсатор, числовую, адресную и разрядную шины, при этом катод (анод) первого диода соединен с числовой шиной и истоком n(р)-МОП-транзистора, его анод соединен с анодом второго диода, с подзатворной областью n(р)-МОП-транзистора и первым выводом конденсатора, второй вывод которого подсоединен к затвору n(р)-МОП-транзистора и к адресной шине, а катод второго диода соединен с областью стока n(р)-МОП-транзистора и разрядной шиной, отличающаяся тем, что электрическая схема ячейки памяти дополнительно содержит р(n)-полевой-транзистор, общую и управляющую шины, при этом его исток подключен к подзатворной области МОП-транзистора, затвор - к управляющей шине, а сток - к общей шине.

2. Ячейка памяти по п.1, являющаяся единой функционально-интегрированной структурой, которая содержит n(р)-МОП-транзистор с «плавающей» подзатворной областью, при этом его n(р)-область истока является одновременно областью n(р)-типа катода (анода) первого диода, а р(n) подзатворная область является областью р(n)-типа анода (катода) первого диода; n(р)-область стока является областью n(р) катода (анода) второго диода, а р(n) подзатворная область образует область p(n)-типа анода (катода) второго диода; конденсатор соответственно образован затвором, диэлектриком и подзатворной областью n(р)-МОП-транзистора, отличающаяся тем, что дополнительно содержит р(n)-полевой-транзистор, сток которого одновременно является подзатворной областью n(р)-МОП-транзистора, исток - полупроводниковой подложкой р(n)-типа проводимости, а затвор n(р)-типа проводимости образован дополнительной полупроводниковой областью.