JPWO2011013298A1

JPWO2011013298A1 - Ｓｒａｍセル

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Publication number: JPWO2011013298A1
Application number: JP2011524629A
Authority: JP
Inventors: 敏弘関川; 洋平松本; 帆平小池
Original assignee: National Institute of Advanced Industrial Science and Technology AIST
Current assignee: National Institute of Advanced Industrial Science and Technology AIST
Priority date: 2009-07-29
Filing date: 2010-07-02
Publication date: 2013-01-07
Anticipated expiration: 2030-07-02
Also published as: JP5382886B2; WO2011013298A1; US20120120717A1; US8537603B2

Abstract

書き込み動作および読み出し動作を確実にすることに起因するトランジスタ寸法への制約条件が無く、ポートあたりの制御信号線が少なく、読み出し動作のみならず書き込み動作においてもマルチポート化が容易であって、書き込み動作と読み出し動作を一つのビット線で行えるＳＲＡＭセルを提供する。ＳＲＡＭセルは、メモリセル、特に二つのインバータ間の正帰還回路を接続または切断制御する帰還制御トランジスタを備え、一本のビット線に接続された書き込み制御トランジスタおよび読み出し制御トランジスタおよびこれに接続された読み出しバッファトランジスタを有する。

Description

本発明は、読み出し動作と書き込み動作を１つのビット線で行うＳＲＡＭ（ＳｔａｔｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）セルに関する。

本願では電気回路網での回路の結節点をノードと称することにする。当然のことながら、あるノードは二つの役割をすることがある。すなわち、ある一つの回路網の中である一定の機能を有する部分回路網を部分回路と称することにすると、一つのノードにある部分回路の電気信号が出力されるとき（出力信号ノード）、そのノードにつながる他の部分回路から見るとそのノードは電気信号が入力されるノード（入力信号ノード）になっていることがある。また、特に回路に電流を供給する配線を電源供給線、電源供給線から回路を通った電流が帰還される配線を電源帰還線と称する。さらにまた、端子とは回路に用いられているトランジスタ、抵抗、容量などの回路素子の、外部との電気的接続のために設けられた電極を言う。電気的には端子がノードを兼ねることがあり得る。

電気信号の異なる二つの代表値、例えば信号振幅のハイレベル、ローレベルに論理値を対応させて電気的に論理操作を実行する電気回路網を論理装置と称する。その場合の電気信号を論理信号と称し、論理値は１または０であって、それぞれハイレベル、Ｈまたはローレベル、Ｌを対応させる。論理信号はデータと略称されることがある。電気回路やそれに用いられている能動素子の電気的動作を制御するための電気信号を制御信号と称する。論理信号が制御信号を兼ねることがある。制御信号に関わる配線を制御信号線、論理信号に関わる配線をデータ線と称する。

トランジスタとは、少なくとも一つの制御信号入力端子と少なくとも二つの信号出力端子とを有し、制御信号によって、二つの出力端子間の導通、非導通状態を制御する電気的スイッチの具体化形態の一つである。そのトランジスタは一般に絶縁ゲート電界効果トランジスタ（ＭＯＳＴ）やバイポーラトランジスタ（ＢＰＴ）等である。ＭＯＳＴの場合はそのゲートが制御信号入力端子として用いられ、ドレインとソースが二つの信号出力端子として用いられる。ＢＰＴの場合は、ベースが制御信号入力端子として用いられ、コレクタとエミッタが二つの信号出力端子として用いられる。

さらに、インバータとは、信号入力端子と信号出力端子とを有する電気回路で、かつ電気的な論理操作が可能な論理装置であって、その信号出力端子にその信号入力端子に印加された論理信号の反転論理信号を出力するものである。もちろん電源供給線と電源帰還線に接続されて動作する。

以下の本発明の説明ではトランジスタとしてＭＯＳＴを用いた場合を例にとって述べる。このＭＯＳＴを用いたＳＲＡＭセルは、例えば、図１のデュアルビットラインＳＲＡＭセル１０がある。ここで、「ビットライン」とはデータ線であって、これを通してＳＲＡＭセルに記憶内容に関わる論理信号（データ）の入出力（書き込みや読み出し）が行われる配線である。「デュアル」とはそれらが二本あり、かつそれらを同時に通過する論理信号が互いに反転であることを表す。書き込み専用ビット線や読み出し専用ビット線、両方が行われるビット線がある。

さて、図１において、極性がＰ形のＭＯＳＴ（ＰＭＯＳＴ）２０および極性がＮ形のＭＯＳＴ（ＮＭＯＳＴ）２２の各ドレインを出力信号ノードＱ１に接続し、各ゲート電極を入力信号ノードＩ１に接続し、ＰＭＯＳＴ２０のソースはノードＶＤ１において電源供給線ＶＤＤＬに接続し、さらにＮＭＯＳＴ２２のソースはノードＶＳ１において電源帰還線ＶＳＳＬに接続してインバータ１２が構成されており、またＰＭＯＳＴ２４およびＮＭＯＳＴ２６の各ドレインを出力信号ノードＱ２に接続し、各ゲートを入力信号ノードＩ２に接続し、ＰＭＯＳＴ２４のソースはノードＶＤ２において電源供給線ＶＤＤＬに接続し、さらにＮＭＯＳＴ２６のソースはノードＶＳ２において電源帰還線ＶＳＳＬに接続してインバータ１４が構成されている。上記のようにＰＭＯＳＴとＮＭＯＳＴで構成されたインバータをＣＭＯＳインバータと称する。

次に、インバータ１２の出力信号ノードＱ１はインバータ１４の入力信号ノードＩ２に接続し、そのインバータ１４の出力信号ノードＱ２はインバータ１２の入力信号ノードＩ１に接続して正帰還回路（ラッチ回路とも言う）を構成し、さらにインバータ１４の出力信号ノードＱ２はアクセストランジスタ（読み出し動作にも書き込み動作にも用いられる制御トランジスタである）であるＮＭＯＳＴ１６のソース（またはドレイン）に接続され、ＮＭＯＳＴ１６のドレイン（またはソース）はノードＤ１においてビット線ＢＬに接続され、インバータ１２の出力信号ノードＱ１は他のアクセストランジスタであるＮＭＯＳＴ１８のソース（またはドレイン）に接続され、ＮＭＯＳＴ１８のドレイン（またはソース）はノードＤ２においてビット線ＢＬＢに接続され、ＮＭＯＳＴ１６および１８のゲートはそれぞれノードＰ１およびＰ２においてワード線ＷＬに接続されて一つのＳＲＡＭセルが構成されている。ビット線ＢＬとＢＬＢでは、その電位を論理信号としてみる時は互いに相手の反転となっている、すなわち相補的である。また、出力信号ノードＱ１とＱ２の論理信号レベルも定常状態においては相補的（一方がハイレベルＨであれば他方はローレベルＬとなっている）となっている。例えば、インバータ１２の出力信号ノードＱ１がローレベルでインバータ１４の出力信号ノードＱ２がハイレベルのときは論理１を記憶しているとし、その逆は論理０を記憶しているとする等と記憶内容が決められている。ＮＭＯＳＴ１６および１８はＳＲＡＭセルの記憶内容をビット線ＢＬおよびＢＬＢに読み出す時の読み出し制御トランジスタとしても、あるいはビット線ＢＬおよびＢＬＢの論理信号をＳＲＡＭセルに書き込む時の書き込み制御トランジスタとしても用いられる。さらに、ＳＲＡＭセルでの論理信号レベルは、それを用いたメモリ装置外部の論理回路の論理信号レベルと異なる場合がある。

さて、ＳＲＡＭセルをアレイ状に配置して構成したＳＲＡＭ装置は、高速動作が可能であって、かつ記憶容量を大きくすることが求められている。そのため、ＳＲＡＭセルの面積を小さくすること、すなわち各トランジスタの寸法は実現可能な最小寸法とすることが望ましい。しかし、ＳＲＡＭセルの記憶内容を読み出す時、記憶内容が反転してしまう誤動作を防ぐことや、正しく記憶内容が書き込まれることを保証するなどのため、すべてのトランジスタを最小寸法とすることは出来ない。概略、インバータのＮＭＯＳＴである２２および２６のチャネル長は最小寸法、（チャネル幅は面積、動作速度を勘案して最小寸法よりは大きくする場合が多い）とし、アクセストランジスタ１６および１８はこれらよりも電流駆動能力を弱く（例えばチャネル幅を小さくしたり、チャネル長を長くしたり、あるいはその両方とする）し、インバータ１２のＰＭＯＳＴ２０およびインバータ１４のＰＭＯＳＴ２４よりは電流駆動能力を強く（例えばＰＭＯＳＴ２０および２４のチャネル長をアクセストランジスタ１６および１８よりも長くしたり、チャネル幅については逆に小さくしたり、またはその両方とする）するように設定される。ただし、チャネル幅については実現可能な最小寸法より小さくすることは出来ないと言う制約条件があるので、これを勘案して各トランジスタのチャネル幅を最小寸法以上に設定しなければならない。したがって、その分ＳＲＡＭセルの面積は増加するし、浮遊容量が増加することによってその動作速度の低下を招く。

上記のＳＲＡＭセルを構成する各トランジスタに課せられる寸法の制約条件を除去した従来のＳＲＡＭセルとして図２に示す回路が下記特許文献１で開示されている。
図２においては、Ｐ形のＭＯＳＴ（ＰＭＯＳＴ）４０およびＮ形のＭＯＳＴ（ＮＭＯＳＴ）４２の各ドレインを出力信号ノードＱ４２に接続し、各ゲート電極を入力信号ノードＩ４２に接続し、ＰＭＯＳＴ４０のソースはノードＶＤ４２において電源供給線ＶＤＤＬに接続し、さらにＮＭＯＳＴ４２のソースはノードＶＳ４２において電源帰還線ＶＳＳＬに接続して第一のインバータ３２が構成されており、またＰＭＯＳＴ４４およびＮＭＯＳＴ４６の各ドレインを出力信号ノードＱ４４に接続し、各ゲート電極を入力信号ノードＩ４４に接続し、ＰＭＯＳＴ４４のソースはノードＶＤ４４において電源供給線ＶＤＤＬに接続し、さらにＮＭＯＳＴ４６のソースはノードＶＳ４４において電源帰還線ＶＳＳＬに接続して第二のインバータ３４が構成されている。さらに、第一のインバータ３２の出力信号ノードＱ４２は第二のインバータ３４の入力信号ノードＩ４４に接続し、第二のインバータ３４の出力信号ノードＱ４４は帰還制御トランジスタであるＰＭＯＳＴ５０のドレイン（またはソース）に接続され、ＰＭＯＳＴ５０のソース（またはドレイン）は第一のインバータ３２の入力信号ノードＩ４２に接続して、ＰＭＯＳＴ５０が導通状態のときに正帰還回路（またはラッチ回路）が構成されるようになっている。さらに、ＰＭＯＳＴ５０のゲートはノードＰ１０において帰還回路制御信号を供給するワード線ＣＷＬに接続され、第一のインバータ３２の入力信号ノードＩ４２は書き込み制御トランジスタであるＮＭＯＳＴ５２のソース（またはドレイン）に接続され、ＮＭＯＳＴ５２のドレイン（またはソース）はノードＤ８において一本のビット線ＢＬに接続され、ゲート電極はノードＰ８において書き込み制御信号を供給する書き込み制御信号線ＷＷＬに接続されている。また第二のインバータ３４の出力信号ノードＱ４４は読み出し制御トランジスタであるＮＭＯＳＴ５４のソース（またはドレイン）に接続され、ＮＭＯＳＴ５４のドレイン（またはソース）はノードＤ９において上記ビット線ＢＬに接続され、ＮＭＯＳＴ５４のゲート電極はノードＰ９において読み出し制御信号を供給する読み出し制御信号線ＲＷＬに接続されている。制御回路６０はこのセルを選択するためのデコード回路やＷＷＬ線、ＣＷＬ線やＲＷＬ線の電位を適切に制御し、それぞれの制御信号を生成する。

以下においては、ＳＲＡＭセル内における論理信号のハイレベルを電源供給線ＶＤＤＬの電位ＶＤＤとし、ローレベルは電源帰還線ＶＳＳＬの電位（接地、ＧＮＤ、０Ｖ）として動作の概略をシミュレーションにより説明する。

図３は、従来のＳＲＡＭセルの構成図で、シミュレーションに用いた回路を示すが、センス回路は説明の都合上省略した。またＶＤＤの値は０．７Ｖとした。
図２のような一つのビット線で書き込み動作及び読み出し動作を行うＳＲＡＭセルを用いた記憶装置はビット線に誘起する雑音電圧による誤動作（特に読み出し動作においての誤動作）の対策が必要であるが、１キャパシタＤＲＡＭと同様にいわゆるオープンビットライン方式を採用してその対策とすることができる。図３において、インバータ８６（点線で囲まれた部分回路）はＰＭＯＳＴ７０およびＮＭＯＳＴ７２とで構成され、インバータ８８（点線で囲まれた部分回路）はＰＭＯＳＴ７４およびＮＭＯＳＴ７６とで構成され、インバータ８６の出力信号ノードとインバータ８８の入力信号ノードが結線されている。このノードをＶｃｅｌｌｈｏｌｄと呼ぶ。また、インバータ８６の入力信号ノードをＶｃｅｌｌｗｒｉｔｅと、インバータ８８の出力信号ノードをＶｃｅｌｌｒｅａｄと呼ぶが、これらは帰還制御トランジスタであるＮＭＯＳＴ８４で接続されている。ＮＭＯＳＴ８４の導通、非導通状態はそのゲートに印加される制御信号Ｖｆｂｃｏｎｔにより定まる。ノードＶｃｅｌｌｒｅａｄおよびＶｃｅｌｌｗｒｉｔｅはそれぞれ読み出し制御トランジスタであるＮＭＯＳＴ８０および書き込み制御トランジスタであるＮＭＯＳＴ８２により一つのビット線ＢＬに接続されている。ＮＭＯＳＴ８０および８２の導通、非導通状態はそれぞれのゲート電極端子に印加される制御信号ＶｗｒｌおよびＶｗｗｌによって定まる。ビット線ＢＬには、記憶装置アレイの他の行のセルが多数接続されていることを想定して負荷容量Ｃｂｉｔを接続した。またその電位はＮＭＯＳＴ９０によりビット線電位制御信号源Ｖｂｉｔｓｏｕｒｃｅに制御される。ＮＭＯＳＴ９０のゲート電極端子には制御信号Ｖｂｉｔｓｃｏｎｔが印加され、ＮＭＯＳＴ９０を非導通状態とすることによりビット線ＢＬを高インピーダンス状態（電荷の放電や充電が極めて制限された状態）にすることができる。なお、ノードの記号でそのノードの信号波形の記号も表すことにする。

シミュレーションには、図４の模式図で示される従来から用いられる二重絶縁ゲート電界効果トランジスタを二つのゲート電極を共通接続して三端子動作させたものを用いた。図４において、９１は基板、９２は絶縁膜、９３はソース領域、９４はドレイン領域、９５はチャネル領域、９６−１は第１のゲート酸化膜、９６−２は第２のゲート酸化膜、９７は第１のゲート、９８は第２のゲート、９９は絶縁膜である。

まず、図２の従来のＳＲＡＭセルの書き込み動作についてのシミュレーション結果を図５及び図６に示す。図５は書き込み動作の制御信号波形であり、図６はそのときのＳＲＡＭセルの各ノードの信号波形を示す。

図５の書き込み動作の制御信号波形のサンプリング値を表１に示す。図５の横軸はＴｉｍｅ（時間）（ｓ：秒）、縦軸はＳｉｇｎａｌＳｗｉｎｇ（信号振幅）（Ｖ）を表す。
△はＶfbcont（帰還制御信号線CWLの信号、すなわち帰還制御信号）特性、
●はＶwwl（書き込み制御信号線WWLの信号、すなわち書き込み制御信号）特性を示す。
図５の特性より、ＶfbcontとＶwwlは時間的に交互に一定値をとる。

また、図６の書き込み動作時のＳＲＡＭセルの各ノードの信号波形のサンプリング値を表２に示す。図６の横軸はＴｉｍｅ（時間）（ｓ：秒）、縦軸はＳｉｇｎａｌＳｗｉｎｇ（信号振幅）（Ｖ）を表す。
−はＶcellhold（セルのホールド電圧、すなわち第一のインバータの出力ノードの電圧）特性、
＋はＶcellwrite（セルの書き込み電圧、すなわち第一のインバータの入力ノード電圧）特性、
実線はＶcellread（セルの読み出し電圧、すなわち第二のインバータの出力ノード電圧）特性、
＊はＶbitline（ビット線電圧）特性を示す。

制御信号の振幅はＶＤＤより大きくし、一例として１．４Ｖとした。これは各制御ＮＭＯＳＴ８０、８２およびＮＭＯＳＴ８４の信号転送時の信号レベルのしきい値電圧落ちを避けるためである。また、ビット線ＢＬの電位を制御するＮＭＯＳＴ９０は導通状態にある。すなわち、制御信号Ｖｂｉｔｓｃｏｎｔは１．４Ｖに保たれており、ビット線ＢＬの電位Ｖｂｉｔｌｉｎｅは制御電源Ｖｂｉｔｓｏｕｒｃｅの電位に従い、ビット線ＢＬはローインピーダンス状態（電荷の充電や放電が極めて容易な状態）となっている。

ノードＶｃｅｌｌｗｒｉｔｅおよびＶｃｅｌｌｒｅａｄがローレベル（０Ｖ）、したがってＶｃｅｌｌｈｏｌｄがハイレベル（０．７Ｖ）のとき（この状態を記憶内容がローレベルと呼ぶことにする）、記憶内容を反転するように書き込みを行う。すなわち、Ｖｂｉｔｌｉｎｅをハイレベル（０．７Ｖ）に充電し、その後第図５に示されるように帰還制御信号Ｖｆｂｃｏｎｔを１．４Ｖから０．０Ｖに変化させてＮＭＯＳＴ８４を非導通とし、ノードＶｃｅｌｌｗｒｉｔｅとＶｃｅｌｌｒｅａｄ間を切り離す。次に書き込み制御信号Ｖｗｗｌを０．０Ｖから１．４Ｖに変化させてＮＭＯＳＴ８２を導通状態としＶｂｉｔｌｉｎｅの電位をノードＶｃｅｌｌｗｒｉｔｅに転送する。そうすると図６に示されるようにＶｃｅｌｌｗｒｉｔｅの電位はローレベルからハイレベルに変化し、したがってＶｃｅｌｌｈｏｌｄの電位はローレベル、Ｖｃｅｌｌｒｅａｄの電位はハイレベルと順次変化する。これらの電位が安定した頃合いにＶｗｗｌを０．０Ｖに戻してＮＭＯＳＴ８２を非導通状態に戻し、さらにＶｆｂｃｏｎｔを１．４Ｖに戻してＮＭＯＳＴ８４を導通状態に戻し、インバータ８６および８８によるラッチ回路を構成して記憶内容の保持状態に入る。Ｖｆｂｃｏｎｔが１．４Ｖに保たれている期間が保持状態である。このように、ノードＶｃｅｌｌｗｒｉｔｅおよびＶｃｅｌｌｒｅａｄがハイレベル（０．７Ｖ）、したがってＶｃｅｌｌｈｏｌｄがローレベル（０．０Ｖ）のときの状態を記憶内容がハイレベルと呼ぶことにする。

続いて、ハイレベル記憶内容をローレベルの記憶内容に書き換える。まず、Ｖｂｉｔｌｉｎｅの電位をハイレベルからローレベルに変化させる。続いて前述した書き込み手順と同様に帰還制御信号Ｖｆｂｃｏｎｔを１．４Ｖから０．０Ｖに変化させてＮＭＯＳＴ８４を非導通とし、ノードＶｃｅｌｌｗｒｉｔｅとＶｃｅｌｌｒｅａｄ間を切り離す。次に書き込み制御信号Ｖｗｗｌを０．０Ｖから１．４Ｖに変化させてＮＭＯＳＴ８２を導通状態としＶｂｉｔｌｉｎｅの電位をノードＶｃｅｌｌｗｒｉｔｅに転送する。そうすると、図６に示されるようにＶｃｅｌｌｗｒｉｔｅ、Ｖｃｅｌｌｈｏｌｄ、Ｖｃｅｌｌｒｅａｄの各ノードの電位が反転し、ローレベルの記憶内容に書き込みされる。

以上のように書き込み動作および記憶保持動作は正常に行われることが分かった。次に読み出し動作について述べる。読み出し動作中、ＮＭＯＳＴ８２は非導通状態にあるものとする。すなわち、書き込み制御信号Ｖｗｗｌは０．０Ｖに保たれているものとする。

図７は、図２の従来のＳＲＡＭセルの記憶内容がローレベルに保持されているＳＲＡＭセルからその内容を読み出す場合の各ノードの信号波形を示す。図７の横軸はＴｉｍｅ（時間）（ｓ：秒）、縦軸はＳｉｇｎａｌＳｗｉｎｇ（信号振幅）（Ｖ）を表す。
◇はＶcellhold（セルのホールド電圧）特性、
□はＶcellwrite（セルの書き込み電圧）特性、
△はＶcellread（セルの読み出し電圧）特性、
×はＶfbcont（帰還制御信号線CWLの信号、すなわち帰還制御信号）特性、
＊はＶbitline（ビット線電圧）特性、
＋はＶwrl（読み出し制御信号線WRLの信号、すなわち読み出し制御信号）特性、
−付き実線はＶbitsource（ビット線の電位を与えるためのパルス電源の電圧）特性、
−付き鎖線はＶbitscont（ビット線の電位を与えるためのパルス電源とビット線の接続状態を制御するためのNMOSTに与えるゲート電圧）特性を示す。

図７の各ノードの信号波形のサンプル値を表３に示す。

オープンビットライン方式でセンスすることを想定して、まずビット線ＢＬをＶＤＤ／２に充電する。その電位が安定した後にビット線ＢＬの電位を制御する制御信号Ｖｂｉｔｓｃｏｎｔを１．４Ｖから０．０Ｖに変化させて、ＮＭＯＳＴ９０を非導通状態とし、ビット線ＢＬをハイインピーダンス状態にする。その後、図７に示されるように帰還制御信号Ｖｆｂｃｏｎｔを１．４Ｖから０．０Ｖに変化させてＮＭＯＳＴ８４を非導通とし、ノードＶｃｅｌｌｗｒｉｔｅとＶｃｅｌｌｒｅａｄ間を切り離す。次に読み出し制御信号Ｖｗｒｌを０．０Ｖから１．４Ｖに変化させてＮＭＯＳＴ８０を導通状態としビット線ＢＬとノードＶｃｅｌｌｒｅａｄ間を接続する。ノードＶｃｅｌｌｒｅａｄはインバータ８８のＮＭＯＳＴ７６が導通状態であるから、ローインピーダンス状態である。そうすると図７に示されるようにビット線ＢＬに充電されている電荷はＮＭＯＳＴ８０および７６を通して放電され、その電位ＶｂｉｔｌｉｎｅはＶＤＤ／２から低下していく。この低下した電位によりセンスアンプは記憶内容がローレベルであることを検知することができる。なお、ノードＶｃｅｌｌｒｅａｄの電位は、最初は０．０Ｖであったが読み出し動作が始まった直後に電位が上昇する。その程度はＮＭＯＳＴ８０および７６のインピーダンスの比で決まるが、ビット線ＢＬが読み出し動作開始初期に設定された電位、ＶＤＤ／２よりは明らかに低くなる。しかし、ビット線ＢＬの電位がシミュレーションでは考慮していない雑音などでさらに上昇することがあって、ノードＶｃｅｌｌｒｅａｄの電位がたとえインバータ８６の論理しきい値（約ＶＤＤ／２）を越えたとしても、ノードＶｃｅｌｌｗｒｉｔｅとＶｃｅｌｌｒｅａｄ間が切り離されているため、記憶内容を反転させることはない。読み出し動作終了後は、制御信号は０．０Ｖに戻され、ＮＭＯＳＴ８０は再び非導通状態となる。さらに、帰還制御信号Ｖｆｂｃｏｎｔは１．４Ｖに戻され、ＮＭＯＳＴ８４は再び導通状態になりＳＲＡＭセルはローレベル記憶保持状態に戻り、記憶内容の反転は生じていない。

図８は、図２の従来のＳＲＡＭセルの記憶内容がハイレベルに保持されているＳＲＡＭセルからその内容を読み出す場合の各ノードの信号波形を示す。図８の横軸はＴｉｍｅ（時間）（ｓ：秒）、縦軸はＳｉｇｎａｌＳｗｉｎｇ（信号振幅）（Ｖ）を表す。
◇はＶcellhold（セルのホールド電圧）特性、
前面□はＶcellwrite（セルの書き込み電圧）特性、
△はＶcellread（セルの読み出し電圧）特性、
×付き鎖線はＶfbcont（帰還制御信号線CWLの信号、すなわち帰還制御信号）特性、
＊はＶbitline（ビット線電圧）特性、
＋付き鎖線はＶwrl（読み出し制御信号線WRLの信号、すなわち読み出し制御信号）特性、
後面□はＶbitsource（ビット線の電位を与えるためのパルス電源の電圧）特性、
−付き鎖線はＶbitscont（ビット線の電位を与えるためのパルス電源とビット線の接続状態を制御するためのNMOSTに与えるゲート電圧）特性を示す。

図８の各ノードの信号波形のサンプル値を表４に示す。

ビット線ＢＬの電位がＶＤＤ／２に安定した後にビット線ＢＬの電位を制御する制御信号Ｖｂｉｔｓｃｏｎｔを１．４Ｖから０．０Ｖに変化させて、ＮＭＯＳＴ９０を非導通状態とし、ビット線ＢＬをハイインピーダンス状態にする。その後、図８に示されるように帰還制御信号Ｖｆｂｃｏｎｔを１．４Ｖから０．０Ｖに変化させてＮＭＯＳＴ８４を非導通とし、ノードＶｃｅｌｌｗｒｉｔｅとＶｃｅｌｌｒｅａｄ間を切り離す。次に読み出し制御信号Ｖｗｒｌを０．０Ｖから１．４Ｖに変化させてＮＭＯＳＴ８０を導通状態としビット線ＢＬとノードＶｃｅｌｌｒｅａｄ間を接続する。ノードＶｃｅｌｌｒｅａｄはインバータ８８のＰＭＯＳＴ７４が導通状態で電源ＶＤＤに接続されているので図８に示されるようにビット線ＢＬはＮＭＯＳＴ８０およびＰＭＯＳＴ７４を通してさらに充電され、その電位ＶｂｉｔｌｉｎｅはＶＤＤ／２から上昇していく。この上昇した電位によりセンスアンプは記憶内容がハイレベルであることを検知することができる。なお、ノードＶｃｅｌｌｒｅａｄの電位は、最初は０．７Ｖであったが読み出し動作が始まった直後に電位が低下する。その程度はＮＭＯＳＴ８０およびＰＭＯＳＴ７４のインピーダンスの比で決まるが、ノードＶｃｅｌｌｗｒｉｔｅとＶｃｅｌｌｒｅａｄ間が切り離されているため、この電位がシミュレーションでは考慮していないことであるが、雑音などでたとえインバータ８６の論理しきい値より低下したとしても記憶内容を反転させることはない。読み出し動作終了後、制御信号は０．０Ｖに戻され、ＮＭＯＳＴ８０は再び非導通状態となる。さらに、帰還制御信号Ｖｆｂｃｏｎｔは１．４Ｖに戻され、ＮＭＯＳＴ８４は再び導通状態になりＳＲＡＭセルはハイレベル記憶保持状態に戻り、この場合も記憶内容の反転は生じていないことが分かる。

以上のように読み出し動作も正常に動作することがわかったが、改良の余地もあることが分かった。それは図７及び図８のノードＶｃｅｌｌｗｒｉｔｅの電位が帰還制御信号Ｖｆｂｃｏｎｔを１．４Ｖから０．０Ｖに変化するとき、低下することである。図７の場合は負の電位に一時的に変化し、図８の場合はハイレベルの電位ＶＤＤより低下している。その原因は、ノードＶｃｅｌｌｗｒｉｔｅが、ＮＭＯＳＴ８４が非導通になることでハイインピーダンス状態、すなわち電荷がその電位を保つに十分な量だけ放電したり充電されたりする通路がない状態となり、そのためノードＶｃｅｌｌｗｒｉｔｅに負荷されている浮遊容量の一方の電位が変化すると浮遊容量にも電位の変化に対応した電荷が蓄積されると言う条件を満たすべく蓄積されている電荷の再配分が起るためである。すなわち、ＮＭＯＳＴ８４のゲートとノードＶｃｅｌｌｗｒｉｔｅ間の浮遊容量に蓄積されていた電荷量がＮＭＯＳＴ８４のゲート端子の電位が変化することで変化するためである。シミュレーションでは問題は起らなかったが、雑音などが付加すると図７の場合のように負の電位になることはゲートに起因するリーク電流の増加（いわゆるＧＩＤＬ）やゲート酸化膜破壊の原因となる場合もあるし、図８の場合のようにハイレベル電位からの低下は記憶内容反転の原因となる場合もあり、これらの要因を無くしたＳＲＡＭセルが望ましい。また、図２のＳＲＡＭセルは読み出しと書き込みポートの一組に対し制御信号線が三本あり、これも少ない方が望ましい。

図２において、書き込み動作時および読み出し動作時に帰還制御トランジスタを非導通とするように制御するため、ＳＲＡＭ記憶装置の行方向の読み出し制御信号線ＲＷＬおよび書き込み制御信号線ＷＷＬと独立した行方向の帰還制御信号線ＣＷＬを必要とした。ただし、書き込み動作時の雑音余裕を確保するだけでよければ帰還制御トランジスタをＰＭＯＳＴとしてそのゲート電極端子を書き込み制御信号線ＷＷＬに接続すれば制御信号線を一本減らすことができる。すなわち、書き込み制御ＮＭＯＳＴが非導通または導通状態のとき帰還制御トランジスタはそれぞれ導通または非導通状態でよいからである。しかし、読み出し動作時には帰還制御ＰＭＯＳＴは導通状態となってしまうから、読み出し動作時の雑音余裕が小さくなってしまう。すなわち、読み出し動作時に第二のインバータ３４の出力信号ノードＱ４４（図３ではＶｃｅｌｌｒｅａｄ）の電位変化が即第一のインバータ３２の入力信号ノードＩ４２（図３ではＶｃｅｌｌｗｒｉｔｅ）の電位変化となり、雑音などの影響で第一のインバータ３２（図３ではインバータ８６）の出力が反転、すなわち記憶内容が反転する危険が増大する。これを回避するために、下記特許文献２において読み出し制御トランジスタおよびバッファトランジスタからなる読み出しバッファと読み出し専用ビット線を別途加えた図９に示すＳＲＡＭセル１００が開示されている。

図９のＳＲＡＭセル１００においては、ＰＭＯＳＴ１１０およびＮＭＯＳＴ１１２の各ドレインを接続して出力信号ノードＱ１０２とし、それらの各ゲートを接続して入力信号ノードＩ１０２とし、ＰＭＯＳＴ１１０のソースは電源供給線ＶＤＤＬに接続し、さらにＮＭＯＳＴ１１２のソースは電源帰還線ＶＳＳＬに接続してインバータ１０２が構成されている。またＰＭＯＳＴ１１４およびＮＭＯＳＴ１１６の各ドレインを接続して出力信号ノードＱ１０４とし、各ゲートを接続して入力信号ノードＩ１０４とし、ＰＭＯＳＴ１１４のソースは電源供給線ＶＤＤＬに接続し、さらにＮＭＯＳＴ１１６のソースは電源帰還線ＶＳＳＬに接続してインバータ１０４が構成されている。さらに、インバータ１０２の出力信号ノードＱ１０２はインバータ１０４の入力信号ノードＩ１０４に接続され、その出力信号ノードＱ１０４は帰還制御トランジスタであるＰＭＯＳＴ１２０のドレイン（またはソース）に接続され、ＰＭＯＳＴ１２０のソース（またはドレイン）はインバータ１０２の入力信号ノードＩ１０２に接続して、ＰＭＯＳＴ１２０が導通状態のときに正帰還回路（またはラッチ回路）が構成されるようになっている。さらに、ＰＭＯＳＴ１２０のゲートは書き込み制御信号線ＷＷＬに接続され、インバータ１０２の入力信号ノードＩ１０２は書き込み制御トランジスタであるＮＭＯＳＴ１２２のソース（またはドレイン）に接続され、ＮＭＯＳＴ１２２のドレイン（またはソース）は書き込み専用ビット線Ｗ−ＢＬに接続されている。またインバータ１０２の出力信号ノードＱ１０２はバッファトランジスタであるＮＭＯＳＴ１２４のゲートに接続され、ＮＭＯＳＴ１２４のソースは電源帰還線ＶＳＳＬに接続され、ＮＭＯＳＴ１２４のドレインは読み出し制御トランジスタであるＮＭＯＳＴ１２６のソース（またはドレイン）に接続され、ＮＭＯＳＴ１２６のドレイン（またはソース）は読み出し専用ビット線Ｒ−ＢＬに接続され、ＮＭＯＳＴ１２６のゲートは読み出し制御信号線ＲＷＬに接続されている。制御回路１３０はこのセルを選択するためのデコード回路やＷＷＬやＲＷＬに適切な制御信号を与える。

特開２００９−１５１８４４号公報米国特許第６８５３５７８号明細書特許第３５４３１１７号公報米国特許第７０６１０５５号明細書

図９のＳＲＡＭセル１００はＲ−ＢＬおよびＷ−ＢＬなるビット線が一対あって（それぞれ書き込みポート及び読み出しポートが一つであると言う）、これに対する読み出し動作および書き込み動作の制御信号線が２本と少なく、さらにそれぞれの動作における雑音余裕が同時に大きくとれることが特徴である。しかし、例えばＳＲＡＭセルをアレイ状に配置して構成したＳＲＡＭ記憶装置で望まれるマルチポート化（異なる複数の行またはワードにおいて同時に記憶データ書き込みあるいは読み出しができる構成とすること）を考慮するとき、読み出し動作も書き込み動作もそれぞれ同時に複数のワード単位で行ないたいときは書き込み及び読み出し専用ビット線Ｗ−ＢＬとＲ−ＢＬの対が複数必要である。そのため、配線数の極端な増加の懸念が生じる。読み出し動作のみマルチポート化する場合には読み出し専用ビット線のみを増やせば良いが、書き込み動作は一つのワード単位しかできない。しかし、書き込み動作も同時に複数のワード単位で行うことができれば記憶装置としての動作の高速化と機能の多様性が実現できる。

本発明の目的は、上記欠点を除去し、書き込み動作および読み出し動作を確実にすることに起因するトランジスタ寸法への制約条件が無く、ポートあたりの制御信号線が少なく、読み出し動作のみならず書き込み動作においてもマルチポート化が容易であって、書き込み動作と読み出し動作を一つのビット線で行える、言い換えれば、一つのビット線を書き込み動作と読み出し動作どちらにも使用することのできるＳＲＡＭセルを提供することにある。

本発明は、上記目的を達成するために以下の解決手段を採用する。
本発明のＳＲＡＭセルは、メモリセル、特に二つのインバータ間の正帰還回路を接続または切断制御する帰還制御トランジスタを備え、一本のビット線に接続された書き込み制御トランジスタと読み出し制御トランジスタとを有し、さらにその読み出し制御トランジスタに接続された読み出しバッファトランジスタを有する。

また、ＳＲＡＭセルは、記憶内容の書き込みと読み出し動作に共用できる複数本のビット線と、その各ビット線に対応する、一本の読み出し制御線と一本の書き込み制御線とを構成要素とする、ビット線と同数の複数の制御信号線対と、各ビット線と各制御信号線対の各構成要素とに接続され、また各ビット線に対応した、書き込み制御トランジスタと、読み出し制御トランジスタおよびバッファトランジスタとを構成要素とする複数のトランジスタ群を有する。

さらに、ＳＲＡＭセルは、記憶内容の書き込みと読み出し動作に共用できる複数本のビット線と、一本の帰還制御線と、各ビット線に対応する、一本の読み出し制御線と一本の書き込み制御線とを構成要素とする、ビット線と同数の複数の制御信号線対と、各ビット線と、帰還制御線と、各制御信号線対の各構成要素とに接続され、また各ビット線に対応した、書き込み制御トランジスタと、読み出し制御トランジスタとを構成要素とする、ビット線と同数の複数のトランジスタ対を有し、さらに一個のバッファトランジスタと一個の帰還制御トランジスタを有する。

すなわち、ＳＲＡＭセルは、アレイ状にＳＲＡＭセルを配置して構成したＳＲＡＭ記憶装置において、ビット線の数に応じて、異なる行方向のＳＲＡＭセルに対して読み出し動作と書き込み動作の種々の組み合わせが同時に可能な、マルチポート化されたＳＲＡＭ装置のためのＳＲＡＭセルを構成する。

具体的な解決手段は以下のようになる。
構成１：ＳＲＡＭセルであって、
一本のビット線（ＢＬ）と、
該ビット線（ＢＬ）に対応する、一本の書き込み制御信号線（ＷＷＬ）および一本の読み出し制御信号線（ＲＷＬ）からなる制御信号線対と、
帰還制御トランジスタ（２２０）と、
該帰還制御トランジスタ（２２０）とは極性が反対の、書き込み制御トランジスタ（２２２）と、読み出し制御トランジスタ（２２４）と、バッファトランジスタ（２２６）と、
出力信号ノード（Ｑ２０２）および入力信号ノード（Ｉ２０２）を有する第一のインバータ（２０２）と、
出力信号ノード（Ｑ２０４）および入力信号ノード（Ｉ２０４）を有する第二のインバータ（２０４）とを備え、
前記第一および第二のインバータ（２０２，２０４）は電源供給線（ＶＤＤＬ）および電源帰還線（ＶＳＳＬ）にそれぞれ接続されて動作し、
前記第一のインバータ（２０２）の出力信号ノード（Ｑ２０２）は前記第二のインバータ（２０４）の入力信号ノード（Ｉ２０４）に接続し、前記第二のインバータ（２０４）の出力信号ノード（Ｑ２０４）と前記第一のインバータ（２０２）の入力信号ノード（Ｉ２０２）間は前記帰還制御トランジスタ（２２０）で接続し、前記第一のインバータ（２０２）の入力信号ノード（Ｉ２０２）と前記ビット線（ＢＬ）間は前記書き込み制御トランジスタ（２２２）で接続し、
前記帰還制御トランジスタ（２２０）および前記書き込み制御トランジスタ（２２２）のそれぞれのゲートは前記書き込み制御信号線（ＷＷＬ）に接続し、
前記バッファトランジスタ（２２６）のゲートは前記第二のインバータ（２０４）の出力信号ノード（Ｑ２０４）に接続し、前記バッファトランジスタ（２２６）のソースは前記電源帰還線（ＶＳＳＬ）に接続し、前記バッファトランジスタ（２２６）のドレインと前記ビット線（ＢＬ）間は前記読み出し制御トランジスタ（２２４）で接続し、
前記読み出し制御トランジスタ（２２４）のゲートは前記読み出し制御信号線（ＲＷＬ）に接続することを特徴とする。

構成２：ＳＲＡＭセルであって、
複数本のビット線（ＢＬ１，ＢＬ２）と、
該ビット線（ＢＬ１，ＢＬ２）に対応する、一本の書き込み制御信号線（ＷＷＬ１，ＷＷＬ２）および一本の読み出し制御信号線（ＲＷＬ１，ＲＷＬ２）とからなる、前記ビット線（ＢＬ１，ＢＬ２）と同数の複数の制御信号線対と、
前記各ビット線（ＢＬ１，ＢＬ２）に対応する、帰還制御トランジスタ（３２０，３２２）、該帰還制御トランジスタ（３２０，３２２）とは極性がそれぞれ反対の、書き込み制御トランジスタ（３３０，３３２）と、読み出し制御トランジスタ（３３４，３３６）、バッファトランジスタ（３２４，３２６）とからなる、前記ビット線（ＢＬ１，ＢＬ２）と同数の複数のトランジスタ群と、
出力信号ノード（Ｑ３０２）および入力信号ノード（Ｉ３０２）を有する第一のインバータ（３０２）と、
出力信号ノード（Ｑ３０４）および入力信号ノード（Ｉ３０４）を有する第二のインバータ（３０４）とを備え、
前記第一および第二のインバータ（３０２，３０４）は電源供給線（ＶＤＤＬ）および電源帰還線（ＶＳＳＬ）にそれぞれ接続されて動作し、
前記第一のインバータ（３０２）の出力信号ノード（Ｑ３０２）は前記第二のインバータ（３０４）の入力信号ノード（Ｉ３０４）に接続し、前記第二のインバータ（３０４）の出力信号ノード（Ｑ３０４）と前記第一のインバータ（３０２）の入力信号ノード（Ｉ３０２）間は前記帰還制御トランジスタ（３２０，３２２）をすべて直列接続し、前記第一のインバータ（３０２）の入力信号ノード（Ｉ３０２）と前記ビット線（ＢＬ１，ＢＬ２）間は対応する前記書き込み制御トランジスタ（３３０，３３２）で接続し、
前記各帰還制御トランジスタ（３２０，３２２）および前記書き込み制御トランジスタ（３３０，３３２）のゲートは、対応する前記書き込み制御信号線（ＷＷＬ１，ＷＷＬ２）に接続し、
前記各バッファトランジスタ（３２４，３２６）のゲートは前記第二のインバータ（３０４）の出力信号ノード（Ｑ３０４）に接続し、前記各バッファトランジスタ（３２４，３２６）のソースは前記電源帰還線（ＶＳＳＬ）に接続し、前記各バッファトランジスタ（３２４，３２６）のドレインと対応する前記各ビット線（ＢＬ１，ＢＬ２）間は対応する前記各読み出し制御トランジスタ（３３４，３３６）で接続し、
前記各読み出し制御トランジスタ（３３４，３３６）のゲートは前記読み出し制御信号線（ＲＷＬ１，ＲＷＬ２）に接続することを特徴とする。

構成３：ＳＲＡＭセルであって、
複数本のビット線（ＢＬ１，ＢＬ２，ＢＬ３）と、
前記各ビット線（ＢＬ１，ＢＬ２，ＢＬ３）に対応する、一本の書き込み制御信号線（ＷＷＬ１，ＷＷＬ２，ＷＷＬ３）および一本の読み出し制御信号線（ＲＷＬ１，ＲＷＬ２，ＲＷＬ３）とからなる、前記ビット線（ＢＬ１，ＢＬ２，ＢＬ３）と同数の複数の制御信号線対と、
一本の帰還制御線（ＣＷＬ）と、
帰還制御トランジスタ（４２０）と、
バッファトランジスタ（４２２）と、
前記各ビット線（ＢＬ１，ＢＬ２，ＢＬ３）に対応する、前記帰還制御トランジスタ（４２０）とは極性がそれぞれ反対の、書き込み制御トランジスタ（４３０，４３２，４３４）および読み出し制御トランジスタ（４２４，４２６，４２８）とからなる、前記ビット線（ＢＬ１，ＢＬ２，ＢＬ３）と同数の複数のトランジスタ群と、
出力信号ノード（Ｑ４０２）および入力信号ノード（Ｉ４０２）を有する第一のインバータ（４０２）と、
出力信号ノード（Ｑ４０４）および入力信号ノード（Ｉ４０４）を有する第二のインバータ（４０４）とを備え、
前記第一および第二のインバータ（４０２，４０４）は電源供給線（ＶＤＤＬ）および電源帰還線（ＶＳＳＬ）に接続されて動作し、
前記第一のインバータ（４０２）の出力信号ノード（Ｑ４０２）は第二のインバータ（４０４）の入力信号ノード（Ｉ４０４）に接続し、第二のインバータ（４０４）の出力信号ノード（Ｑ４０４）と前記第一のインバータ（４０２）の入力信号ノード（Ｉ４０２）間は前記帰還制御トランジスタ（４２０）で接続し、
前記帰還制御トランジスタ（４２０）のゲートは前記帰還制御線（ＣＷＬ）に接続し、
前記第一のインバータ（４０２）の入力信号ノード（Ｉ４０２）と前記各ビット線（ＢＬ１，ＢＬ２，ＢＬ３）間は対応する前記各書き込み制御トランジスタ（４３０，４３２，４３４）で接続し、
前記バッファトランジスタ（４２２）のゲートは前記第二のインバータ（４０４）の出力信号ノード（Ｑ４０２）に接続し、前記バッファトランジスタ（４２２）のソースは前記電源帰還線（ＶＳＳＬ）に接続し、前記バッファトランジスタ（４２２）のドレインと前記各ビット線（ＢＬ１，ＢＬ２，ＢＬ３）間は対応する前記各読み出し制御トランジスタ（４２４，４２６，４２８）で接続し、前記読み出し制御トランジスタ（４２４，４２６，４２８）のゲートは前記ビット線（ＢＬ１，ＢＬ２，ＢＬ３）に対応する前記制御信号線対の前記各読み出し制御信号線（ＲＷＬ１，ＲＷＬ２，ＲＷＬ３）に接続したことを特徴とする。

構成４：ＳＲＡＭセルであって、
複数本のビット線（ＢＬ１，ＢＬ２，ＢＬ３）と、
該ビット線（ＢＬ１，ＢＬ２，ＢＬ３）のうちの少なくとも一本のビット線（ＢＬ１）に対応する、一本の書き込み制御信号線（ＷＷＬ１）と一本の読み出し制御信号線（ＲＷＬ１）とからなる制御信号線対と、
他のビット線（ＢＬ２、ＢＬ３）に対応する書き込み制御信号線（ＷＷＬ２）または読み出し制御信号線（ＲＷＬ２）と、
一本の帰還制御線（ＣＷＬ）と、
帰還制御トランジスタ（５２０）と、
前記書き込み制御信号線（ＷＷＬ１，ＷＷＬ２）に対応する前記書き込み制御トランジスタ（５３０，５３２）と、
前記読み出し制御線（ＲＷＬ１，ＲＷＬ２）に対応する読み出し制御トランジスタ（５２４，５２６）と、
バッファトランジスタ（５２２）と、
出力信号ノード（Ｑ５０２）および入力信号ノード（Ｉ５０２）を有する第一のインバータ（５０２）と、
出力信号ノード（Ｑ５０４）および入力信号ノード（Ｉ５０４）を有する第二のインバータ（５０４）とを備え、
前記第一および第二のインバータ（５０２，５０４）は電源供給線（ＶＤＤＬ）および電源帰還線（ＶＳＳＬ）に接続されて動作し、
前記第一のインバータ（５０２）の出力信号ノード（Ｑ５０２）は前記第二のインバータ（５０４）の入力信号ノード（Ｉ５０４）に接続し、前記第二のインバータ（５０４）の出力信号ノード（Ｑ５０４）と前記第一のインバータ（５０２）の入力信号ノード（Ｉ５０２）間は前記帰還制御トランジスタ（５２０）で接続し、
前記帰還制御トランジスタ（５２０）のゲートは前記帰還制御線（ＣＷＬ）に接続し、
前記第一のインバータ（５０２）の入力信号ノード（Ｉ５０２）は前記書き込み制御トランジスタ（５３０，５３２）を通して対応するビット線（ＢＬ１，ＢＬ２）に接続し、
前記各書き込み制御トランジスタ（５３０，５３２）のゲートは対応する書き込み制御信号線（ＷＷＬ１，ＷＷＬ２）に接続し、
前記バッファトランジスタ（５２２）のゲートは前記第二のインバータ（５０４）の出力信号ノード（Ｑ５０４）に接続し、前記バッファトランジスタ（５２２）のソースは前記電源帰還線（ＶＳＳＬ）に接続し、前記バッファトランジスタ（５２２）のドレインは前記読み出し制御トランジスタ（５２４，５２６）を通して対応するビット線（ＢＬ１，ＢＬ３）に接続し、
前記読み出し制御トランジスタ（５２４，５２６）のゲートは対応する前記読み出し制御信号線（ＲＷＬ１，ＲＷＬ２）に接続することを特徴とする。

構成５：上記構成１から４のいずれか１つに記載のＳＲＡＭセルにおいて、前記第一および第二のインバータ（２０２，３０２，４０２，５０２：２０４，３０４，４０５，５０４）はＰ形電界効果トランジスタ（２１０，３１０，４１０，５１０）とＮ形電界効果トランジスタ（２１２，３１２，４１２，５１２）とで構成することを特徴とする。

構成６：上記構成５のＳＲＡＭセルにおいて、前記各トランジスタをフィン（ひれ）形構造の二重絶縁ゲート電界効果トランジスタとし、二つのゲート電極を共通接続して三端子動作させることを特徴とする。

構成７：上記構成１から４のいずれか１つに記載のＳＲＡＭセルにおいて、前記帰還制御トランジスタ（２２０，３２０，３２２，４２０，５２０）はＰ形電界効果トランジスタからなり、前記バッファトランジスタ（２２６，３２４，３２６，４２２，５２２）、書き込み制御トランジスタ（２２２，３３０，３３２，４３０，４３２，４３４，５３０，５３２）、および読み出し制御トランジスタ（２２４，３３４，３３６，４２４，４２６，４２８，５２４，５２６）はＮ形電界効果トランジスタからなることを特徴とする。

構成８：上記構成７記載のＳＲＡＭセルにおいて、前記各トランジスタをフィン（ひれ）形構造の二重絶縁ゲート電界効果トランジスタとし、二つのゲート電極を共通接続して三端子動作させることを特徴とする。

上記構成においては書き込み動作において正帰還回路が切断されるので、記憶内容の書き込みは容易である。すなわち、ＳＲＡＭセルで書き込みされるインバータの入力信号ノード（書き込みノード）はハイインピーダンスとなっているので通常のインバータと同じようにその出力をハイレベルまたはローレベルにする入力信号を印加すれば良いからである。また読み出し動作においては、正帰還回路を構成した状態であるので、書き込みノードがハイインピーダンスにならず、さらに読み出しバッファトランジスタでビット線の電位が書き込みノードに影響を与えることを防止しているので、雑音に対する耐性が高く、そのため、読み出し動作の雑音余裕を確保するためにインバータを構成するトランジスタに対して読み出しあるいは書き込み制御トランジスタの寸法を調整して設定する必要は無い。また、データの書き込みおよび読み出しに用いるビット線は一本で、その両方の操作が可能となっている。したがって、マルチポート化した際に、セル面積の極端な増加を防止でき、また異なる行に配置されたＳＲＡＭセルに対しては、データの同時読み出しだけでなく、同時書き込みも、また一方は読み出しで、他方は書き込みなど種々の動作の組み合わせを同時にできる高性能なＳＲＡＭ装置を構成できる。トランジスタの寸法に対する制約条件が少なく設計が容易で、例えば、ＳＲＡＭセルを構成するすべてのトランジスタの寸法を同じとし、かつ最小寸法とすることも可能である。

従来のデュアルビットラインＳＲＡＭセルの構成図である。従来の読み出し動作と書き込み動作で供与できるシングルビットラインＳＲＡＭセルの構成図である。ＳＲＡＭセルを構成する各トランジスタに課せられる寸法の制約条件を除去した従来のＳＲＡＭセルの構成図である。従来のフィン形構造で、二つの独立したゲート電極を有する二重絶縁ゲート電界効果トランジスタの模式図を示す。図２の従来のＳＲＡＭセルの書き込み動作についてのシミュレーション結果である、書き込み動作の制御信号波形図を示す。図２の従来のＳＲＡＭセルの書き込み動作についてのシミュレーション結果である、ＳＲＡＭセルの各ノードの信号波形を示す。図２の従来のＳＲＡＭセルの記憶内容がローレベルに保持されているＳＲＡＭセルからその内容を読み出す場合の各ノードの信号波形を示す。図２の従来のＳＲＡＭセルの記憶内容がハイレベルに保持されているＳＲＡＭセルからその内容を読み出す場合の各ノードの信号波形を示す。読み出し制御トランジスタおよびバッファトランジスタからなる読み出しバッファと読み出し専用ビット線を別途加えた従来のＳＲＡＭセルの構成図を示す。本発明のＳＲＡＭセルの実施例１の構成図を示す。動作を確認するために本発明の実施例１のＳＲＡＭセルを含むシミュレーションに用いた回路構成図である。本発明の図１１のＳＲＡＭセルにおけるハイレベルの書き込み動作のシミュレーション結果である。本発明の図１１のＳＲＡＭセルにおけるローレベルの書き込み動作のシミュレーション結果である。本発明の図１１のＳＲＡＭセルにおける、出力信号ノードＱ２０４の電位がハイレベル（０．７Ｖ）で保持されているとして、その時の読み出し動作のシミュレーション結果を示す。本発明の図１１のＳＲＡＭセルにおける、出力信号ノードＱ２０４の電位がローレベル（０．０Ｖ）で保持されているとして、その時の読み出し動作のシミュレーション結果を示す。本発明の実施例２のＳＲＡＭセルの構成図である。本発明の実施例３のＳＲＡＭセルの構成図である。本発明の実施例４のＳＲＡＭセルの構成図である。本発明の各トランジスタとして用いられるフィン形構造の二重絶縁ゲート電界効果トランジスタの斜視図である。

本発明の実施の形態を図に基づいて詳細に説明する。
図１０は本発明のＳＲＡＭセルの実施例１の構成図を示す。
それぞれ一本の、ビット線ＢＬ、書き込み制御信号線ＷＷＬおよび読み出し制御信号線ＲＷＬを有するＳＲＡＭ回路２００であって、まずＰＭＯＳＴ２１０およびＮＭＯＳＴ２１２の各ドレインを接続して出力信号ノードＱ２０２とし、各ゲート電極を接続して入力信号ノードＩ２０２とし、ＰＭＯＳＴ２１０のソースは電源供給線ＶＤＤＬに接続し、さらにＮＭＯＳＴ２１２のソースは電源帰還線ＶＳＳＬに接続して第一のインバータ２０２が構成されている。同様にＰＭＯＳＴ２１４およびＮＭＯＳＴ２１６の各ドレインを接続して出力信号ノードＱ２０４とし、各ゲート電極を接続して入力信号ノードＩ２０４とし、ＰＭＯＳＴ２１４のソースは電源供給線ＶＤＤＬに接続し、さらにＮＭＯＳＴ２１６のソースは電源帰還線ＶＳＳＬに接続して第二のインバータ２０４が構成されている。また、第一のインバータ２０２の出力信号ノードＱ２０２は第二のインバータ２０４の入力信号ノードＩ２０４に接続され、その出力信号ノードＱ２０４は帰還制御トランジスタであるＰＭＯＳＴ２２０のドレイン（またはソース）に接続され、ＰＭＯＳＴ２２０のソース（またはドレイン）は第一のインバータ２０２の入力信号ノードＩ２０２に接続して、ＰＭＯＳＴ２２０が導通状態のときに正帰還回路（またはラッチ回路）が構成されるようになっている。さらに、ＰＭＯＳＴ２２０のゲートは書き込み制御信号線ＷＷＬに接続され、第一のインバータ２０２の入力信号ノードＩ２０２は書き込み制御トランジスタであるＮＭＯＳＴ２２２のソース（またはドレイン）に接続され、ＮＭＯＳＴ２２２のドレイン（またはソース）はビット線ＢＬに接続され、そのゲートは書き込み制御信号線ＷＷＬに接続されている。また第二のインバータ２０４の出力信号ノードＱ２０４はバッファトランジスタであるＮＭＯＳＴ２２６のゲートに接続され、ＮＭＯＳＴ２２６のソースは電源帰還線ＶＳＳＬに接続され、ＮＭＯＳＴ２２６のドレインは読み出し制御トランジスタであるＮＭＯＳＴ２２４のソース（またはドレイン）に接続され、ＮＭＯＳＴ２２４のドレイン（またはソース）はビット線ＢＬに接続され、ＮＭＯＳＴ２２４のゲートは読み出し制御信号線ＲＷＬに接続されている。制御回路２３０はこのセルを選択するためのデコード回路や書き込み制御信号線ＷＷＬや読み出し制御信号線ＲＷＬの電位を適切に制御する。

ＳＲＡＭセル２００の動作の概略を説明する。ＳＲＡＭセル２００の回路動作は制御回路２３０からの読み出し制御信号線ＲＷＬおよび書き込み制御信号線ＷＷＬに基づいて行われる。

まず、このＳＲＡＭセル２００が読み出し動作のためにも書き込み動作のためにも選択されていないとき、すなわちＳＲＡＭセル２００が接続されている書き込み制御信号線ＷＷＬも読み出し制御信号線ＲＷＬも低電位（通常は電源帰還線ＶＳＳＬの電位と同じ）でＮＭＯＳＴ２２２およびＮＭＯＳＴ２２４が非導通のとき、ＳＲＡＭセル２００はビット線ＢＬから切り離されており、さらにＰＭＯＳＴ２２０は導通状態であって、第一のインバータ２０２と第二のインバータ２０４との間に正帰還回路が構成された状態になっているから、ＳＲＡＭセル２００は外部回路（センス回路、他のＳＲＡＭセル等）から切り離された状態で、記憶内容の保持状態になっている。

次に書き込み動作について説明する。まず、ビット線ＢＬの電位を書き込みたい内容に対応する論理レベルとし、すなわちハイレベル（ＶＤＤＬの電位）かローレベル（ＶＳＳＬの電位）とし、かつローインピーダンス状態（通常は導通状態のトランジスタなどを通して電源供給線ＶＤＤＬあるいは電源帰還線ＶＳＳＬに接続されており、電荷の充電や放電が極めて容易な状態）にしておく。次に書き込み制御信号線ＷＷＬの電位を高くし、ＮＭＯＳＴ２２２を導通状態にすると同時にＰＭＯＳＴ２２０を非導通状態にする。そうすると、ビット線ＢＬの論理レベルがＮＭＯＳＴ２２２を通して第一のインバータ２０２の入力信号ノードに転送され、第一のインバータ２０２の出力信号ノードＱ２０２はその反転レベルとなり、さらに第二のインバータ２０４の出力信号ノードＱ２０４は第一のインバータ２０２の出力信号ノードＱ２０２の論理レベルの反転レベルとなる。すなわち第二のインバータ２０４の出力信号ノードＱ２０４と第一のインバータ２０２の入力信号ノードＩ２０２とは同じ論理レベルとなる。このとき、ビット線ＢＬがハイレベルのとき第一のインバータ２０２の入力信号ノードＩ２０２に転送されるレベルはＮＭＯＳ２２２のしきい値電圧分低下するので、書き込み制御信号線ＷＷＬの高電位の値を電源供給線ＶＤＤＬの電位よりも少なくともそのしきい値電圧分だけ高く設定することがある。その後、書き込み制御信号線ＷＷＬの電位を低電位としてＮＭＯＳＴ２２２を非導通状態とし、同時にＰＭＯＳＴ２２０を導通状態にして書き込まれた記憶内容の保持状態に移る。この遷移の間、第一のインバータ２０２の入力信号ノードＩ２０２の電位はそれらに接続されているトランジスタ等の寄生容量によって保持されるので書き込みたい記憶内容が反転するようなことはない。

次に読み出し動作について説明する。まず、ビット線ＢＬの電位をハイレベルにしてからビット線ＢＬをハイインピーダンス状態（通常は非導通状態のトランジスタなどを通して電源供給線ＶＤＤＬあるいは電源帰還線ＶＳＳＬに接続されているが、電荷の充電や放電が極めて困難な状態）にする。その後読み出し制御信号線ＲＷＬの電位を高電位としＮＭＯＳＴ２２４を導通状態とする。このとき、もし第二のインバータ２０４の出力信号ノードＱ２０４がハイレベルであればＮＭＯＳＴ２２６は導通状態である。したがって、ＮＭＯＳＴ２２４と２２６を通してビット線ＢＬの電荷の放電通路ができる。ビット線ＢＬは当初はハイインピーダンスで、電荷の更なる供給は極めて少ない状態であったから、その電位は低下していく。これはＮＭＯＳＴ２２４が導通状態である限り続き、最終的には電源帰還線ＶＳＳＬの電位レベル（ローレベル）まで低下する。逆に第二のインバータ２０４の出力信号ノードＱ２０４がローレベルであればＮＭＯＳＴ２２６は非導通状態であって、ビット線ＢＬの電荷の放電通路はできず、ビット線電位の低下は起らない。ただし、この読み出し動作の直前にＮＭＯＳＴ２２６のドレインの電位がローレベルであると、ビット線ＢＬ上の電荷の一部がＮＭＯＳＴ２２４を通してＮＭＯＳＴ２２６のドレインに移動する、いわゆる電荷の再分布でビット線ＢＬの電位は、ビット線ＢＬの容量とＮＭＯＳＴ２２６のドレインにおける容量との比でほぼ決まる値分低下するが、それ以上の低下は起らない。記憶内容がハイレベルまたはローレベルであることに応じて生じるこれらビット線ＢＬの電位変化の差をインバータ等で構成したセンス回路で検出して記憶内容を読み出すことができる。

図１１は動作を確認するための本発明の実施例１のＳＲＡＭセル２００を含むシミュレーションに用いた回路構成図である。図１１において、図１０の実施例と同じ符号は同じ構成および機能を有するものとして、ここでは説明を省略する。説明の都合上、制御回路２３０とセンス回路は省略している。電源供給線ＶＤＤＬの電位はＶＤＤ（シミュレーションでは０．７Ｖとした）とし電源帰還線ＶＳＳＬの電位は接地電位ＧＮＤ（０．０Ｖ）とする。ビット線ＢＬはＮＭＯＳＴ２４０を通してパルス信号源に接続されている。パルス信号源の信号をＶｂｉｔｓｏｕｒｃｅで表す。ビット線ＢＬの信号をＶｂｉｔｌｉｎｅで表す。ＮＭＯＳＴ２４０のゲートには別の独立したパルス信号源が接続されており、その信号ＶｂｉｔｓｃｏｎｔによりＮＭＯＳＴ２４０の導通、非導通（このときビット線ＢＬはそれぞれローインピーダンス、ハイインピーダンス状態になる）が制御される。書き込み制御信号線ＷＷＬの電位は他の独立したパルス信号源で駆動され、その信号をＶｗｗｌで表す。同様に、読み出し制御信号線ＲＷＬの電位は他の独立したパルス信号源で駆動され、その信号をＶｗｒｌで表す。Ｖｃｅｌｌｗｒｉｔｅは第一のインバータ２０２の入力信号ノードＩ２０２の信号を、Ｖｃｅｌｌｈｏｌｄは第一のインバータ２０２の出力信号ノードＱ２０２および第二のインバータ２０４の入力信号ノードＩ２０４の信号を、Ｖｃｅｌｌｒｅａｄは第二のインバータ２０４の出力信号ノードＱ２０４の信号を、ＶｒｂｆｎはＮＭＯＳＴ２２６のドレインとＮＭＯＳＴ２２４との接続点の信号をそれぞれ表す。

図１２は本発明の図１１のＳＲＡＭセルにおけるハイレベルの書き込み動作のシミュレーション結果である。図１２の横軸はＴｉｍｅ（時間）（ｓ：秒）、縦軸はＳｉｇｎａｌＳｗｉｎｇ（信号振幅）（Ｖ）を表す。
◇はＶcellhold（セルのホールド電圧）特性、
□はＶcellwrite（セルの書き込み電圧）特性、
△はＶcellread（セルの読み出し電圧）特性、
＊はＶbitline（ビット線電圧）特性、
×はＶwwl（書き込み制御信号線WWLの信号、すなわち書き込み制御信号）特性を示す。

図１２のシミュレーション結果のサンプリング値を表５に示す。

ＳＲＡＭセルの状態はＶｃｅｌｌｗｒｉｔｅとＶｃｅｌｌｒｅａｄがローレベル（０．０Ｖ）で、Ｖｃｅｌｌｈｏｌｄがハイレベル（０．７Ｖ）であって、この状態を反転するように書き込み動作を行っている。まず、ビット線ＢＬの電位Ｖｂｉｔｌｉｎｅがハイレベルに達した後、書き込み制御信号線ＷＷＬの電位を高電位にしてＮＭＯＳＴ２２２を導通状態にすると同時に、ＰＭＯＳＴ２２０を非導通状態にして第二のインバータ２０４から第一のインバータ２０２への正帰還回路を切断して第一のインバータ２０２と第二のインバータ２０４が単にカスケードに接続された状態とする。そうするビット線ＢＬの電位Ｖｂｉｔｌｉｎｅは第一のインバータ２０２の入力信号ノードＩ２０２に転送されて第一のインバータ２０２の入力信号ノードＩ２０２の電位Ｖｃｅｌｌｗｒｉｔｅはハイレベルに変化し、したがって第一のインバータ２０２の出力信号ノードＱ２０２の電位Ｖｃｅｌｌｈｏｌｄはローレベルに、さらに第二のインバータ２０４の出力信号ノードＱ２０４の電位Ｖｃｅｌｌｒｅａｄはハイレベルに順次変化する。各電位が安定した後、書き込み制御信号線ＷＷＬの電位を低電位に戻してＮＭＯＳＴ２２２を非導通状態にすると同時に、ＰＭＯＳＴ２２０を導通状態にして第二のインバータ２０４から第一の２０２への正帰還回路を構成し、書き込まれた内容の保持状態に移行する。図１２によれば、過渡的には小さな電位低下はあるものの定常状態と見なせる時間が経過すると確かにＶｃｅｌｌｗｒｉｔｅとＶｃｅｌｌｒｅａｄがハイレベルを、Ｖｃｅｌｌｈｏｌｄがローレベルを保っていることを示している。

図１３は本発明の図１１のＳＲＡＭセルにおけるローレベルの書き込み動作のシミュレーション結果である。図１３の横軸はＴｉｍｅ（時間）（ｓ：秒）、縦軸はＳｉｇｎａｌＳｗｉｎｇ（信号振幅）（Ｖ）を表す。
◇はＶcellhold（セルのホールド電圧）特性、
□はＶcellwrite（セルの書き込み電圧）特性、
△はＶcellread（セルの読み出し電圧）特性、
＊はＶbitline（ビット線電圧）特性、
×はＶwwl（書き込み制御信号線WWLの信号、すなわち書き込み制御信号）特性を示す。

図１３のシミュレーション結果のサンプリング値を表６に示す。

ＳＲＡＭセルの状態はＶｃｅｌｌｗｒｉｔｅとＶｃｅｌｌｒｅａｄがハイレベル（０．７Ｖ）で、Ｖｃｅｌｌｈｏｌｄがローレベル（０．０Ｖ）であって、この状態を反転するように書き込み動作を行っている。まず、ビット線ＢＬの電位Ｖｂｉｔｌｉｎｅがローレベルに達した後、書き込み制御信号線ＷＷＬの電位を高電位にしてＮＭＯＳＴ２２２を導通状態にすると同時に、ＰＭＯＳＴ２２０を非導通状態にして第二のインバータ２０４から第一のインバータ２０２への正帰還回路を切断して第一のインバータ２０２と第二のインバータ２０４が単にカスケードに接続された状態とする。そうするとビット線ＢＬの電位Ｖｂｉｔｌｉｎｅは第一のインバータ２０２の入力信号ノードＩ２０２に転送されて第一のインバータ２０２の入力信号ノードＩ２０２の電位Ｖｃｅｌｌｗｒｉｔｅはローレベル変化し、したがって第一のインバータ２０２の出力信号ノードＱ２０２の電位Ｖｃｅｌｌｈｏｌｄはハイレベルに、さらに第二のインバータ２０４の出力信号ノードＱ２０４の電位はローレベルに順次変化する。各電位が安定した後、書き込み制御信号線ＷＷＬの電位を低電位に戻してＮＭＯＳＴ２２２を非導通状態にすると同時に、ＰＭＯＳＴ２２０を導通状態にして第二のインバータ２０４から第一のインバータ２０２への正帰還回路を構成し、書き込まれた内容の保持状態に移行する。図１３によれば、確かにＶｃｅｌｌｗｒｉｔｅとＶｃｅｌｌｒｅａｄがローレベルを、Ｖｃｅｌｌｈｏｌｄがハイレベルを保っていることを示している。ただし、ＰＭＯＳＴ２２０のローレベルの転送効率は悪いので、特に書き込み制御信号線ＷＷＬの電位を０．０Ｖよりそのしきい値電圧分さらに低くしない限り、非導通状態ではないものの高抵抗状態ではあり、第一のインバータ２０２の入力信号ノードＩ２０２のインピーダンスは第二のインバータ２０４のローインピーダンス状態の出力信号ノードＱ２０４のそれと比べると高くなっている。したがって、保持状態に入ったとき第一のインバータ２０２の入力信号ノードＩ２０２電位Ｖｃｅｌｌｗｒｉｔｅは電荷の再分布の影響を受け、期待されるローレベルの値である０．０Ｖより少し低い電位レベルとなる。しかしこのことにより記憶内容の反転などは起きない。また雑音などの影響で第一のインバータ２０２の入力信号ノードＩ２０２の電位が上昇するようなことがあっても、ＰＭＯＳＴ２２０のしきい値電圧の絶対値分だけ上昇するとＰＭＯＳＴ２２０は低抵抗状態となり、ローインピーダンス状態の第二のインバータ２０４の出力信号ノードＱ２０４と接続されるのでそれ以上の上昇は抑えられ、やはり記憶内容の反転などは起きない。ＰＭＯＳＴ２２０のしきい値電圧の絶対値を小さくし、０Ｖに近づけるか、むしろ正の値とすれば上記現象は軽減される。すなわち、第一のインバータ２０２の入力信号ノードＩ２０２の電位Ｖｃｅｌｌｗｒｉｔｅを期待されるローレベルの値である０．０Ｖ近くに保つようにすることができる。

図１４は、本発明の図１１のＳＲＡＭセルにおける、第二のインバータ２０４の出力信号ノードＱ２０４の電位Ｖｃｅｌｌｒｅａｄがハイレベル（０．７Ｖ）で保持されているとして、その時の読み出し動作のシミュレーション結果を示す。図１４の横軸はＴｉｍｅ（時間）（ｓ：秒）、縦軸はＳｉｇｎａｌＳｗｉｎｇ（信号振幅）（Ｖ）を表す。
◇はＶcellhold（セルのホールド電圧）特性、
□はＶcellwrite（セルの書き込み電圧）特性、
△はＶcellread（セルの読み出し電圧）特性、
＊はＶbitline（ビット線電圧）特性、
×はＶwwl（書き込み制御信号線WWLの信号、すなわち書き込み制御信号）特性（矢印なし）、
○はＶwrl（読み出し制御信号線WRLの信号、すなわち読み出し制御信号）特性、
＋はＶrbfn（バッファトランジスタのドレインの電圧）特性、
−はＶbitscont（ビット線の電位を与えるためのパルス電源とビット線の接続状態を制御するためのNMOSTに与えるゲート電圧）特性を示す。

図１４のシミュレーション結果のサンプリング値を表７に示す。

この場合は、ＮＭＯＳＴ２２６は導通状態でそのドレインの電位Ｖｒｂｆｎはローレベル（０．０Ｖ）となっている。まずビット線ＢＬをハイレベルとし、その電位が安定した後Ｖｂｉｔｓｃｏｎｔを低電位にしてＮＭＯＳＴ２４０を非導通状態にし、ビット線ＢＬをハイインピーダンス状態にする。その後、読み出し制御信号線ＷＲＬの電位Ｖｗｒｌを高電位としＮＭＯＳＴ２２４を非導通状態から導通状態にする。そうすると、ＮＭＯＳＴ２２４とＮＭＯＳＴ２２６を通して接地電位ＧＮＤへの放電通路が形成される。ビット線ＢＬは当初はハイインピーダンスで電荷の充電通路はない状態を保っているので、その電位Ｖｂｉｔｌｉｎｅは図１４に図示のように低下し始める。同時にＶｒｂｆｎは一時的に増加するがＶｂｉｔｌｉｎｅを越えることはなく、最終的にはＶｂｉｔｌｉｎｅの低下とともに図１４に図示のように低下していく。この状態はＶｗｒｌが高電位の間続き、最終的にはＶｂｉｔｌｉｎｅおよびＶｒｂｆｎともＧＮＤレベル（０．０Ｖ）に落ち着くはずである。

図１４に示すように、Ｖｗｒｌを高電位の状態をある程度保った後再び低電位に戻すと、放電通路が無くなるからＶｂｉｔｌｉｎｅの低下は進まず、その時点のＶｂｉｔｌｉｎｅの値に保たれる。一方、ＶｂｒｆｎはＮＭＯＳＴ２２６が導通状態にあることには変わりはなく、また寄生容量がビット線ＢＬよりも小さいのでより速くさらに低下し、最終的にはＧＮＤレベル（０．０）となる。その後、保持状態に入るが、図１４に図示のように、ＶｃｅｌｌｒｅａｄもＶｃｅｌｌｗｒｉｔｅも読み出し動作前のハイレベルを、Ｖｃｅｌｌｈｏｌｄはローレベルをそれぞれ保っていることから、この読み出し動作で記憶内容の反転はないことが分かる。

図１５は、本発明の図１１のＳＲＡＭセル２００における、第二のインバータ２０４の出力信号ノードＱ２０４の電位Ｖｃｅｌｌｒｅａｄがローレベル（０．０Ｖ）、Ｖｃｅｌｌｈｏｌｄはハイレベル（０．７Ｖ）で保持されているとして、その時の読み出し動作のシミュレーション結果を示す。図において、Ｖｃｅｌｌｒｅａｄは０．０Ｖのままであるので図の複雑さを避けるため表示は省略した。

図１５の横軸はＴｉｍｅ（時間）（ｓ：秒）、縦軸はＳｉｇｎａｌＳｗｉｎｇ（信号振幅）（Ｖ）を表す。
◇はＶcellhold（セルのホールド電圧）特性、
□はＶcellwrite（セルの書き込み電圧）特性、
○はＶwrl（読み出し制御信号線WRLの信号、すなわち読み出し制御信号）特性、
＊はＶbitline（ビット線電圧）特性、
＋はＶrbfn（バッファトランジスタのドレインの電圧）特性、
−はＶbitscont（ビット線の電位を与えるためのパルス電源とビット線の接続状態を制御するためのNMOSTに与えるゲート電圧）特性を示す。

図１５のシミュレーション結果のサンプリング値を表８に示す。

この場合は、ＮＭＯＳＴ２２６は非導通状態であるが、そのドレインの電位Ｖｒｂｆｎはローレベル（０．０Ｖ）とした。そのわけは、長時間そのまま保持状態にあればＮＭＯＳＴ２２６の漏洩電流の影響でローレベルに極めて近い値になるであろうし、また前記のように第二のインバータ２０４の出力信号ノードＱ２０４がハイレベルになる履歴があればやはりローレベルになるからである。さて、まずビット線ＢＬをハイレベルとし、その電位が安定した後Ｖｂｉｔｓｃｏｎｔを低電位にしてＮＭＯＳＴ２４０を非導通状態にし、ビット線ＢＬをハイインピーダンス状態にする。その後、読み出し制御信号線ＷＲＬの電位Ｖｗｒｌを高電位とし、ＮＭＯＳＴ２２４を非導通状態から導通状態にする。この場合は、ＮＭＯＳＴ２２６が非導通なのでビット線ＢＬから接地電位ＧＮＤへの放電通路が形成されないからビット線ＢＬの電位Ｖｂｉｔｌｉｎｅは低下しないはずである。しかし図１５図示のように、ＮＭＯＳＴ２２６のドレインはビット線ＢＬからの電荷の供給を受け、その電位Ｖｒｂｆｎは増加していく。同時に、Ｖｂｉｔｌｉｎｅの電位はその電荷を失った分に相当する電位の低下が起る。最終的にはＶｂｉｔｌｉｎｅとＶｒｂｆｎはほとんど一致した状態で一定値になる。この現象はいわゆる電荷の再配分現象であって、通常はビット線の寄生容量がＮＭＯＳＴ２２６のドレインの寄生容量より十分大きいので、Ｖｂｉｔｌｉｎｅの低下量は図１５の場合より実際は小さいはずである。さらに図１５に図示のように、Ｖｗｒｌを高電位の状態をある程度保った後再び低電位に戻すと、ビット線ＢＬとＮＭＯＳＴ２２６のドレインはハイインピーダンスのままであるからＶｂｉｔｌｉｎｅとＶｒｂｆｎはほとんど一致した状態で、一定値で保たれる。

その後、保持状態に入るが、Ｖｒｂｆｎの値が記憶内容に影響は与えないので、図１５に図示のように、Ｖｃｅｌｌｈｏｌｄは読み出し動作前のハイレベル（Ｖｃｅｌｌｒｅａｄはローレベル）を保っているからこの読み出し動作で記憶内容の反転はないことが分かる。なお、Ｖｃｅｌｌｗｒｉｔｅが負になっているのは、図１３のようにローレベルを書き込んでからこの読み出し動作を行っているため、図１３で説明したように第一のインバータ２０２の入力信号ノードＩ２０２が第二のインバータ２０４の出力信号ノードＱ２０４と高抵抗で接続されている状態になったためである。このことによってシミュレーションでは記憶内容が反転することはなかった。しかし、先にも述べたが、この状態を改善し、ほぼＶｃｅｌｌｗｒｉｔｅを期待されるローレベル（０．０Ｖ）となるようにするのが望ましいが、そのためにはＰＭＯＳＴ２２０のしきい値電圧の絶対値を保持状態の時のみの一時的、あるいは恒常的により小さくするなどの手段がある。

上記読み出し動作において、Ｖｂｉｔｌｉｎｅの値の違いによって記憶内容が何であるかをセンス回路で判定できる。例えば、このＳＲＡＭセルのインバータと同じ論理しきい値を持つインバータの入力を接続すればその出力で判定できる。

図１６は、本発明の実施例２のＳＲＡＭセルの構成図である。図１６は、複数本のビット線と、各ビット線に対応する、一本の書き込み制御信号線及び一本の読み出し制御信号線を構成要素とした、ビット線と同数の複数の制御信号線対とを有するＳＲＡＭセル３００である。このＳＲＡＭセル３００を用いてマルチポートＳＲＡＭ装置が構成できる。すなわち、アレイ状に上記ＳＲＡＭセルを配置したＳＲＡＭ装置において、ある一つの行方向（ワード方向）の各セルに読み出しあるいは書き込み動作をしているとき、同時に他の行方向の各セルにおいても同様動作ができるようにしたＳＲＡＭ装置が構成できる。なお、同じ行方向に配置されているＳＲＡＭセルに対しては、制御線対は共通であり、同じ列方向に配置されているＳＲＡＭセルに対しては、同複数本のビット線は共通である。異なる行に対しては異なる制御線対が用いられ、異なる列に対しては他の列のものとは異なる同複数本のビット線が用いられる。ただし、作用は同様である。

以下図１６には、列方向に共通な二本のビット線ＢＬ１およびＢＬ２を有し、ビット線ＢＬ１に対応して、行方向に共通した書き込み制御信号線ＷＷＬ１および読み出し制御信号線ＲＷＬ１からなる第一の制御信号線対と、ビット線ＢＬ２に対応して、書き込み制御信号線ＷＷＬ２および読み出し制御信号線ＲＷＬ２からなる第二の制御信号線対との二つの制御信号線対を有するＳＲＡＭセル３００を示している。

まずＰＭＯＳＴ３１０およびＮＭＯＳＴ３１２の各ドレインを接続して出力信号ノードＱ３０２とし、各ゲート電極を接続して入力信号ノードＩ３０２とし、ＰＭＯＳＴ３１０のソースは電源供給線ＶＤＤＬに接続し、さらにＮＭＯＳＴ３１２のソースは電源帰還線ＶＳＳＬに接続して第一のインバータ３０２を構成する。同様にＰＭＯＳＴ３１４およびＮＭＯＳＴ３１６の各ドレインを接続して出力信号ノードＱ３０４とし、各ゲート電極を接続して入力信号ノードＩ３０４とし、ＰＭＯＳＴ３１４のソースは電源供給線ＶＤＤＬに接続し、さらにＮＭＯＳＴ３１６のソースは電源帰還線ＶＳＳＬに接続して第二のインバータ３０４を構成する。

第一のインバータ３０２の出力信号ノードＱ３０２は第二のインバータ３０４の入力信号ノードＩ３０４に接続する。第二のインバータ３０４の出力信号ノードＱ３０４と第一のインバータ３０２の入力信号ノードＩ３０２は二個の帰還制御トランジスタであるＰＭＯＳＴ３２０と３２２とを用意し、これを直列接続したもので接続する。

また、各制御信号線対に属する書き込み制御信号線ＷＷＬ１およびＷＷＬ２それぞれに対応して書き込み制御トランジスタであるＮＭＯＳＴ３３０および３３２を用意し、それぞれのソースを第一のインバータ３０２の入力信号ノードＩ３０２に接続し、他方のドレインはそれぞれ対応するビット線ＢＬ１およびＢＬ２に接続する。また、読み出し制御信号線ＲＷＬ１およびＲＷＬ２に対応して読み出し制御トランジスタであるＮＭＯＳＴ３３４および３３６とバッファトランジスタであるＮＭＯＳＴ３２４および３２６を用意し、ＮＭＯＳＴ３３４および３３６の各ソースはＮＭＯＳＴ３２４および３２６の各ドレインにそれぞれ接続し、ＮＭＯＳＴ３３４および３３６の各ドレインはそれぞれ対応するビット線ＢＬ１およびＢＬ２に接続し、各ゲートはそれぞれ対応する読み出し制御信号線ＲＷＬ１およびＲＷＬ２に接続する。さらに、ＰＭＯＳＴ３２０と３２２のゲートはそれぞれ書き込み制御信号線ＷＷＬ１およびＷＷＬ２に接続する。

制御回路３４０の制御下でのＳＲＡＭセル３００の動作の概略を説明する。
書き込み制御信号線ＷＷＬ１およびＷＷＬ２のどちらかが選択されると、すなわちどちらかを高電位とすると、それに対応したどちらかのビット線ＢＬ１およびＢＬ２の電位が第一のインバータ３０２の入力信号ノードＩ３０２に転送される。このとき同時に、それに対応したどちらかのＰＭＯＳＴ３２０と３２２は非導通となるので正帰還回路は切断されており、第一の実施例と同様に書き込み動作が行われる。同じＳＲＡＭセルに接続されている二個以上の書き込み制御信号線を同時に選択することは正常動作の保証ができないので禁止すべきである。異なる行に配置されたＳＲＡＭセルに対しては同時書き込み動作可能である。

読み出し動作は、どちらか一方あるいはすべての読み出し制御信号線を選択、すなわちその電位を高電位にして第一の実施例と同様に行われる。このとき、読み出し動作をするビット線はそのための電位状態にしておくことは無論である。読み出し動作では同じＳＲＡＭセルに接続されている二個以上の読み出し制御信号線を同時に選択可能である。また異なる行に配置されたＳＲＡＭセルに対しても同時読み出し動作可能である。ただし、用いられるビット線は異なるべきである。さらに異なる行に配置されたＳＲＡＭセルそれぞれに対して、ある行のものは書き込み動作で、他の行のものは読み出し動作とすることも可能である。

上記のように、異なる行に配置されている本発明のＳＲＡＭセルに対しては、各ビット線を読み出し動作と書き込み動作の種々組み合わせに対して用いることが可能である。むろん、読み出し動作と書き込み動作が行われるビット線は異なるべきである。

保持状態ではＳＲＡＭセルは各ビット線から切り離されている。ただし、非導通状態のＮＭＯＳＴでは接続された状態ではあり、漏洩電流等が流れることはある。しかし、ビット線の電位変化で記憶内容が反転したりすることはないと言う意味で切り離されている。また二個の帰還制御トランジスタであるＰＭＯＳＴ３２０と３２２は導通状態で正帰還回路が構成されている。

図１６の実施例において、バッファトランジスタであるＮＭＯＳＴ３２４と３２６を同じ寸法と構造を有する一つのバッファトランジスタで置き換え共通とすることができる。ただし、場合の数は少ないであろうが、同時に異なる複数のビット線に記憶内容を読み出す場合は、最悪では放電通路のバッファトランジスタの抵抗が同複数倍に増加するので読み出し速度が低下する。この速度低下が許容範囲であれば共通にすることはこのＳＲＡＭセルを実現する上での面積増加を軽減する効果がある。上記場合が無視できない程度ある時は図１６の実施例が有効である。

図１７は本発明の実施例３のＳＲＡＭセルの構成図である。
ＳＲＡＭセルが三本のビット線を有する場合について図１７に示す。図１７のＳＲＡＭセル４００は三本のビット線ＢＬ１、ＢＬ２およびＢＬ３を有し、各ビット線に対応する、一本の書き込み制御信号線と一本の読み出し制御信号線を構成要素とする制御信号線対（ＷＷＬ１、ＲＷＬ１）、（ＷＷＬ２、ＲＷＬ２）および（ＷＷＬ３、ＲＷＬ３）と、一本の帰還制御信号線ＣＷＬとを有する。制御回路４４０は上記各制御信号線対の各構成要素に適切な信号を出力する。

第一のインバータ４０２はＰＭＯＳＴ４１０とＮＭＯＳＴ４１２とで構成され、その入力信号ノードはＩ４０２、出力信号ノードはＱ４０２である。同様に第二のインバータ４０４はＰＭＯＳＴ４１４とＮＭＯＳＴ４１６とで構成され、その入力信号ノードはＩ４０４、出力信号ノードはＱ４０４である。第一のインバータ４０２の出力信号ノードＱ４０２と第二のインバータ４０４の入力信号ノードＩ４０４は接続されている。第二のインバータ４０４の出力信号ノードＱ４０４と第一のインバータ４０２の入力ノードＩ４０２は一個の帰還制御トランジスタであるＰＭＯＳＴ４２０を通して接続され、ＰＭＯＳＴ４２０のゲートは帰還制御信号線ＣＷＬに接続されている。また、第二のインバータ４０４の出力信号ノードＱ４０４は一個のバッファトランジスタであるＮＭＯＳＴ４２２のゲートに接続され、ＮＭＯＳＴ４２２のソースは電源帰還線ＶＳＳＬに接続されている。ＮＭＯＳＴ４２２のドレインは読み出し制御トランジスタであるＮＭＯＳＴ４２４，４２６および４２８の各ソースに接続されている。ＮＭＯＳＴ４２４，４２６および４２８の各ドレインはそれぞれビット線ＢＬ１、ＢＬ２およびＢＬ３に接続されており、各ゲートは各ビット線に対応する制御信号線対の構成要素である読み出し制御信号線ＲＷＬ１、ＲＷＬ２およびＲＷＬ３にそれぞれ接続されている。第一のインバータ４０２の入力信号ノードＩ４０２は書き込み制御トランジスタであるＮＭＯＳＴ４３０，４３２および４３４の各ソースに接続され、その各ドレインはそれぞれビット線ＢＬ１、ＢＬ２およびＢＬ３に接続されており各ゲートは各ビット線に対応する制御信号線対の構成要素である書き込み制御信号線ＷＷＬ１、ＷＷＬ２およびＷＷＬ３にそれぞれ接続されている。

ＰＭＯＳＴ４２０は、書き込み動作が選択された時のみ、帰還制御信号線ＣＷＬの電位を高電位として非導通状態とする。その他の場合は導通状態で、第一のインバータ４０２と第二のインバータ４０４との間で正帰還回路が構成される。帰還制御信号線ＣＷＬの信号は、論理的には書き込み制御信号線ＷＷＬ１、ＷＷＬ２およびＷＷＬ３の各信号の論理和とすれば良い。ＰＭＯＳＴの代わりにＮＭＯＳＴを用いても良いが、帰還制御信号線ＣＷＬの信号の論理は上記の反転となる。

同図１７では帰還制御トランジスタを一個としてトランジスタ数を少なくし、その代わりに帰還制御信号線を一本設け、書き込み動作時に帰還制御トランジスタを非導通とするようにそのゲートに帰還制御信号線から制御信号を印加するようにしている。さらにバッファトランジスタも共通化してトランジスタ数の増加を軽減している。

上記実施例は三本のビット線を有する場合を示したが、二本であってもまた三本以上であっても良い。増加する場合は、一本のビット線の増加に対してＳＲＡＭセルにおけるトランジスタ数の増加は二個ですむ。したがって、集積回路としてＳＲＡＭ記憶装置を実現する場合に、ＳＲＡＭセルのビット線増加に対する面積増加の割合を小さくすることができる。

図１８は本発明の実施例４のＳＲＡＭセルの構成図である。
第一のインバータ５０２はＰＭＯＳＴ５１０とＮＭＯＳＴ５１２とで構成され、その入力信号ノードはＩ５０２、出力信号ノードはＱ５０２である。同様に第二のインバータ５０４はＰＭＯＳＴ５１４とＮＭＯＳＴ５１６とで構成され、その入力信号ノードはＩ５０４、出力信号ノードはＱ５０４である。第一のインバータ５０２の出力信号ノードＱ５０２と第二のインバータ５０４の入力信号ノードＩ５０４は接続されている。第二のインバータ５０４の出力信号ノードＱ５０４と第一のインバータ５０２の入力信号ノードＩ５０２は一個の帰還制御トランジスタであるＰＭＯＳＴ５２０を通して接続され、ＰＭＯＳＴ５２０のゲートは帰還制御信号線ＣＷＬに接続されている。また、第二のインバータ５０４の出力信号ノードＱ５０４は一個のバッファトランジスタであるＮＭＯＳＴ５２２のゲートに接続され、ＮＭＯＳＴ５２２のソースは電源帰還線ＶＳＳＬに接続されている。ＮＭＯＳＴ５２２のドレインは読み出し制御トランジスタであるＮＭＯＳＴ５２４および５２６の各ソースに接続されている。ＮＭＯＳＴ５２４および５２６の各ドレインはそれぞれビット線ＢＬ１、ＢＬ３に接続されており、各ゲートは各ビット線に対応する読み出し制御信号線ＲＷＬ１およびＲＷＬ２にそれぞれ接続されている。第一のインバータ５０２の入力信号ノードＩ５０２は書き込み制御トランジスタであるＮＭＯＳＴ５３０および５３２の各ソースに接続され、その各ドレインはビット線ＢＬ１およびＢＬ２にそれぞれ接続されており、またその各ゲートは前記各ビット線に対応する書き込み制御信号線ＷＷＬ１およびＷＷＬ２にそれぞれ接続されている。

ＰＭＯＳＴ５２０は、書き込み動作が選択された時のみ、帰還制御信号線ＣＷＬの電位を高電位として非導通状態とする。その他の場合は導通状態で、第一のインバータ５０２と第二のインバータ５０４との間で正帰還回路が構成される。

この場合は一本のビット線ＢＬ１とそれに対応する一つの制御信号線対（ＷＷＬ１、ＲＷＬ１）があって、他のビット線ＢＬ２は書き込み専用に用いられ、ビット線ＢＬ３は読み出し専用に用いられている。そしてビット線ＢＬ２には一本の書き込み制御線ＷＷＬ２が対応し、ビット線ＢＬ３には一本の読み出し制御線ＲＷＬ２が対応している。この場合、図１７の実施例に比べて、書き込み制御信号線と対応する書き込み制御トランジスタを削減できるし、または読み出し制御信号線とそれに対応する読み出し制御トランジスタを削減できるので、ビット線増加に対する面積増加を抑制することができる。その場合においても、少なくとも一本のビット線は書き込みにも読み出しにも用いることができるので、二本のビット線を書き込みに用い、一本のビット線は読み出しとする組み合わせや、一本を書き込み、二本を読み出しとする組み合わせなど、目的とする記憶装置の機能によって融通性のある記憶装置としての機能を実現することができる。

上記した本発明のシミュレーションでは、各トランジスタとしては図１９の模式図で示されるフィン形構造の二重絶縁ゲート電界効果トランジスタを二つのゲート電極を共通接続して三端子動作させたものを用いた。

この図１９において、６０１は第１のゲート電極、６０２は第２のゲート電極、６０３は第１のゲート酸化膜、６０４は第２のゲート酸化膜、６０５はソース領域、６０６はソース領域６０５の第１の電極、６０７はソース領域６０５の第２の電極、６０８はチャネル領域、６０９はドレイン領域、６１０はドレイン領域６０９の第１の電極、６１１はドレイン領域６０９の第２の電極である。上記各電極はフィン形の半導体層（６０５、６０８、６０９からなる矩形断面の半導体層）の側面に設けられており、各電極がいわゆる放熱フィンとして働き、冷却または伝熱面積を広くする効果がある。

ゲート電極６０１，６０２長は５０ｎｍ、そのフィンの厚さは１０ｎｍ、フィンの高さは１００ｎｍとした。三端子動作ではフィンの高さの２倍がいわゆるチャネル幅に相当する。そして、ビット線電位の変化を早くするため敢えてＮＭＯＳＴのみは５倍とした。これは例えば、ＮＭＯＳＴと同じ構造のＮＭＯＳＴを５個並列に接続する等の方法で実現できる。表９にシミュレーションに用いたＭＯＳトランジスタの寸法等の定数を示している。ＳＲＡＭセルの電源供給線の電圧ＶＤＤは０．７Ｖ、電源帰還線の電圧ＶＳＳは０．０Ｖとした。

特に、例えば、上記特許文献３、特許文献４に開示されているような基板上の絶縁層上の結晶シリコンに構成され、電流が基板に平行に流れるいわゆるフィン型の二重絶縁ゲートゲート電界効果トランジスタ（二つのゲート電極がチャネルを挟んで一体となって形成されているものと、図４のようにそれぞれ電気的に分離されているものとがある）においては、チャネル幅はフィンの高さで決まり、その高さをそれぞれのトランジスタで変更することは容易ではない。

しかし、これらのフィン形構造の二重絶縁ゲート電界効果トランジスタを用いてＳＲＡＭセルを構成する場合、本発明を適用すれば同じチャネル幅で構成することができるので、より工程が簡単で、高性能な記憶装置の構成が可能である。

Claims

ＳＲＡＭセルであって、
一本のビット線と、
該ビット線に対応する、一本の書き込み制御信号線および一本の読み出し制御信号線からなる制御信号線対と、
帰還制御トランジスタと、
該帰還制御トランジスタとは極性が反対の、書き込み制御トランジスタと、読み出し制御トランジスタと、バッファトランジスタと、
出力信号ノードおよび入力信号ノードを有する第一のインバータと、
出力信号ノードおよび入力信号ノードを有する第二のインバータとを備え、
前記第一および第二のインバータは電源供給線および電源帰還線にそれぞれ接続されて動作し、
前記第一のインバータの出力信号ノードは前記第二のインバータの入力信号ノードに接続し、前記第二のインバータの出力信号ノードと前記第一のインバータの入力信号ノード間は前記帰還制御トランジスタで接続し、前記第一のインバータの入力信号ノードと前記ビット線間は前記書き込み制御トランジスタで接続し、
前記帰還制御トランジスタおよび前記書き込み制御トランジスタのそれぞれのゲートは前記書き込み制御信号線に接続し、
前記バッファトランジスタのゲートは前記第二のインバータの出力信号ノードに接続し、前記バッファトランジスタのソースは前記電源帰還線に接続し、前記バッファトランジスタのドレインと前記ビット線間は前記読み出し制御トランジスタで接続し、
前記読み出し制御トランジスタのゲートは前記読み出し制御信号線に接続することを特徴とするＳＲＡＭセル。
ＳＲＡＭセルであって、
複数本のビット線と、
該ビット線に対応する、一本の書き込み制御信号線および一本の読み出し制御信号線とからなる、前記ビット線と同数の複数の制御信号線対と、
前記各ビット線に対応する、帰還制御トランジスタ、該帰還制御トランジスタとは極性がそれぞれ反対の、書き込み制御トランジスタと、読み出し制御トランジスタ、バッファトランジスタとからなる、前記ビット線と同数の複数のトランジスタ群と、
出力信号ノードおよび入力信号ノードを有する第一のインバータと、
出力信号ノードおよび入力信号ノードを有する第二のインバータとを備え、
前記第一および第二のインバータは電源供給線および電源帰還線にそれぞれ接続されて動作し、
前記第一のインバータの出力信号ノードは前記第二のインバータの入力信号ノードに接続し、前記第二のインバータの出力信号ノードと前記第一のインバータの入力信号ノード間は前記帰還制御トランジスタをすべて直列接続し、前記第一のインバータの入力信号ノードと前記ビット線間は対応する前記書き込み制御トランジスタで接続し、
前記各帰還制御トランジスタおよび前記書き込み制御トランジスタのゲートは、対応する前記書き込み制御信号線に接続し、
前記各バッファトランジスタのゲートは前記第二のインバータの出力信号ノードに接続し、前記各バッファトランジスタのソースは前記電源帰還線に接続し、前記各バッファトランジスタのドレインと対応する前記各ビット線間は対応する前記各読み出し制御トランジスタで接続し、
前記各読み出し制御トランジスタのゲートは前記読み出し制御信号線に接続することを特徴とするＳＲＡＭセル。
ＳＲＡＭセルであって、
複数本のビット線と、
前記各ビット線に対応する、一本の書き込み制御信号線および一本の読み出し制御信号線とからなる、前記ビット線と同数の複数の制御信号線対と、
一本の帰還制御線と、
帰還制御トランジスタと、
バッファトランジスタと、
前記各ビット線に対応する、前記帰還制御トランジスタとは極性がそれぞれ反対の、書き込み制御トランジスタおよび読み出し制御トランジスタとからなる、前記ビット線と同数の複数のトランジスタ群と、
出力信号ノードおよび入力信号ノードを有する第一のインバータと、
出力信号ノードおよび入力信号ノードを有する第二のインバータとを備え、
前記第一および第二のインバータは電源供給線および電源帰還線に接続されて動作し、
前記第一のインバータの出力信号ノードは第二のインバータの入力信号ノードに接続し、第二のインバータの出力信号ノードと前記第一のインバータの入力信号ノード間は前記帰還制御トランジスタで接続し、
前記帰還制御トランジスタのゲートは前記帰還制御線に接続し、
前記第一のインバータの入力信号ノードと前記各ビット線間は対応する前記各書き込み制御トランジスタで接続し、
前記バッファトランジスタのゲートは前記第二のインバータの出力信号ノードに接続し、前記バッファトランジスタのソースは前記電源帰還線に接続し、前記バッファトランジスタのドレインと前記各ビット線間は対応する前記各読み出し制御トランジスタで接続し、前記読み出し制御トランジスタのゲートは前記ビット線に対応する前記制御信号線対の前記各読み出し制御信号線に接続したことを特徴とするＳＲＡＭセル。
ＳＲＡＭセルであって、
複数本のビット線と、
該ビット線のうちの少なくとも一本のビット線に対応する、一本の書き込み制御信号線と一本の読み出し制御信号線とからなる制御信号線対と、
他のビット線に対応する書き込み制御信号線または読み出し制御信号線と、
一本の帰還制御線と、
帰還制御トランジスタと、
前記書き込み制御信号線に対応する前記書き込み制御トランジスタと、
前記読み出し制御線に対応する読み出し制御トランジスタと、
バッファトランジスタと、
出力信号ノードおよび入力信号ノードを有する第一のインバータと、
出力信号ノードおよび入力信号ノードを有する第二のインバータとを備え、
前記第一および第二のインバータは電源供給線および電源帰還線に接続されて動作し、
前記第一のインバータの出力信号ノードは前記第二のインバータの入力信号ノードに接続し、前記第二のインバータの出力信号ノードと前記第一のインバータの入力信号ノード間は前記帰還制御トランジスタで接続し、
前記帰還制御トランジスタのゲートは前記帰還制御線に接続し、
前記第一のインバータの入力信号ノードは前記書き込み制御トランジスタを通して対応するビット線に接続し、
前記各書き込み制御トランジスタのゲートは対応する書き込み制御信号線に接続し、
前記バッファトランジスタのゲートは前記第二のインバータの出力信号ノードに接続し、前記バッファトランジスタのソースは前記電源帰還線に接続し、前記バッファトランジスタのドレインは前記読み出し制御トランジスタを通して対応するビット線に接続し、
前記読み出し制御トランジスタのゲートは対応する前記読み出し制御信号線に接続することを特徴とするＳＲＡＭセル。
請求項１から４のいずれか１項記載のＳＲＡＭセルにおいて、前記第一および第二のインバータはＰ形電界効果トランジスタとＮ形電界効果トランジスタとで構成することを特徴とするＳＲＡＭセル。
請求項５記載のＳＲＡＭセルにおいて、前記各トランジスタをフィン（ひれ）形構造の二重絶縁ゲート電界効果トランジスタとし、二つのゲート電極を共通接続して三端子動作させることを特徴とするＳＲＡＭセル。
請求項１から４のいずれか１項記載のＳＲＡＭセルにおいて、前記帰還制御トランジスタはＰ形電界効果トランジスタからなり、前記バッファトランジスタ、書き込み制御トランジスタ、および読み出し制御トランジスタはＮ形電界効果トランジスタからなることを特徴とするＳＲＡＭセル。
請求項７記載のＳＲＡＭセルにおいて、前記各トランジスタをフィン（ひれ）形構造の二重絶縁ゲート電界効果トランジスタとし、二つのゲート電極を共通接続して三端子動作させることを特徴とするＳＲＡＭセル。