CN102945682A - 一种抗单粒子翻转的静态随机存储单元 - Google Patents

Abstract

本发明公开了一种抗单粒子翻转的静态随机存储单元，包括第一反相器，第二反相器，第一NMOS传输门晶体管，第二NMOS传输门晶体管以及第一本征MOS管。第一NMOS传输门晶体管源极/漏极耦接第一反相器的输入端，漏极/源极耦接第一位线，栅极耦接字线；第二NMOS传输门晶体管源极/漏极耦接所述第二反相器的输入端，漏极/源极耦接第二位线，栅极耦接字线；第一本征MOS管源极/漏极耦接于第一反相器的输入端，漏极/源极耦接于第二反相器的输出端，栅极耦接于第一反相器的输入端。本发明可以有效提高静态随机存储单元抗单粒子翻转的能力。

Description

一种抗单粒子翻转的静态随机存储单元

技术领域

本发明涉及半导体技术领域，特别涉及一种抗单粒子翻转效应的静态随机存储单元。

背景技术

静态随机存储单元(SRAM单元) 是最常用的半导体存储器，它具有速度快，功耗低等优点。目前业界最常见SRAM单元结构为六管SRAM，如图1所示，它由6个晶体管组成。其中PMOS晶体管P11和NMOS 晶体管N11构成第一反相器INV1，PMOS晶体管P22 和NMOS 晶体管N22构成第二反相器INV2。两个反相器交叉互锁，即第一反相器INV1的输出端S1与第二反相器INV2的输入端                                                

(即PMOS晶体管P22和NMOS 晶体管N22的栅极)相连，INV2的输出端S2与INV1的输入端Q（即PMOS晶体管P11和NMOS 晶体管N11的栅极）相连。第一反相器INV1的输出端S1通过第二传输门晶体管N24与位线

相连，第二反相器INV2的输出端S2通过第一传输门晶体管N13与位线BL相连，而两个传输门晶体管均为NMOS管，其栅极均由字线WL控制，当字线WL为高电位“1”时，传输门晶体管导通，SRAM单元进入读写状态。

然而，当SRAM单元工作于辐射环境中时，高能粒子轰击单元的敏感区域会引发单粒子效应，其中单粒子翻转效应是SRAM在航空领域应用时失效的主要原因。具体来说，如图1所示，当高能粒子轰击与第一反相器INV1的输出端S1或第二反相器INV2的输出端S2连接的MOS器件的反偏PN结上时，输出端S1或S2上会产生并积累大量的空穴和电子对，在电场作用下，这些空穴和电子会产生较大的瞬态电流，可能会导致存储单元的状态翻转，通常称为“单粒子翻转”。

为了提高SRAM抗单粒子翻转性能，通常需要对SRAM单元进行加固，常用的方法是在SRAM单元的两个反相器之间增加反馈元件，以延长存储状态翻转的延迟时间，从而使得高能粒子轰击产生的积累电荷得到有效释放。电阻加固是一种常见的提高SRAM抗单粒子翻转性能的方法，如图2所示，假设在某一静态存储状态下，假设此时SRAM单元处于保持状态“0”，则第一反相器的输入端Q以及第二反相器的输出端S2为低电位，第一反相器的输出端

以及第二反相器的输入端S1为高电位，此时NMOS 晶体管N11和PMOS晶体管P22管截止，NMOS 晶体管N22和PMOS晶体管P11导通。因为截止的晶体管的漏区是敏感节点，当高能粒子轰击截止的NMOS 晶体管N11的漏区(S1点)时，NMOS 晶体管N11漏极电位会降低。但是由于反馈电阻R1和R2的存在，使得从第一反相器输出端S1至第二反相器INV2输入端的反馈时间延长，以致在第二反相器输入端

的电压改变之前，NMOS 晶体管N11的漏极所积累的电荷已经充分放电，通过PMOS晶体管P11重新恢复到高电位，从而达到抑制翻转的目的。

虽然在SRAM单元中引入电阻可以有效地实现抑制单粒子翻转的目的，但是电阻加固的方法仍然存在很多缺点。首先，为了能够有效地抑制单粒子翻转，SRAM单元中引入的反馈电阻需要达到兆欧姆量级，为此要求在工艺过程中增加一层掩膜用于制造多晶电阻，增加了工艺复杂度；其次，多晶电阻需要占用很大的面积，造成集成度难以提高；最后，多晶电阻的阻值随温度变化很大，加固能力在恶劣环境下难以保障，使得SRAM单元稳定性难以保证。

发明内容

本发明的主要目的在于提供一种抗单粒子翻转的静态随机存储单元，不仅能够有效提高SRAM单元抗单粒子翻转的能力，更能够改善现有技术中采用加固电阻工艺复杂，集成度低及稳定性差的缺陷。

为达成所述目的，本发明提供一种静态随机存储单元，包括第一反相器与第二反相器，第一NMOS传输门晶体管，其源极/漏极耦接所述第一反相器的输入端，漏极/源极耦接第一位线，栅极耦接字线；第二NMOS传输门晶体管，其源极/漏极耦接所述第二反相器的输入端，漏极/源极耦接第二位线，栅极耦接所述字线；以及第一本征MOS管，其源极/漏极耦接于所述第一反相器的输入端，漏极/源极耦接于所述第二反相器的输出端，栅极耦接于所述第一反相器的输入端。

根据本发明的静态随机存储单元，所述第一反相器包括第一PMOS晶体管与第一NOMS晶体管，所述第一PMOS晶体管的源极接电源，所述第一NMOS晶体管的源极接地，所述第一PMOS晶体管的漏极与所述第一NMOS晶体管的漏极耦接作为所述第一反相器的输出端，所述第一PMOS晶体管的栅极与所述第一NMOS晶体管的栅极耦接所述第一NMOS传输门晶体管的源极。

根据本发明的静态随机存储单元，所述第二反相器包括第二PMOS晶体管与第二NMOS晶体管，所述第二PMOS晶体管的源极接电源，所述第二NMOS晶体管的源极接地，所述第二PMOS晶体管的漏极与所述第二NMOS晶体管的漏极耦接作为所述第二反相器的输出端，所述第二PMOS晶体管的栅极与所述第二NMOS晶体管的栅极耦接所述第二NMOS传输门晶体管的源极。

根据本发明的静态随机存储单元，还包括第二本征MOS管，其源极/漏极耦接于所述第一反相器的输入端，漏极/源极耦接于所述第二反相器的输出端，栅极耦接于所述字线。

根据本发明的静态随机存储单元，当所述字线为高电位时，所述字线的电压值高于所述第一反相器输入端的电压值。

本发明的优点在于可以有效延长SRAM单元发生存储状态翻转的延迟时间，起到抑制单粒子翻转的作用，另一方面能够改善现有技术中采用电阻加固工艺复杂集成度低稳定性差的缺陷，更进一步的还可同时保证该SRAM单元具有较高的读写速度。

附图说明

 图1为现有技术中六管 SRAM单元。

图2为现有技术中带电阻加固的SRAM单元。

图3为本发明一实施例带本征MOS管加固的SRAM单元。

图4为本发明另一实施例带并联本征MOS管加固的 SRAM单元。

具体实施方式

为能够更了解本发明的技术内容，特举例优选的具体实施例说明如下。

请参考图3，其显示本发明一实施例的静态随机存储单元的结构示意图。

本发明的静态随机存储单元包括第一反相器INV1，第二反相器INV2， NMOS传输门晶体管N13、N24。其中第一反相器包括NMOS管N11和PMOS管P11，第二反相器INV2包括NMOS管N22和PMOS管P22。NMOS管N11和PMOS管P11的漏极连接在一起作为第一反相器INV1的输出端S1。NMOS管N22和PMOS管P22的漏极连接在一起作为第二反相器INV2的输出端S2。PMOS晶体管P11的栅极与NMOS晶体管N11的栅极连接在一起作为第一反相器INV1的输入端Q。PMOS晶体管P22的栅极与NMOS晶体管N22的栅极连接在一起作为第二反相器INV2的输入端

。同时第一反相器INV1的输出端S1与第二反相器INV2的输入端

相连。两个反相器的PMOS晶体管P11、P22的源极与电源VDD相连，NMOS晶体管N11、N22的源极与地VSS相连。NMOS传输门晶体管N13的源极耦接第一反相器INV1输入端Q，漏极耦接位线BL，栅极耦接字线WL。NMOS传输门晶体管N24的源极耦接第二反相器INV2输入端输入端

，漏极耦接位线

，栅极耦接字线WL。进一步的，静态随机存储单元还包括第一本征 MOS管NA1，其源极/漏极耦接于第一反相器INV1的输入端Q，其漏极/源极耦接于第二反相器INV2的输出端S2 ，其栅极耦接于第一反相器INV1的输入端Q。

以下将对带第一本征 MOS管NA1加固的SRAM单元的具体工作方式进行详细说明。

在图3所示的静态随机存储单元中，由于NMOS传输门晶体管N13和N24的栅极均由字线WL控制，当字线WL为高电位“1”时，传输门晶体管N13和N24导通，SRAM进行存储信号的读写操作；当字线WL为低电位“0”时，传输门晶体管N13和N24截止，SRAM处于静态存储状态。

当SRAM单元工作于静态存储状态时，此时字线WL为低电位“0”，第一反相器INV1和第二反相器INV2之间的延迟反馈功能主要由本征 MOS管NA1实现。假设此时SRAM单元处于保持状态“0”，则第一反相器INV1的输入端Q为低电位，PMOS管P11导通而NMOS管N11截止，输出端S1为高电位；第二反相器INV2的输入端

处于高电位，PMOS管P22截止而NMOS管N22导通，输出端S2为低电位。由于第一本征 MOS管NA1的栅极以及一个源/漏极都耦接于第一反相器INV1的输入端Q，也即是由第一反相器INV1的输入端Q控制，而第一本征MOS管NA1的漏极/源极则由第二反相器INV2的输出端S2控制，因此第一本征MOS管NA1的栅源电压Vgs与源漏电压Vsd同为低电位，第一本征MOS管NA1处于弱反应区，其沟道电阻为兆欧姆级。当SRAM单元受到高能粒子轰击时，截止的晶体管的漏区为敏感节点，假定高能粒子轰击N22管的漏区(S2点)，截止的PMOS管P22漏极电位升高。但是由于第一本征 MOS管NA1的存在，使得输出端S2至输入端Q的反馈时间延长，以致在第一反相器输入端Q的电压改变之前，PMOS管P22的漏极S2所积累的电荷已经充分放电，第一反相器输入端Q点也重新恢复到低电位，从而达到抑制单粒子翻转的目的。当SRAM单元处于保持状态“1”时，则第一反相器INV1的输入端Q为高电位，PMOS管P11截止而NMOS管N11导通，输出端S1为低电位；第二反相器INV2的输入端处于低电位，PMOS管P22导通而NMOS管N22截止，输出端S2为高电位。第一本征 MOS管NA1的栅源电压Vgs与源漏电压Vsd仍同为低电位，第一本征MOS管NA1仍然处于弱反应区，其沟道电阻为兆欧姆级。假定高能粒子轰击P11管的漏区(S1点)，截止的PMOS管P11漏极电位升高，这一电位变化经第二反相器INV2的输入端作用于输出端S2，使得输出端S2电位也发生变化。然而由于第一本征 MOS管NA1的存在使得输出端S2至第一反相器INV1输入端Q的反馈时间延长，从而阻止第一反相器输入端Q的电压改变，也能够达到抑制单粒子翻转的目的。综上所述，在SRAM单元处于静态存储状态时，本发明可以有效提升SRAM单元抗单粒子翻转的特性此外，通过第一本征MOS管NA1代替电阻，更具有工艺简单，集成度及稳定性高的优点。

在上述实施例中，当SRAM单元处于读写状态时，第一本征MOS管NA1的沟道电阻为兆欧姆级，因此会降低SRAM单元的读写速度，为了克服此缺陷，进一步提高SRAM在读写状态时的读写速度，在本发明的另一实施例中，静态随机存储单元还包括第二本征MOS管NA2。

请参考图4，其所示为本发明另一实施例的静态随机存储单元的结构示意图。第二本征 MOS管NA2与第一本征MOS管并联耦接于第一反相器的输出端INV1与第二反相器INV2之间，也即是，第二本征MOS管NA2的源极/漏极耦接于第一反相器INV1的输入端Q，其漏极/源极耦接于第二反相器INV2的输出端S2 。值得注意的是，其中，第二本征MOS管NA2的栅极耦接字线。

以下将对带并联的本征 MOS管加固的SRAM单元的具体工作方式进行详细说明。

当SRAM单元工作于静态存储状态时，此时字线WL为低电位“0”，第一反相器INV1和第二反相器INV2之间的延迟反馈功能主要由本征 MOS管NA1和本征MOS管NA2共同实现。假设此时SRAM单元处于保持状态“0”，则第一反相器INV1的输入端Q为低电位，输出端S1为高电位；第二反相器INV2的输入端处于高电位，输出端S2为低电位。第一本征 MOS管NA1的栅极和源极/漏极由第一反相器INV1的输入端Q控制，漏极/源极则由第二反相器INV2的输出端S2控制，因此第一本征MOS管NA1的栅源电压Vgs与源漏电压Vsd同为低电位，第一本征MOS管NA1处于弱反应区，其沟道电阻为兆欧姆级。而第二本征MOS管NA2的栅极耦接字线，也即是其电位由字线控制，此时为低电位，其源极/漏极由第一反相器INV1的输入端Q控制位，漏极/源极则由第二反相器INV2的输出端S2控制，因此第二本征MOS管NA2的栅源电压Vgs和源漏电压Vds也约等于0，此时第二本征MOS管同样处于弱反型区，沟道电阻为兆欧姆左右。第一本征MOS管NA1和第二本征MOS管NA2并联最后的等效电阻也是在兆欧姆数量级左右，该电阻能很好的起到反馈电阻的左右，有效延长SRAM单元的反馈时间，降低SRAM单元受电粒子冲击的翻转几率，提升抗单粒子翻转特性。而假设此时SRAM单元处于保持状态“1”，第一反相器INV1的输入端Q为高电位，输出端S1为低电位；INV2的输入端

处于低电位，输出端S2为高电位。因为第二本征MOS管 NA2的栅极耦接字线，也即是其输入端电位由字线WL控制，此时为低电位，则第二本征MOS管NA2的栅源电压Vgs小于“0”，处于截止状态，此时等效沟道电阻为高阻状态；同时第一本征MOS管NA1的栅极和源极/漏极连接在第一反相器输入端Q，此时为高电位，漏极/源极耦接第二反相器输出端S2，也同处于高电位，因此栅源电压Vgs和源漏电压Vds都接近0，此时第一本征MOS管NA1处于弱反型区，沟道电阻为兆欧姆左右。第一本征MOS管NA1和第二本征MOS管NA2并联后的等效电阻仍然是兆欧姆左右，能很好的起到反馈电阻的作用，有效延长SRAM单元的反馈时间，提升抗单粒子特性。

而当SRAM单元工作于读写状态时，字线WL处于高电位“1”，由于第二本征 MOS管NA2的输入端由字线WL控制，且字线的电压值高于第一反相器INV1输入端Q的电压值，此时第二本征MOS管NA2处于导通状态。当本征 MOS管NA2处于导通状态时，沟道电阻仅为千欧姆级别，此时SRAM的存储信号可在两个反相器的输入端和输出端之间高速传输，因而从根本上消除了现有技术中反馈电阻或仅存在第一本征MOS管NA1时，对SRAM单元读写速度的影响。

综上，本发明所提出的抗单粒子翻转的静态随机存储单元，不仅能够有效提升静态随机存储单元抗单粒子翻转的特性，另一方面还可改善现有技术中采用加固电阻工艺复杂，受温度影响大以及集成度低的缺陷，此外，本发明的静态随机存储单元更利用并联的本征晶体管，有效地保证了静态随机存储单元具有较高的读写速度。

虽然本发明已以较佳实施例揭示如上，然所述实施例仅为了便于说明而举例而已，并非用以限定本发明，本领域的技术人员在不脱离本发明精神和范围的前提下可作若干的更动与润饰，本发明所主张的保护范围应以权利要求书所述为准。

Claims (5)

1.一种抗单粒子翻转的静态随机存储单元，包括第一反相器与第二反相器，其特征在于，还包括：

第一NMOS传输门晶体管，其源极/漏极耦接所述第一反相器的输入端，漏极/源极耦接第一位线，栅极耦接字线；

第二NMOS传输门晶体管，其源极/漏极耦接所述第二反相器的输入端，漏极/源极耦接第二位线，栅极耦接所述字线；以及

第一本征MOS管，其源极/漏极耦接于所述第一反相器的输入端，漏极/源极耦接于所述第二反相器的输出端，栅极耦接于所述第一反相器的输入端。

2.根据权利要求1所述的静态随机存储单元，其特征在于，所述第一反相器包括第一PMOS晶体管与第一NMOS晶体管，所述第一PMOS晶体管的源极接电源，所述第一NMOS晶体管的源极接地，所述第一PMOS晶体管的漏极与所述第一NMOS晶体管的漏极耦接作为所述第一反相器的输出端，所述第一PMOS晶体管的栅极与所述第一NMOS晶体管的栅极耦接所述第一NMOS传输门晶体管的源极。

3.根据权利要求2所述的静态随机存储单元，其特征在于，所述第二反相器包括第二PMOS晶体管与第二NMOS晶体管，所述第二PMOS晶体管的源极接电源，所述第二NMOS晶体管的源极接地，所述第二PMOS晶体管的漏极与所述第二NMOS晶体管的漏极耦接作为所述第二反相器的输出端，所述第二PMOS晶体管的栅极与所述第二NMOS晶体管的栅极耦接所述第二NMOS传输门晶体管的源极。

4.根据权利要求3所述的静态随机存储单元，其特征在于，所述静态随机存储单元还包括：

第二本征MOS管，其源极/漏极耦接于所述第一反相器的输入端，漏极/源极耦接于所述第二反相器的输出端，栅极耦接于所述字线。

5.根据权利要求4所述的静态随机存储单元，其特征在于，当所述字线为高电位时，所述字线的电压值高于所述第一反相器输入端的电压值。

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