CN102347070A - 电荷回收电路 - Google Patents

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Abstract

一种电荷回收电路。第一PMOS晶体管具有耦接至第一节点的第一源极，耦接至第一控制晶体管的第一漏极，以及以第一电压驱动的第一栅极。第一NMOS晶体管具有耦接至第二节点的第二源极，耦接至第一控制晶体管的第二漏极，以及以第二电压驱动的第二栅极。第一PMOS晶体管根据第一电压的第一电压值以及在第一节点的第一节点电压值而不导通。第一NMOS晶体管根据第二电压的第二电压值以及在第二节点的第二节点电压值而不导通。当第一PMOS晶体管，第一控制晶体管，和第一NMOS晶体管导通时，第一节点电压值下降，而第二节点电压值上升。本发明通过降低内部供应节点和内部接地节点间的电压摆幅，噪声被降低。

Description

电荷回收电路
技术领域
本说明书主要涉及一种回收集成电路内部电荷的技术。
背景技术
在静态随机存取存储器(Static Random Access Memory，SRAM)中，为了在读取模式达到较快的读取存取时间，存储器单元的内部接地节点通常设定为接地或电压VSS，而内部的供应节点则设定为操作电压VDD。在数据保留(retention)模式(例如在读取模式之后)，为了降低电流泄漏的情况，可通过将内部接地节点电压上升一电压值(例如电压Vred)，或通过把供应节点电压下降一电压值(例如电压Vred)。一些现有方法使用自偏压二极管使内部接地节点电压从电压VSS上升电压Vred，然而必须依赖存储器单元的电流驱动能力，而且可能花费大量时间，因而降低了在保留数据架构节省电源的好处。为了解决这个问题，可使用额外的电路(例如较大的驱动器)来快速提升电压VSS，但相对的也需要更多额外的电源(例如较大的电流)，而且也产生了大量的噪声。
发明内容
本发明一实施例提供一种电荷回收电路，包括：一第一节点；一第二节点；一第一PMOS晶体管，具有耦接至上述第一节点的一第一源极，耦接至一第一控制晶体管的一第一漏极，以及用以接收一第一电压的一第一栅极；
一第一NMOS晶体管，具有耦接至上述第二节点的一第二源极，耦接至上述第一控制晶体管的一第二漏极，以及用以接收一第二电压的一第二栅极，其中上述第一PMOS晶体管用以根据上述第一电压的一第一电压值以及在上述第一节点的一第一节点电压值而不导通；上述第一NMOS晶体管用以根据上述第二电压的一第二电压值以及在上述第二节点的一第二节点电压值而不导通；当上述第一PMOS晶体管，上述第一控制晶体管，和上述第一NMOS晶体管导通时，上述第一节点电压值下降，而上述第二节点电压值上升；以及上述第一控制晶体管是一第二PMOS晶体管或一第二NMOS晶体管之一，且用以于上述第一控制晶体管的栅极接收一控制信号。
本发明一实施例提供一种电荷回收电路，包括：一第一节点；一第一开关，用以连接一第一电压源至上述第一节点；一第二开关，用以连接一第二电压源至上述第一节点；一第二节点；一第三开关，用以连接一第三电压源至上述第二节点；一第四开关，用以连接一第四电压源至上述第二节点；以及一第一电路，耦接于上述第一节点以及上述第二节点之间，以及用以同时在上述第一节点的一第一节点电压值下降一下降电压值以及在上述第二节点的一第二节点电压值上升一上升电压值。
本发明一实施例提供一种电荷回收方法，适用于一电路，上述电路耦接于一第一节点以及一第二节点之间，并具有一第一电压摆幅，上述电荷回收方法包括：导通上述电路以同时将上述第一节点的一第一电压电平降低一第一电压值以及将上述第二节点的一第二电压电平上升一第二电压值，其中上述第一电压摆幅因而降低一电压差值；不导通上述电路；以及电性耦接上述第一节点至具有一第一电源电压值的一第一电压源以及电性耦接上述第二节点至具有一第二电源电压值的一第二电压源。
一些实施例拥有一项以下叙述的特征和优点或其结合。从操作电压VDD到内部供应电压VDDI的快速下降时间和从电压VSS到内部接地电压VSSI的快速上升时间降低了电源，当下降内部供应电压和上升内部接地电压在因为降低电流泄漏所节省的电源提供了很大的益处。电压VDDI到电压VSSI的电荷回收使额外的电源降低。预防了各别节点电压VDDI和VSSI调整不足和调整过量。通过降低内部供应节点和内部接地节点间的电压摆幅，噪声被降低。
附图说明
本发明被公开的实施例详细的描绘在附图中。其他特征和益处将在发明说明书和权利要求书中说明。
图1显示根据本发明一实施例所述的电路的电路图。
图2为显示根据本发明一实施例所述的电路操作的波形图。
图3显示根据本发明一实施例所述的使用电荷回收方法的流程图。
【主要附图标记说明】
100～电路装置；
210～箭头；
300～流程图；
305～读取模式；
310～电荷回收模式；
315～数据保留模式
CHREC～电荷回收电路；
MC～存储器单元；
MP1、MP2、MZREP、MREP～PMOS晶体管；
MN1、MREN、MZREN～NMOS晶体管；
NVDDI、NVSSI～节点；
T1、T2、T3～周期；
t1、t2、t3～时间；
VDD、VDDret、VDDI、VSSI、VSS、VSSret、VPSWING、Vred～电压；
Vtp、Vth～临界电压；
ZREP、REP、ZREN、REN、ZRecycle～信号。
具体实施方式
以下所述以特定方式表达显示于附图中的实施例或例子。但应了解该实施例或例子并非用以限制。任何本发明实施例的替换以及修改，以及本发明原则的任何进一步应用，对于本发明领域普通技术人员能参考本发明说明书内容而完成。实施例中的参数会重复使用，但即使是使用相同的参数，仍非规定该特性于一实施例可适用于另一实施例。
一些实施例拥有一项以下叙述的特征和优点或其结合。从操作电压VDD到内部供应电压VDDI的快速下降时间和从电压VSS到内部接地电压VSSI的快速上升时间降低了电源，当下降内部供应电压和上升内部接地电压在因为降低电流泄漏所节省的电源提供了很大的益处。电压VDDI到电压VSSI的电荷回收使额外的电源降低。预防了各别节点电压VDDI和VSSI调整不足和调整过量。通过降低内部供应节点和内部接地节点间的电压摆幅，噪声被降低。
(一)电路
图1显示根据本发明一实施例所述的电路100的电路图。电路100显示存储器单元MC(例如SRAM单元)中，以行列方式排列的存储器阵列的一列。
节点NVDDI作为电路(以下以列称之)100的内部电源供应节点。在一些实施例中，在列100的存储器单元MC使用内部电源供应节点NVDDI的电压(例如电压VDDI，图未标示)来作为操作电压。节点NVSSI作为列100的内部接地节点。在一些实施例中，列100的存储器单元MC使用节点NVSSI的电压(例如电压VSSI，图未标示)来作为接地参考点。供应的电压摆幅(例如电压VPSWING，如图2所示)为电压VDDI和电压VSSI的差值。节点NVDDI和节点NVSSI的电压值VDDI和VSSI是根据在列100的存储器单元MC所需的电源供应值来设定。因此，电压VPSWING与电压VDDI及电压VSSI或其结合有关。电压VPSWING和电压VDDI及VSSI的结合是依实际应用状况来做设定。举例来说，在一些实施例中，为了能够容易写入存储器单元MC，电压VPSWING会设定为一个较小的值。在更近一步的例子来说，电压VDDI会设定为电压VDDIwrite且/或电压VSSI会设定为电压VSSIwrite，其中电压VDDIwrite和电压VSSIwrite所结合的电压提供了足以写入数据到存储器单元MC的电压摆幅。为了减少电流泄漏(例如在无法存取存储器单元MC)，以及/或在数据保留模式下，把电压VDDI设定为电压VDDret且/或把电压VSSI设定为电压VSSret，以提供足以使得存储器单元MC保留所存储的数据的电压摆幅。在一些实施例中，电压VDDIwrite较电压VDD低但比电压VDDret高，且电压VSSIwrite较电压VSS高但比电压VSSret低。在一(数据)保留模式下，电压VPSWING设定为足够保留存储在存储器单元MC的数据。在一些情况下，为了避免存储在存储器单元MC的数据损坏的风险，电压VPSWING会设定为较大的值。举例来说，电压VDDI会设为电压VDD且电压VSSI会设为电压VSS。在一些实施例中，当电压VPSWING被降低电压Vred的值后，电压VDDI会降低1/2的电压Vred，电压VSSI会提高1/2的电压Vred。举例来说，在数据保留模式下，电压摆幅电压VPSWING被降低电压Vredr的值后，电压VDDI会被降低1/2的电压Vredr，例如到电压VDDret，然而电压VSSI会被提高1/2的电压Vredr，例如到电压VSSret。再举另一个例子，在写入模式，电压摆幅电压VPSWING被降低电压Vredw的值后，电压VDDI会被降低1/2的电压Vredw，例如到电压VDDIwrite，然而电压VSSI会被提高1/2的电压Vredw，例如到电压VSSIwrite。此外，在一些实施例中，降低电压VDDI所产生的电荷会被用来提高电压VSSI。
PMOS晶体管MZREP和MREP分别提供了电压VDD或VDDret到节点NVDDI。举例来说，当PMOS晶体管MZREP被导通，电压VDD会被传送至节点NVDDI，但当PMOS晶体管MREP被导通，电压VDDret会被传送至节点NVDDI。在PMOS晶体管MZREP和MREP的栅极的信号ZREP和REP，分别用来控制(例如导通/不导通)PMOS晶体管MZREP和MREP。举例来说，当信号ZREP或REP以低逻辑电平(以下以低电平称之)驱动，信号ZREP和REP分别导通了PMOS晶体管MZREP和MREP，但当信号ZREP或REP以高逻辑电平(以下以高电平称之)驱动，信号ZREP和REP分别不导通PMOS晶体管MZREP和MREP。
同样的，NMOS晶体管MZREN和MREN分别提供了电压VSS和VSSret到节点NVSSI。举例来说，当NMOS晶体管MZREN被导通，电压VSS就会被传送至节点NVSSI，但当NMOS晶体管MREN被导通，电压VSSret会被传送至节点NVSSI。在NMOS晶体管MZREN和MREN栅极的信号ZREN和REN，分别用来控制(例如导通/不导通)NMOS晶体管MZREN和MREN。举例来说，当信号ZREN或REN驱动在高电平时，信号ZREN和REN分别导通NMOS晶体管MZREN|和MREN|，但当信号ZREN或REN驱动在低电平时，信号ZREN和REN分别不导通NMOS晶体管MZREN和MREN。
电荷回收电路CHREC包括PMOS晶体管MP1、MP2和NMOS晶体管MN1，PMOS晶体管MP1限制电压VDDI不得低于电压VDDret。在一些实施例中，PMOS晶体管MP1的栅极的电压VGMP1(图未标示)设定为电压VDDret减去电压Vtp，电压Vtp为PMOS晶体管MP1的临界电压。因为电压VDDI为PMOS晶体管MP1源极的电压，所以PMOS晶体管MP1栅极和源极间的压降电压VGSMP1为电压VDDret减去电压Vtp再减去电压VDDI。当电压VDDI达到(或略低于)电压VDDret，电压VDDI|减去电压VDDret|小于零，且电压VGSMP1略小于电压Vtp时晶体管MP1会不导通。换句话说，当电压VDDI达到电压VDDret时，PMOS晶体管MP会不导通，或电压VDDI被限制在VDDret。
NMOS晶体管MN1限制电压VSSI不可高于电压VSSret。在一些实施例中，NMOS晶体管MN1的栅极电压VGMN1(图未标示)设定为电压VSSret加上电压Vtn，电压Vtn为NMOS晶体管MN1的临界电压。因为电压VSSI为NMOS晶体管MN1的源极的电压，所以NMOS晶体管MN1栅极和源极之间的压降电压VGSMN1为电压VSSret加上电压Vtn减去电压VSSI。当电压VSSI达到(或略高于)电压VSSret，电压VSSI|减去电压VSSret大|于零，且电压VGSMN1略小于电压Vtn，晶体管MN1会不导通。换句话说，当电压VSSI到达电压VSSret，NMOS晶体管MN1会导通或电压VSSI会限制在VSSret。
根据以上描述，电压VDDI减去电压Vtp以及电压VSSI加上电压Vtn的电压分别施加于在PMOS晶体管MP1和NMOS晶体管MN1的栅极，以分别将电压VDDI和VSSI限制在电压VDDret和VSSret。在一些其他实施例中，当电压VDDI和电压VSSI分别到达限制电压VDDret和VSSret时，可使用一时间装置来不导通PMOS晶体管MP1和NMOS晶体管MN1。
PMOS晶体管MP2作为将电荷从节点NVDDI传送到节点NVSSI的传送门。施加于PMOS晶体管MP2的栅极的信号ZRecycle用来控制PMOS晶体管MP2。举例来说，当信号ZRecycle驱动在高电平时，晶体管MP2被不导通，但当信号ZRecycle驱动在低电平时，PMOS晶体管MP2被导通。PMOS晶体管MP2的动作就如同前面描述的PMOS晶体管，但在更多其他实施例中，PMOS晶体管MP2可以是NMOS晶体管。
在一些实施例中，每一个列100包括电荷回收电路CHREC。在更多实施例中，电荷回收电路CHREC由存储器阵列MC中的多列或所有列所共用。将电荷回收电路CHREC使用于存储器阵列MC中的一列、多列或所有列，需要考虑每一列的的控制能力、半导体配置空间等因素来做设计上的选择。
在图1中，电压VDDret和电压VSSret表示在数据保留模式中指示个别电压的说明，但在公开的实施例中没有限制在此模式。电压VDDret和/或VSSret可设定为任何需要的值。举例来说，当存储器单元MC在写入模式时，电压VDDI和VSSI可根据写入模式而设定，例如分别设定为电压VDDIwrite和VSSIwrite。
(二)波形
图2为显示根据本发明一实施例所述的电路100操作的波形图。在一些实施例中，当降低电压VPSWING(例如降低电压Vred)时，总共减少的摆幅分为两部分，一半为电压VDD，另一半为电压VSS。那就是说电压VDDI降低1/2电压Vred，电压VSSI上升1/2电压Vred。此外，当电压VDDI降低，使用所产生的电荷来使电压VSSI上升。在这附图中，起初存储器单元MC在时间周期T1时为读取模式，然后在时间周期T2转换为电荷回收模式，最后在时间周期T3时为数据保留模式。
在时间t1时，存储器单元MC设定为读取模式，电压VPSWING为从电压VSS到电压VDD满摆幅的状态。信号ZREP和REN分别驱动在低电平和高电平，使得PMOS晶体管MZREP和NMOS晶体管MREN分别被导通。因此，节点NVDDI和NVSSI分别被电性耦接至电压VDD和VSS，因而导致从VSS到VDD满摆幅的状态。同时，信号ZReycle驱动在高电平使得PMOS晶体管MP2被不导通，而且信号REP和ZREN分别驱动在高电平和低电平，使得PMOS晶体管MREP和NMOS晶体管MZREN分别被不导通。
在时间t2，读取模式结束后，在时间周期T2期间存储器单元MC设定为电荷回收模式，也就是说电压VPSWING最后下降为电压Vred。在一些实施例中，电压VDDI下降1/2电压Vred而电压VSSI上升1/2电压Vred显示在周期时间T3。信号ZREP和REN分别驱动在高电平和低电平，使得PMOS晶体管MZREP|和NMOS晶体管MREN被|不导通。在这时间点，节点NVDDI和NVSSI的电压分别表示VDD和VSS。信号ZRcycle驱动在低电平使得PMOS晶体管MP2以及电荷回收电路CHREC被导通，其中电荷回收电路CHREC触发电荷回收模式用箭头210来说明。在一些实施例中，因为PMOS晶体管MP1和NMOS晶体管MN1的栅极分别以电压VDDret减去电压Vtp和电压VSSret加上电压Vtn的电压驱动，所以PMOS晶体管MP1和NMOS晶体管MN1被导通。因为PMOS晶体管MP1、MP2和NMOS晶体管MN1被导通，所以它们被视为短路。因此，在NMOS晶体管MN1源极或节点NVSSI的电压以及在PMOS晶体管MP1源极或节点NVDDI的电压彼此越来越接近。另一种方式来说，当节点NVDDI由电压VDD所提供的电压VDDI降低，然而节点NVSSI由电压VSS所提供的电压VSSI却上升。此外，电压VDDI降低所产生的电荷，使用或回收使得电压VSSI上升。
在一些实施例中，当在时间点t3电压VDDI降低大约1/2电压Vred而接近电压VDDret，以及电压VSSI上升大约1/2电压Vred而接近电压VSSret时，信号ZRecycle禁能(例如驱动在高电平)使得PMOS晶体管MP2不导通。在同一时间，信号REP和ZREN分别驱动在低电平和高电平，使得PMOS晶体管MREP和NMOS晶体管MZREN被导通，以致于节点NVDDI|和NVSSI|分别电性连接至电压VDDret和VSSret。计算时间周期T2或电荷回收时间受到根据各种因素的影响，包括节点NVDDI|和NVSSI|的电容，PMOS晶体管MP1、MP2以及NMOS晶体管MN1的驱动能力(和其大小)，以及考虑工艺、电压、温度(process，voltagem and temperature，PVT)的变化。在一些实施例中，时间周期T2定义为用以模拟设计特定PMOS晶体管MP1、MP2和NMOS晶体管MN1使用的时间，以及电压VDDI和VSSI分别降下和上升1/2电压Vred所花费的时间。在一些实施例中，电荷回收周期T2会低于1纳秒(nS)，而且和读取周期T1或保留周期T3相较之下是非常小的。在一些实施例中，即使还未到达时间点t3，PMOS晶体管MP2未被导通，以及假如电压VDDI已经降下1/2电压Vred且/或电压VSSI已经上升1/2电压Vred时，电荷回收电路CHREC会因为PMOS晶体管MP1以及NMOS晶体管MN1之一或其结合是不导通的而不导通。
在一些实施例中，电压VDDI上升和电压VSSI|下降的速率分别受到节点NVDDI和NVSSI上的电容影响。在一些实施例中，在节点NVDDI上的电容大约(例如大体上相同)和在节点NVSSI上的电容相同，因此，电压VDDI下降的速率和电压VSSI上升的速率大体上是相同的。因此电压VDDI以及电压VSSI分别大约同时达到电压VDDret或电压VDDwrite以及电压VSSret或电压VSSwrite。
在上述的说明中，在时间周期T3期间，存储器单元MC在保留模式，电压VPSWING减少电压Vred，其中，电压VDDI下降1/2电压Vred到电压VDDret，而且电压VSSI上升1/2电压Vred到电压VSSret。
当存储器单元MC再回到读取模式，例如电压VDDI和VSSI分别下降和上升到电压VDD和VSS，存储器单元MC的操作就如同上述在时间点t1所提及的说明。此外，读取模式(例如时间周期T1)以及保留模式(例如时间周期T3)之间的操作是为了说明以及当电压VDDI和电压VSSI分别下降或上升时，没有限制但可应用的公开的实施例。举例来说，在一些实施例中，在写入周期中，在电压VDDI和电压VSSI分别下降和上升到电压VDDIwrite和电压VSSIwrite，根据上述被公开实施例的原则使用。
(三)方法
图3显示根据本发明一实施例所述的使用电荷回收电路CHREC的方法的流程图300。在这附图中，存储器单元MC从读取模式转换到数据保留模式。
在步骤305，存储器单元MC操作于读取模式。PMOS晶体管MZREP和NMOS晶体管MREN被导通使得节点NVDDI和NVSSI分别电性连接至电压VDD和VSS。电压VDDI和VSSI分别为电压VDD和VSS。在同一时间，PMOS晶体管MP2、MREP以及NMOS晶体管MZREN为不导通。
在步骤310，存储器单元MC操作于电荷回收模式。PMOS晶体管MZREP和NMOS晶体管MREN被不导通使得节点NVDDI和NVSSI分别电性分离于电压VDD和VSS。节点NVDDI和NVSSI的电压各别为电压VDDI和VSSI，然而其电压仍然为电压VDD和VSS。为了导通电荷回收电路CHREC，PMOS晶体管MP2也被导通。因此电压VDDI和VSSI在电压VDD和VSS的电平开始分别下降和上升。
在步骤315，存储器单元MC操作于数据保留模式。当电压VDDI且/或VSSI达到需要的值，(例如电压VDDI达到电压VDDret且/或电压VSSI达到电压VSSret)，PMOS晶体管MP2以及电荷回收电路CHREC被不导通。此外，PMOS晶体管MREP以及NMOS晶体管MZREN导通使得节点NVDDI和NVSSI分别电性连接至电压VDDret和VSSret|。将节点NVDDI和NVSSI电性连接至电压VDDret和VSSret，分别维持了节点NVDDI和NVSSI在数据保留模式的电压电平电压VDDret和VSSret。
很多实施例已被描述。必须了解的是，其他变化并不会不违背本说明书的精神和范围。举例来说，所显示的具有特定的掺杂型态的不同晶体管(例如，N型金属氧化物半导体(N-type Metal Oxide Silicon，NMOS)和P型金属氧化物半导体(P-type Metal Oxide Silicon，PMOS))是为了说明需要，本说明书的实施例并不受特定掺杂型态所限制，特定晶体管的掺杂型态的决定取决于设计上的需求，并且属于实施例的范围内。上述不同信号所使用的逻辑电平(例如高或低)，也是为了说明需要。当信号被使能且/或禁能时，实施例并不受限于特定的电平，所选择的电平取决于设计上的需求。举例来说，PMOS晶体管MP2是以一个PMOS晶体管来表示，以及以低电平启动的信号ZRecycle所控制。然而，在一些实施例中，PMOS晶体管MP2是NMOS晶体管以及使能在一高电平的信号(例如信号Recycle，图未标示)所控制。
上述的方法说明了具体的步骤，但它们不必依照显示的顺序执行。步骤可以依照所公开的实施例的精神和范围而作适当的增加、替换、改变顺序且/或省略。
在本发明的每一权利要求构成了不同的实施例，而结合了不同权利要求且/或实施例的实施例属于本说明书所公开的范围，且对于本领域普通技术人员而言，在检阅本说明书后，是非常明显的。

Claims (13)

1.一种电荷回收电路，包括：
一第一节点；
一第二节点；
一第一PMOS晶体管，具有耦接至上述第一节点的一第一源极，耦接至一第一控制晶体管的一第一漏极，以及用以接收一第一电压的一第一栅极；
一第一NMOS晶体管，具有耦接至上述第二节点的一第二源极，耦接至上述第一控制晶体管的一第二漏极，以及用以接收一第二电压的一第二栅极，
其中
上述第一PMOS晶体管用以根据上述第一电压的一第一电压值以及在上述第一节点的一第一节点电压值而不导通；
上述第一NMOS晶体管用以根据上述第二电压的一第二电压值以及在上述第二节点的一第二节点电压值而不导通；
当上述第一PMOS晶体管，上述第一控制晶体管，和上述第一NMOS晶体管导通时，上述第一节点电压值下降，而上述第二节点电压值上升；以及
上述第一控制晶体管是一第二PMOS晶体管或一第二NMOS晶体管之一，且用以于上述第一控制晶体管的栅极接收一控制信号。
2.根据权利要求1所述的电荷回收电路，其中：
上述第一电压包括上述第一PMOS晶体管的临界电压值以及一第一节点限制电压值；
上述第二电压包括上述第一NMOS晶体管的临界电压值以及一第二节点限制电压值；以及
上述第一节点限制电压值和上述第二节点限制电压值
分别为上述第一节点和上述电二节点之间的电压差值的一半。
3.根据权利要求1所述的电荷回收电路，还包括：
一第一开关，用以电性连接一第一电压源至上述第一节点；
一第二开关，用以电性连接一第二电压源至上述第一节点；
一第三开关，用以电性连接一第三电压源至上述第二节点；以及
一第四开关，用以电性连接一第四电压源至上述第二节点。
4.一种电荷回收电路，包括：
一第一节点；
一第一开关，用以连接一第一电压源至上述第一节点；
一第二开关，用以连接一第二电压源至上述第一节点；
一第二节点；
一第三开关，用以连接一第三电压源至上述第二节点；
一第四开关，用以连接一第四电压源至上述第二节点；
以及
一第一电路，耦接于上述第一节点以及上述第二节点之间，以及用以同时在上述第一节点的一第一节点电压值下降一下降电压值以及在上述第二节点的一第二节点电压值上升一上升电压值。
5.根据权利要求4所述的电荷回收电路，其中：
上述第一节点为一存储器阵列中一列的一内部供应节点；以及
上述第二节点为上述存储器阵列中一列的一内部接地节点。
6.根据权利要求4所述的电荷回收电路，其中上述第一电路包括：
一第一PMOS晶体管，具有一第一PMOS漏极，一第一PMOS栅极，以及耦接至上述第一节点的一第一PMOS源极；
一第一NMOS晶体管，具有一第一NMOS漏极，一第一NMOS栅极，以及耦接至上述第二节点的一第一NMOS源极；以及
一控制晶体管，耦接于上述第一PMOS漏极以及上述第一NMOS漏极之间。
7.根据权利要求4所述的电荷回收电路，其中上述第一电路根据下列条件之一或其组合而不导通：
上述下降电压值大于一第一既定电压值；以及
上述上升电压值大于一第二既定电压值。
8.根据权利要求4所述的电荷回收电路，其中上述下降电压值与上述上升电压值之和等于在上述第一节点和上述第二节点间既定电压差值。
9.一种电荷回收方法，适用于一电路，上述电路耦接于一第一节点以及一第二节点之间，并具有一第一电压摆幅，上述电荷回收方法包括：
导通上述电路以同时将上述第一节点的一第一电压电平降低一第一电压值以及将上述第二节点的一第二电压电平上升一第二电压值，其中上述第一电压摆幅因而降低一电压差值；
不导通上述电路；以及
电性耦接上述第一节点至具有一第一电源电压值的一第一电压源以及电性耦接上述第二节点至具有一第二电源电压值的一第二电压源。
10.根据权利要求9所述的电荷回收方法，其中：
上述第一电压值为上述第一电压电平和上述第一电源电压值间的一第一差值；
上述第二电压值为上述第二电压电平和上述第二电源电压值间的一第二差值。
11.根据权利要求9所述的电荷回收方法，还包括：
在导通上述电路之前，
电性耦接上述第一节点到提供上述第一电压电平的一第三电压源；以及
电性耦接上述第二节点到提供上述第二电压电平的一第四电压源。
12.根据权利要求9所述的电荷回收方法，还包括：
使用一第一PMOS晶体管，上述第一PMOS晶体管具有一第一PMOS源极耦接至上述第一节点；
使用一第一NMOS晶体管，上述第一NMOS晶体管具有一第一NMOS源极耦接至上述第二节点；
使用一第二NMOS晶体管或一第二PMOS晶体管作为一控制晶体管，耦接于上述第一PMOS晶体管的一第一PMOS漏极和上述第一NMOS晶体管的一第一NMOS漏极之间；
施加上述第一电源电压减去上述第一PMOS晶体管的一PMOS临界电压到上述第一PMOS晶体管的一第一PMOS栅极；以及
施加上述第二电源电压加上上述第一NMOS晶体管的一NMOS临界电压到上述第一NMOS晶体管的一第一NMOS栅极。
13.根据权利要求9所述的电荷回收方法，其中上述电路因为下列情况之一或其结合而不导通：
当上述第一电压电平低于上述第一电源电压时，不导通一第一PMOS晶体管，其中上述第一PMOS晶体管具有耦接至上述第一节点的一第一源极；
当上述第二电压电平高于上述第二电源电压时，不导通一第一NMOS晶体管，其中上述第一NMOS晶体管具有耦接至上述第二节点的的一第二源极；以及
不导通一控制晶体管，上述控制晶体管耦接于上述第一PMOS晶体管的一第一漏极和上述第一NMOS晶体管的一第二漏极之间。
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