CN103310831A - 存储单元的写入操作中的信号跟踪 - Google Patents

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Abstract

在一种方法中，生成存储器阵列的第一方向上的第一跟踪信号的第一边沿。生成存储器阵列的第二方向上的第二跟踪信号的第一边沿。基于第一跟踪信号的第一边沿和第二跟踪信号的第一边沿中的较慢边沿生成写定时控制信号的第一边沿。写定时控制信号的第一边沿用于生成第二跟踪信号的第二边沿。本发明还提供了存储单元的写入操作中的信号跟踪。

Description

存储单元的写入操作中的信号跟踪
技术领域
本公开内容涉及存储单元的写入操作中的跟踪信号。
背景技术
用于存储单元的写跟踪电路基于生成用于在其中写入数据的存储单元的写信号来提供信号。通常，写跟踪电路被设计成覆盖用于写入存储单元的最差条件。
在用于跟踪存储单元的写信号的一种现有方法中，用于跟踪写位线的信号路径类似于用于存储单元的写位线的信号路径。当跟踪写位线被下拉至存储单元的操作电压的约一半时，重置用于存储单元的写信号的信号被激活。在多种条件下，跟踪定时不覆盖用于存储单元的最差情况下的定时(worst case timing)。
发明内容
为了解决现有技术中所存在的缺陷，根据本发明的一方面，提供了一种方法，包括：生成存储器阵列的第一方向上的第一跟踪信号的第一边沿；生成所述存储器阵列的第二方向上的第二跟踪信号的第一边沿；基于所述第一跟踪信号的第一边沿和所述第二跟踪信号的第一边沿中的较慢边沿生成写定时控制信号的第一边沿，其中，所述写定时控制信号的第一边沿用于生成所述第二跟踪信号的第二边沿。
在该方法中，所述第一跟踪信号通过第一跟踪数据线和第二跟踪数据线进行传输；所述第一跟踪数据线和所述第二跟踪数据线连接在一起；以及所述第一跟踪数据线和所述第二跟踪数据线中的每一条都连接至所述存储器阵列的存储单元的第一集合。
在该方法中，所述第二跟踪信号通过第一跟踪控制线和第二跟踪控制线进行传输；所述第一跟踪控制线和所述第二跟踪控制线连接在一起；所述第一跟踪控制线连接至所述存储器阵列的存储单元的第一集合；以及所述第二跟踪控制线连接至所述存储器阵列的存储单元的第二集合。
在该方法中，所述第二跟踪信号的第二边沿用于生成所述第一跟踪信号的第二边沿。
在该方法中，写时钟信号的第一边沿用于同时生成所述第二跟踪信号的第一边沿和要被写入的存储单元的单元控制信号的第一边沿。
在该方法中，写时钟信号的第一边沿用于同时生成所述第二跟踪信号的第一边沿、要被写入的存储单元的单元控制信号的第一边沿以及所述要被写入的存储单元的单元数据信号的第一边沿；以及所述写定时控制信号的第一边沿用于生成所述要被写入的存储单元的所述单元数据信号的第二边沿。
在该方法中，在第一跟踪数据线和第二跟踪数据线上携带所述第一跟踪信号；所述第一跟踪数据线和所述第二跟踪数据线中的每一条都连接至第一数量的存储单元；要被写入的存储单元的单元数据线连接至第二数量的存储单元；以及所述第一数量的存储单元等于所述第二数量的存储单元。
在该方法中，在第一跟踪控制线上携带所述第二跟踪信号；所述第一跟踪控制线连接至第一数量的存储单元；要被写入的存储单元的单元控制线连接至第二数量的存储单元；以及所述第一数量的存储单元等于或大于所述第二数量的存储单元。
根据本发明的另一方面，提供了一种方法，包括：生成存储器阵列的第一方向上的第一跟踪信号的第一边沿；生成所述存储器阵列的第二方向上的第二跟踪信号的第一边沿；基于所述第一跟踪信号的第一边沿和所述第二跟踪信号的第一边沿中的较慢边沿，生成写定时控制信号的第一边沿，其中，写时钟信号的第一边沿用于同时生成所述第一跟踪信号的第一边沿、所述第二跟踪信号的第一边沿、要被写入的存储单元的单元控制信号的第一边沿以及所述要被写入的存储单元的单元数据信号的第一边沿。
在该方法中，所述写定时控制信号的第一边沿用于生成所述要被写入的存储单元的所述单元控制信号的第二边沿，并且生成所述第二跟踪信号的第二边沿。
在该方法中，所述第二跟踪信号的第二边沿用于生成以下至少一种：所述要被写入的存储单元的所述单元数据信号的第二边沿；所述第一跟踪信号的第二边沿；或所述写定时控制信号的第二边沿。
根据本发明的又一方面，提供了一种内存宏中的电路，包括：第一跟踪电路，被配置成生成所述内存宏的第一方向上的第一跟踪信号的第一边沿；第二跟踪电路，被配置成生成所述内存宏的第二方向上的第二跟踪信号的第一边沿；以及选择电路，被配置成选择所述第一跟踪信号的第一边沿和所述第二跟踪信号的第一边沿中的较慢边沿，并且生成写定时控制信号的第一边沿，其中所述第一跟踪电路包括存储单元的第一集合；以及所述第二跟踪电路包括存储单元的第二集合。
在该电路中，所述第一方向是所述内存宏的位线方向；以及所述第二方向是所述内存宏的字线方向。
在该电路中，所述存储单元的第一集合在所述内存宏的第一方向上；以及
所述存储单元的第二集合在所述内存宏的第二方向上。
在该电路中，所述第一跟踪电路包括：第一跟踪数据线和第二跟踪数据线，它们连接在一起并且被配置成携带所述第一跟踪信号；所述存储单元的第一集合的每个存储单元都在每个存储单元的第一节点上连接至所述第一跟踪数据线，并且在每个存储单元的第二节点上连接至所述第二跟踪数据线；以及所述第二跟踪电路包括：第一跟踪控制线，连接至所述存储单元的第二集合并且被配置成携带所述第二跟踪信号。
在该电路中，所述第一跟踪控制线包括连接至第三跟踪控制线的第二跟踪控制线；所述第二跟踪控制线连接至存储单元的第三集合；所述第三跟踪控制线连接至存储单元的第四集合；所述存储单元的第三集合中的存储单元的数量是所述存储单元的第二集合中的存储单元的数量的一半；以及所述存储单元的第四集合中的存储单元的数量是所述存储单元的第二集合中的存储单元的数量的一半。
在该电路中，所述第一跟踪电路进一步包括：第一晶体管，连接至所述第一跟踪数据线的第一端；以及第一驱动器，连接至该晶体管，并且被配置成接收第一跟踪输入信号并生成所述第一跟踪信号；以及所述第二跟踪电路进一步包括：第二驱动器，被配置成接收第二跟踪输入信号并且生成所述第二跟踪信号。
在该电路中，所述电路进一步包括存储单元的第三集合和存储单元的第四集合；所述存储单元的第一集合中的存储单元的数量等于所述存储单元的第三集合中的存储单元的数量；以及所述存储单元的第二集合中的存储单元的数量等于或大于所述存储单元的第四集合中的存储单元的数量。
在该电路中，所述存储单元的第二集合中的所述存储单元的数量是所述存储单元的第四集合中的所述存储单元的数量的两倍。
在该电路中，所述电路被配置成基于写时钟信号生成所述第二跟踪信号的第一边沿；基于所述写定时控制信号生成所述第二跟踪信号的第二边沿；基于所述写时钟信号生成所述第一跟踪信号的第一边沿；以及基于所述第二跟踪信号的第二边沿生成所述第一跟踪信号的第二边沿。
在该电路中，所述电路被配置成基于写时钟信号生成要被写入的存储单元的单元控制信号的第一边沿；基于所述写时钟信号生成所述要被写入的存储单元的单元数据信号的第一边沿；基于所述写定时控制信号的第一边沿生成所述要被写入的存储单元的所述单元控制信号的第二边沿；基于所述写定时控制信号的第一边沿生成所述第二跟踪信号的第二边沿；以及基于所述第二跟踪信号的第二边沿生成所述要被写入的存储单元的所述单元数据信号的第二边沿。
附图说明
在以下附图和说明中阐述本公开内容的一个或多个实施例的具体细节。结合说明书、附图和权利要求其他特征和优点将显而易见。
图1A是根据一些实施例的内存宏的示图。
图1B是根据一些实施例的示出写入存储单元的电路的示图。
图2A是根据一些实施例的写位线(WBL)跟踪电路的示图。
图2B是根据一些实施例的写字线(WWL)跟踪电路的示图。
图2C是根据一些实施例的选择电路的示图。
图3是根据一些实施例的存储单元的示图。
图4A是根据一些实施例的示出通过写位线跟踪信号影响的重置信号的波形图。
图4B是根据一些实施例的示出通过写字线跟踪信号影响的重置信号的波形图。
图4C是示出要写入的存储单元的多个写信号的关系的波形图。
图5是根据一些实施例的示出图2A、图2B、图2C和图3的电路的操作的方法的流程图。
多幅附图中的相同参考符号指定相同元件。
具体实施方式
以下使用特定语言公开了附图所示的实施例或实例。然而，应该理解，实施例和实例并不旨在进行限定。预期所公开的实施例中的任何更改和修改、以及本文所公开的原理的任何进一步应用，因为本领域普通技术人员通常会发生这种情况。
一些实施例具有以下特征和/或优点中的一个或组合。多个实施例中的写信号跟踪方案跟踪SRAM宏中的静态随机存取存储器(SRAM)的写定时。跟踪定时随着SRAM宏的不同结构自动改变，并且因此用于不同结构。跟踪方案覆盖内存宏的写位线和写字线方向上的最差情况下的写定时。
内存宏
图1A是根据一些实施例的静态随机存储区存储器(SRAM)宏100的结构图。在本文中，“上升”指的是从低逻辑值到高逻辑值的转换。“下降”是指从高逻辑值到低逻辑值的转换。
内存宏100是对称的。例如，参考解码器112、局部控制电路(LCTRL)114以及全局控制电路(GCTRL)110，左侧的电路元件类似于内存宏100的右侧的电路元件。例如，内存宏100包括两个存储器阵列，左侧的一个和右侧的一个。为了说明，右侧的一个存储器阵列被标记为具有宽度X和高度Y的存储器阵列138。
内存宏100包括多个内存段104。为了说明，示出两个内存段104。不同数量的内存段104在多个实施例的范围内。每段104都包括四个内存条102、左边的两个内存条和右边的两个内存条。在内存宏100的左侧和右侧中的每一侧，两个内存条102共享多个局部输入-输出电路(LIO)106行。内存条102中的存储单元布置为多行和多列。结果，内存段104和内存阵列138中的存储单元也布置为多行和多列。以下参考图3描述存储单元，并且被标记为122。内存段的不同结构在多种实施例的范围内。
地址解码器112提供用于读取或写入操作要访问的存储单元的X地址或行地址。LCTRL114控制LIO106。全局输入-输出(GIO)电路116在存储单元和内存宏100外部的其他电路之间传送数据。GCTRL110提供预解码地址、时钟以及用于内存宏100的其他信号。GCTRL110还控制存储单元和内存宏100外部的电路之间的数据传送。
内存宏100包括写位线(WBL)跟踪电路140和写字线(WWL)跟踪电路150，分别参考图2A和图2B进行详细说明。为了说明，在内存宏100的右侧示出了WBL跟踪电路140和WWL跟踪电路150。本公开内容的多个实施例不仅限于WBL跟踪电路140和/或WWL跟踪电路150的位置。
从内存宏100的外部接收写时钟信号WCLK，该写时钟信号WCLK用于激活要写入存储单元的多个写信号，并且激活WBL跟踪电路140和WWL跟踪电路150中的跟踪信号。
写入存储单元
图1B是根据一些实施例的电路139的示图。电路139用于示出要写入存储单元122-1的数据。
在一些实施例中，存储器阵列138行中的存储单元122连接至写字线，而列中的存储单元122连接至一对写位线。为了说明，如图1B所示，存储单元122-1位于行R1和列C1中。而且，存储单元122-1连接至具有信号WWLCell的写字线和具有相应信号WBLCell和WBLBCell的一对写位线。为了简单起见，未示出连接至存储单元122(除了列C1中的存储单元122-1以外)的字线。类似地，未示出连接至存储单元122(除了行R1中的存储单元122-1以外)该对位线。在一些实施例中，列C1包括扩大图1A中的存储器阵列138的高度Y的存储单元122，而行R1包括扩大存储器阵列138的宽度X的存储单元122。
在存储单元的写入操作中，相应写字线被激活并且使用一条相应写位线。例如，在存储单元122-1的写入操作中，基于图1A中的时钟信号WCLK的上升沿，激活写字线(WWL)驱动器128以反转信号WWLIn，从而生成信号WWLCell。换句话说，激活信号WWLCell。与节点NWLA处的信号WWLCell相比，存储单元122-1处的信号WWLCell的时间延迟约为存储器阵列138中的一条写字线的时间延迟。本领域普通技术人员将认识到，行R1中的存储单元122处的信号WWLCell的时间延迟至多是一条写字线的时间延迟。换句话说，与行R1中的其他存储单元122处的信号WWLCell的时间延迟相比，存储单元122-1处的信号WWLCell的时间延迟是最长时间延迟。
还为了说明起见，在存储单元122-1的写入操作中使用写位线上的信号WBLCell(与另一条写位线上的信号WBLBCell)。在一些实施例中，在写入存储单元122-1之前，将信号WBLCell和WBLBCell预充电至高逻辑值。信号WBLIn被施加有高逻辑值。在时钟信号WCLK的上升沿之后，WBL驱动器155被激活以反转信号WBLIn。结果，在WBL驱动器155的输出处的信号为逻辑低电平。WBL驱动器155的输出连接至晶体管160的源极。因此，晶体管160的漏极处的信号WBLCell被拉至在晶体管160的源极处低逻辑值。与节点NBLA处的信号WBLCell相比，存储单元122-1处的信号WBLCell的时间延迟约为存储器阵列138的一条写位线的时间延迟，并且与列C1中的其他存储单元122处的信号WBLCell的时间延迟相比，存储单元122-1处的信号WBLCell的时间延迟是最长时间延迟。实际上，列C1中的存储单元122处的信号WBLCell的时间延迟至多为存储器阵列138的一条写位线的时间延迟。
晶体管170、WBLB驱动器165和信号WBLBIn关于信号WBLBCell的操作类似于晶体管160、WBL驱动器155和信号WBLIn关于信号WBLCell的操作，并且是本领域普通技术人员认可的。
在具有信号WWLCell的写字线的一端处的存储单元122-1用于示出信号WWLCell的最差情况下的时间延迟。类似地，在具有相应信号WBLCell和WBLBCell的一对写位线的一端处的存储单元122-1用于示出信号WBLCell的最差情况下的时间延迟。写入行R1和/或列C1的不同位置中的另一个存储单元122类似，并且是本领域普通技术人员认可的。
WBL跟踪电路
图2A是根据一些实施例的图1中的WBL跟踪电路140的示图。WBL跟踪电路140用于生成覆盖用于列(诸如图1B中的列C1)中的存储单元122的最差写入条件的写信号。列TkC1包括与列C1相同数量的存储单元122。
WBL跟踪电路140包括来自扩大存储器阵列138的高度Y的存储单元122列(诸如列C1)的多个存储单元122。WBL跟踪电路140中的多个存储单元122来自内存宏100的多段104。每个存储单元122都连接至一对跟踪写位线WBLTk和WBLBTk。写位线WBLTk和WBLBTk连接在一起。跟踪写位线WBLTk或WBLBTk类似于具有信号WBLCell或信号WBLBCell的写位线。
节点NTkB处的跟踪信号WBLTracking是信号WBLTracking通过写入驱动器205、晶体管210、写位线WBLTk以及写位线WBLBTk的结果。近似地，节点NTkB处的信号WBLTracking通过两条写位线WBLTk和WBLBTk。换句话说，跟踪信号WBLTracking是通过两条写位线的时间延迟所延迟的节点NTkA处的信号。节点NTkA连接至晶体管210的漏极。
跟踪WBL驱动器205基于信号WBLTrackingIn控制信号WBLTracking。在一些实施例中，在写入之前，将位线WBLTk和WBLBTk预充电至高逻辑值。在时钟信号WCLK的上升沿之后，跟踪WBL驱动器205被激活以反转信号WBLTrackingIn。结果，当信号WBLTrackingIn从低逻辑值转换为高逻辑值时，跟踪WBL驱动器205的输出从高逻辑值转换到低逻辑值。驱动器205的输出连接至NMOS晶体管210的源极。实际上，在NMOS晶体管210的漏极的节点NTkA处的信号WBLTracking从高逻辑值拉到NMOS晶体管210的源极处的低逻辑值。在一些实施例中，信号WBLTrackingIn和图1B中的信号WBLIn基于时钟信号WCLK的上升沿同时被激活，其中，时钟信号WCLK的上升沿激活相应跟踪WBL驱动器205和图1B中的WBL驱动器155。结果，同时下拉信号WBLCell和信号WBLTracking。在节点NTkB处的信号WBLTracking比图1B的列C1中的任何存储单元122处的信号WBLCell延迟更多。结果，当节点NTkB处的信号WBLTracking用于生成图2C中的信号WriteReset时，对于写位线，信号WBLTracking覆盖一列存储器阵列138(诸如图1B的列C1)中的最差条件的写定时。
在多个实施例中，在图1B中，具有信号WBLCell的写位线的电阻和具有信号WBLBCell的写位线的电阻相同。类似地，跟踪写位线WBLTk的电阻和跟踪写位线WBLBTk的电阻相同。而且，具有信号WBLCell的写位线的电容和具有信号WBLBCell的写位线的电容相同。跟踪写位线WBLTk的电容和跟踪写位线WBLBTk的电容也相同。
为了说明，R是具有信号WBLCell或WBLBCell的写位线的电阻，并且C是该写位线的电容。结果，节点NTkB处的信号WBLTracking所经过的电阻是2R，这是因为信号WBLTracking通过写位线WBLTk和写位线WBLBTk。类似地，由节点NTkB处的信号WBLTracking所产生的电容是2C。如果τ是具有信号WBLCell的写位线的时间常数，则τ＝RC。如果τ′是通过节点NTkB处的信号WBLTracking所经过的时间常数，则τ′＝2R*2C＝4RC＝4τ。
在一些实施例中，信号WBLCell的电压从工作电压VDD的高逻辑值下降到工作电压VDD的约一半以转换至低逻辑值花费一个τ。而且，降至工作电压VDD的约5％花费约3τ。另一方面，节点NTkB处的信号WBLTracking从工作电压VDD的高逻辑值降低到工作电压VDD的约一半，以转换至低逻辑值花费4τ。结果，在一些实施例中，当节点NTkB处的信号WBLTracking从高逻辑值转换至低逻辑值时，信号WBLCell已经达到约少于工作电压VDD的5％的其低逻辑值。换句话说，当节点NTkB处的信号WBLTracking用于生成信号WriteReset时，关于写位线，信号WriteReset覆盖用于最差情况下的存储单元的写定时。
WWL跟踪电路
图2B是根据一些实施例的写字线(WWL)跟踪电路150的示图。WWL跟踪电路150用于生成覆盖用于行(诸如图1B中的行R1)中的存储单元的最差情况写入位置的信号。例如，在图1A中的时钟信号WCLK的上升沿之后，跟踪WWL驱动器228被激活以反转信号WWLTrackingIn。结果，在连接至写字线TkWWL1的写字线TkWWL2上生成信号WWLTracking。
如图所示，WWL跟踪电路150包括存储器阵列138的两行存储单元122，诸如，行TkR1和行TkR2。TkR1和TkR2中的每一行都包括扩大存储器阵列138的宽度X的存储单元122，并且具有与图1B中的行R1相同数量的存储单元122。跟踪写字线TkWWL1连接至行TkR1中的存储单元122，而跟踪写字线TkWWL2连接至行TkR2中的存储单元122。跟踪写字线TkWWL1和TkWWL2连接在一起。
在一些实施例中，内存宏100中的写字线的时间延迟相同。实际上，具有图1B中的信号WWLCell的写字线和写字线WWL1和WWL2的时间延迟相同。
节点NWLTkB处的信号WWLTracking是通过跟踪WWL驱动器228、跟踪写字线WWL1和WWL2的信号WWLTrackingIn。近似地，节点NWLTkB处的信号WWLTracking经过两条写字线的时间延迟。换句话说，节点NWLTkB处的信号WWLTracking是通过两条写字线所延迟的节点NWLTkA处的信号WWLTracking。节点NWLTkB处的信号WWLTracking经历的时间延迟大于图1B中的行R1上的任何存储器122处的信号WWLCell经历的时间延迟。结果，当节点NWLTkB处的信号WWLTracking用于生成信号WriteReset时，信号WWLTracking覆盖一行存储器阵列138(诸如图1B中的行R1)中的存储单元的最差写入位置。
在一些实施例中，行TkR1和/或TkR2中的存储单元122是图2A中的列TkC1的一部分。在一些其他实施例中，行TkR1和/或TkR2中的存储单元不是列TkC1的一部分。
为了说明，在WWL跟踪电路150中使用在两行TkR1和TkR2中的存储单元122。连接至具有不同长度的写字线的不同数量的存储单元122在多个实施例的范围内。例如，在一些实施例中，在WWL跟踪电路150中使用的存储单元122的数量至少是一行中的存储单元122的数量。在这样的情况下，跟踪写字线的长度至少是一行存储器阵列138中的写字线的长度。对于另一个实例，在WWL跟踪电路150中使用诸如行TkR1或TkR2的一行，而不是两行TkR1和TkR2。对于另一个实例，使用行TkR1和行TkR2中的每一行的存储单元122的一半和每一行中的写字线的一半。在这种情况下，WWL跟踪电路150中的存储单元122的数量与一行存储器阵列138中的存储单元122的数量相同。而且，跟踪写字线的长度与存储器阵列138的写字线的长度相同。
重置信号生成电路
图2C是根据一些实施例的用于基于图2A中的节点NTkB处的信号WBLTracking和图2B中的节点NWLTkB处的信号WWLTracking生成重置信号WriteReset的电路200C的示图。信号WriteReset通常称为写定时控制信号。为了简单起见，除非另外指出，节点NTkB处的信号WBLTracking和节点NWLTkB处的信号WWLTracking分别被称为信号WBLTracking和信号WWLTracking。
倒相器275反转信号WWLTracking以生成信号WWLTrackingB。
NOR门280接收信号WWLTrackingB和WBLTracking作为输入，并且提供重置信号WriteReset作为输出。在一些实施例中，当信号WWLTracking从低逻辑值转换到高逻辑值，并且信号WBLTracking从高逻辑值转换到低逻辑值时，或者实际上，当信号WWLTrackingB和WBLTracking都从高逻辑值转换到低逻辑值时，可应用电路200C。结果，当信号WWLTrackingB和WBLTracking都为逻辑低电平时，信号WriteReset在逻辑上为逻辑高电平。实际上，信号WriteReset通过两个信号WWLTracking和WBLTracking中的较低信号被激活或翻转为逻辑高电平。例如，当信号WWLTracking从低逻辑值转换到高逻辑值时，信号WWLTrackingB和WBLTracking从高逻辑值转换到低逻辑值。如果信号WWLTracking和信号WWLTrackingB比信号WBLTracking慢，则信号WriteReset不翻转到逻辑高电平，直到信号WWLTracking到达将为逻辑高的跳变点，并且信号WWLTrackingB到达将为逻辑低的跳变点。如果信号WBLTracking比信号WWLTracking和信号WWLTrackingB慢，则信号WriteReset不翻转到逻辑高，直到信号WBLTracking到达将为逻辑低的跳变点。
跟踪写字线WWLTracking覆盖在存储器阵列138的X方向上的存储单元122的最差写入位置。跟踪写位线WBLTracking覆盖存储器阵列138的Y方向上的存储单元的最差写入位置。换句话说，信号WriteReset覆盖存储器阵列138的宽度X和高度Y的最差情况下的时间延迟。结果，不管宽度X和高度Y之间的相对尺寸如何，多个实施例中的跟踪机构用于存储器阵列138的不同结构。例如，当存储器阵列138的高度Y大于存储器阵列138的宽度X时，信号WBLTracking比信号WWLTracking慢。结果，信号WriteReset通过信号WBLTracking确定。与此相反，当存储器阵列138的宽度X大于存储器阵列138的高度Y时，信号WWLTracking比信号WBLTracking慢。结果，信号WriteReset通过信号WWLTracking确定。
图2C用于说明。选择信号WWLTracking和WBLTracking中的较慢信号以生成信号WriteReset的其他机构在多个实施例的范围内。
存储单元
图3是根据一些实施例的存储单元122的电路图。存储单元122包括两个P型金属氧化物半导体(PMOS)晶体管P1和P2以及六个N型金属氧化物半导体(NMOS)晶体管N1、N2、N3、N4、N5和N6。如本领域普通技术人员所认可的，晶体管N5和N6、读字线RWL和RBL形成读取端口，以访问节点ND和NBD中的数据。
在一些实施例中，多个存储单元122布置在存储器阵列138的行和列中，诸如，图1B中的行R1和列C1。还在写跟踪电路中使用多个存储单元122，诸如，分别在图2A和图2B中的WBL跟踪电路140和WWL跟踪电路150。
写字线WWL连接至多个存储单元122的晶体管N3和N4的每个栅极，以形成一行存储单元。例如，在图1B中，第一写字线WWL连接至行R1中的多个存储单元122的晶体管N3和N4的栅极。从而，第一写字线WWL携带信号WWLCell。在图2B中，第二写字线WWL被指定为跟踪写字线TkWWL1，并且连接至行TkR1中的多个存储单元的晶体管N3和N4的栅极。类似地，第三写字线WWL被指定为写字线TkWWL2，并且连接至行R2的多个存储单元的晶体管N3和N4的栅极。写字线WWL通常称为写控制线。
晶体管N3和N4中的每一个的漏极分别连接至一对写位线WBL和WBLB。写位线WBL和WBLB连接至多个存储单元122的晶体管N3和N4的每个漏极以形成一列。例如，在图1B中，第一写位线WBL被用作携带信号WBLCell的写位线，并且连接至列C1中的多个存储单元122的每个晶体管N3的漏极。类似地，第一写位线WBLB被指定为携带信号WBLBCell的写位线，并且连接至列C1中的多个存储单元122的每个晶体管N4的漏极。在图2A中，第二写位线WBL被指定为写位线WBLTk，并且连接至列TkC1中的多个存储单元122的每个晶体管N3的漏极。类似地，第二写位线WBLB被指定为写位线WBLBTk，并且连接至列TkC1中的多个存储单元122的每个晶体管N4的漏极。写位线WBL和WBLB通常称为写数据线。
在用于存储单元122的写入操作中，写字线WWL被激活。要写入存储单元122的逻辑值位于写字线WBL和WBLB上，然后将该逻辑值分别传送并且存储在晶体管N3和N4的源极处的节点ND和NDB处。
为了说明，图1B中的存储单元122-1的节点ND存储高逻辑值，并且低逻辑值要写入存储单元122-1的节点ND。在写入之前，将信号WBLCell预充电至高逻辑值。WWL驱动器128反转信号WWLIn的低逻辑值，以激活具有信号WWLCell的写字线。存储单元122-1的晶体管N3导通。同时，WBL驱动器155反转信号WBLIn的逻辑高值，以在WBL驱动器155的输出处生成低逻辑值。信号WBLCell在晶体管160的源极处被拉至低逻辑值。结果，信号WBLCell的低逻辑值被传送至节点ND。换句话说，节点ND被写入有低逻辑值。对关于晶体管N4的写入节点NDB以及写位线WBLB的操作类似，并且是本领域普通技术人员认可的。
在WBL跟踪电路140中，类似于信号WBLCell从高逻辑值被拉至低逻辑值，跟踪信号WBLTracking从高逻辑值被拉至低逻辑值。例如，在写入之前，连接至WBLBTk的写位线WBLTk被预充电至高逻辑值。在时钟信号WCLK的上升沿之后，跟踪WBL驱动器205被激活，以将信号WBLTrackingIn的高逻辑值反转为低逻辑值。写位线WBLTk(和WBLBTk)上的信号WBLTracking在晶体管210的源极处被拉至低逻辑值。在一些实施例中，跟踪电路140中的存储单元122的写字线WWL接地或连接至电压VSS。结果，跟踪电路140中的存储单元122的数据不改变。
示例性波形
图4A是示出根据一些实施例的多种信号之间的关系的波形图，其中，图2C中的信号WriteReset通过信号WBLTracking确定。在该说明中，信号WBLTracking比信号WWLTracking慢。
在时间t05处，写时钟信号WCLK的上升沿导致跟踪WWL驱动器228和跟踪WBL驱动器205被激活，从而依次导致信号WWLTracking上升和信号WBLTracking下降。由于信号WBLTracking慢于信号WWLTracking，所以通过电路200C的操作，信号WBLTracking的下降沿导致信号WriteReset上升。
信号WriteReset的上升沿导致信号WWLTracking下降，从而导致信号WBLTracking上升，以及信号WriteReset下降。
图4B是根据一些实施例的示出信号WriteReset通过信号WWLTracking确定的波形图。在该说明中，信号WWLTracking慢于信号WBLTracking。
在时间t10处，写时钟信号WCLK的上升沿导致跟踪WWL驱动器228和跟踪WBL驱动器205被激活，从而依次导致信号WWLTracking上升和信号WBLTracking下降。由于信号WWLTracking慢于信号WBLTracking，所以信号WWLTracking的下降沿导致信号WriteReset上升。
与图4A的情况类似，信号WriteReset的上升沿导致信号WWLTracking下降，从而导致信号WBLTracking升高和信号WriteReset下降。
图4C是根据一些实施例的示出在写入图1B中的存储单元122-1中使用的多种信号的关系的波形图。参考图4A说明以下例证，但是可等效地应用于图4B，并且是本领域普通技术人员认可的。例如，在图4C中，信号WriteReset是图4A或图4B中的信号WriteReset。对于另一个实例，当信号WBLTracking慢于信号WWLTracking时，图4A中的信号WriteReset是图4C中的信号WriteReset。与此相反，当信号WWLTracking慢于信号WBLTracking时，图4B中的信号WriteReset是图4C中的信号WriteReset。类似地，图4C中的信号WWLTracking是图4A或图4B中的信号WWLTracking。例如，当信号WBLTracking慢于信号WWLTracking时，图4A中的信号WWLTracking是图4C中的信号WWLTracking。与此相反，当信号WWLTracking慢于信号WBLTracking时，图4B中的信号WWLTracking是图4C中的信号WWLTracking。与图4A中的时间t05或图4B中的时间t10同时发生时间t15。
在时间t15处，时钟信号WCLK的上升沿导致图1B中的WWL驱动器128和WBL驱动器155被激活，从而导致信号WWLCell上升并且信号WBLCell下降。
在时间t20处，信号WriteReset的上升沿导致信号WWLCell和信号WWLTracking下降。
在时间t25处，信号WWLTracking的下降沿导致信号WBLCell上升。
在以上说明中，信号WWLCell和WBLCell中的每一个的宽度都足够长，使得信号WBLCell的低逻辑值被传送至图1B中的存储单元122-1的节点ND。实际上，基于以上跟踪电路140和150，指定信号WriteReset，使得信号WWLCell的下降沿和信号WBLCell的上升沿被延迟，以便实现将数据写入到存储器阵列138中的任何存储单元122的写定时。在没有来自跟踪电路140和150的延迟的情况下，由于短写定时，所以导致写入可能失败。
示例性方法
图5是根据一些实施例的示出内存宏100、电路139、电路140以及电路150的操作的方法500的流程图。结果，图1B中的存储单元122-1的节点ND被写入有低逻辑值。
在操作505中，存储器阵列100接收时钟信号WCLK。
在操作510中，时钟信号WCLK的上升沿导致WWL驱动器128、WBL驱动器155、跟踪WBL驱动器205以及跟踪WWL驱动器228被激活。
在操作515中，图1B中的WWL驱动器128导致信号WWLCell上升。图1B中的WBL驱动器155导致信号WBLCell下降。图2A中的跟踪WBL驱动器205导致信号WBLTracking下降，并且图2B中的跟踪WWL驱动器228导致信号WWLTracking上升。
在操作520中，电路200C基于信号WWLTracking的上升沿和信号WBLTracking的下降沿生成信号WriteReset的上升沿。
在操作525中，信号WriteReset的上升沿导致信号WWLTracking下降和信号WWLCell下降。
在操作530中，信号WWLTracking的下降沿导致信号WBLTracking上升，信号WriteReset下降，以及信号WBLCell上升。
在以上说明中，在信号WWLCell为逻辑高电平并且信号WBLCell为逻辑低电平的时间期间，信号WBLCell的低逻辑值被传送至图1B中的存储单元122-1的节点ND。实际上，存储单元122-1的节点ND被写入有低逻辑值。
已经描述了多个实施例。然而应该理解，在不脱离本公开内容的精神和范围的情况下可以进行多种修改。例如，被示出为诸如N型或P型金属氧化物半导体(NMOS或PMOS)的特定掺杂物类型的多种晶体管用于说明。本发明内容的实施例不仅限于特定类型。选择用于特定晶体管的不同掺杂物类型在多个实施例的范围内。以上说明中使用的多种信号的低逻辑值或高逻辑值也用于说明。当信号被激活和/或去激活时，多个实施例不限于特定逻辑值。选择不同值在多个实施例的范围内。
在关于方法的一些实施例中，生成在存储器阵列的第一方向上的第一跟踪信号的第一边沿。生成在存储器阵列的第二方向上的第二跟踪信号的第一边沿。基于第一跟踪信号的第一边沿和第二跟踪信号的第一边沿中的较慢边沿生成写定时控制信号的第一边沿。写定时控制信号的第一边沿用于生成第二跟踪信号的第二边沿。
在关于方法的一些实施例中，生成在存储器阵列的第一方向上的第一跟踪信号的第一边沿。生成存储器阵列的第二方向上的第二跟踪信号的第一边沿。基于第一跟踪信号的第一边沿和第二跟踪信号的第一边沿中的较慢边沿生成写定时控制信号的第一边沿。写时钟信号的第一边沿用于同时生成第一跟踪信号的第一边沿、第二跟踪信号的第一边沿、要写入的存储单元的单元控制信号的第一边沿、以及要写入的存储单元的单元数据信号的第一边沿。
在一些实施例中，内存宏中的电路包括第一跟踪电路、第二跟踪电路、以及选择电路。第一跟踪电路被配置成生成内存宏的第一方向上的第一跟踪信号的第一边沿。第二跟踪电路被配置成生成内存宏的第二方向上的第二跟踪信号的第一边沿。选择电路被配置成选择第一跟踪信号的第一边沿和第二跟踪信号的第一边沿之间的较慢边沿，并且生成写定时控制信号的第一边沿。第一跟踪电路包括存储单元的第一集合。第二跟踪电路包括存储单元的第二集合。
以上说明包括示例性步骤，但是不必须按照所说明的顺序实施这些步骤。根据所公开的实施例的精神和范围，在适当情况下，可以添加、替换、改变顺序、和/或删除步骤。

Claims (16)

1.一种方法，包括：
生成存储器阵列的第一方向上的第一跟踪信号的第一边沿；
生成所述存储器阵列的第二方向上的第二跟踪信号的第一边沿；
基于所述第一跟踪信号的第一边沿和所述第二跟踪信号的第一边沿中的较慢边沿生成写定时控制信号的第一边沿，
其中，
所述写定时控制信号的第一边沿用于生成所述第二跟踪信号的第二边沿。
2.根据权利要求1所述的方法，其中，
所述第一跟踪信号通过第一跟踪数据线和第二跟踪数据线进行传输；
所述第一跟踪数据线和所述第二跟踪数据线连接在一起；以及
所述第一跟踪数据线和所述第二跟踪数据线中的每一条都连接至所述存储器阵列的存储单元的第一集合。
3.根据权利要求1所述的方法，其中，
所述第二跟踪信号通过第一跟踪控制线和第二跟踪控制线进行传输；
所述第一跟踪控制线和所述第二跟踪控制线连接在一起；
所述第一跟踪控制线连接至所述存储器阵列的存储单元的第一集合；以及
所述第二跟踪控制线连接至所述存储器阵列的存储单元的第二集合。
4.根据权利要求1所述的方法，其中，
所述第二跟踪信号的第二边沿用于生成所述第一跟踪信号的第二边沿。
5.根据权利要求1所述的方法，其中，
写时钟信号的第一边沿用于同时生成所述第二跟踪信号的第一边沿和要被写入的存储单元的单元控制信号的第一边沿。
6.根据权利要求1所述的方法，其中，
写时钟信号的第一边沿用于同时生成所述第二跟踪信号的第一边沿、要被写入的存储单元的单元控制信号的第一边沿以及所述要被写入的存储单元的单元数据信号的第一边沿；以及
所述写定时控制信号的第一边沿用于生成所述要被写入的存储单元的所述单元数据信号的第二边沿。
7.根据权利要求1所述的方法，其中，
在第一跟踪数据线和第二跟踪数据线上携带所述第一跟踪信号；
所述第一跟踪数据线和所述第二跟踪数据线中的每一条都连接至第一数量的存储单元；
要被写入的存储单元的单元数据线连接至第二数量的存储单元；以及
所述第一数量的存储单元等于所述第二数量的存储单元。
8.根据权利要求1所述的方法，其中，
在第一跟踪控制线上携带所述第二跟踪信号；
所述第一跟踪控制线连接至第一数量的存储单元；
要被写入的存储单元的单元控制线连接至第二数量的存储单元；以及
所述第一数量的存储单元等于或大于所述第二数量的存储单元。
9.一种方法，包括：
生成存储器阵列的第一方向上的第一跟踪信号的第一边沿；
生成所述存储器阵列的第二方向上的第二跟踪信号的第一边沿；
基于所述第一跟踪信号的第一边沿和所述第二跟踪信号的第一边沿中的较慢边沿，生成写定时控制信号的第一边沿，
其中，
写时钟信号的第一边沿用于同时生成所述第一跟踪信号的第一边沿、所述第二跟踪信号的第一边沿、要被写入的存储单元的单元控制信号的第一边沿以及所述要被写入的存储单元的单元数据信号的第一边沿。
10.一种内存宏中的电路，包括：
第一跟踪电路，被配置成生成所述内存宏的第一方向上的第一跟踪信号的第一边沿；
第二跟踪电路，被配置成生成所述内存宏的第二方向上的第二跟踪信号的第一边沿；以及
选择电路，被配置成选择所述第一跟踪信号的第一边沿和所述第二跟踪信号的第一边沿中的较慢边沿，并且生成写定时控制信号的第一边沿，
其中
所述第一跟踪电路包括存储单元的第一集合；以及
所述第二跟踪电路包括存储单元的第二集合。
11.根据权利要求10所述的电路，其中，
所述第一方向是所述内存宏的位线方向；以及
所述第二方向是所述内存宏的字线方向。
12.根据权利要求10所述的电路，其中，
所述第一跟踪电路包括：第一跟踪数据线和第二跟踪数据线，它们连接在一起并且被配置成携带所述第一跟踪信号；
所述存储单元的第一集合的每个存储单元都在每个存储单元的第一节点上连接至所述第一跟踪数据线，并且在每个存储单元的第二节点上连接至所述第二跟踪数据线；以及
所述第二跟踪电路包括：第一跟踪控制线，连接至所述存储单元的第二集合并且被配置成携带所述第二跟踪信号。
13.根据权利要求10所述的电路，其中，
所述第一跟踪电路进一步包括：
第一晶体管，连接至所述第一跟踪数据线的第一端；以及
第一驱动器，连接至该晶体管，并且被配置成接收第一跟踪输入信号并生成所述第一跟踪信号；以及
所述第二跟踪电路进一步包括：
第二驱动器，被配置成接收第二跟踪输入信号并且生成所述第二跟踪信号。
14.根据权利要求10所述的电路，其中，
所述电路进一步包括存储单元的第三集合和存储单元的第四集合；
所述存储单元的第一集合中的存储单元的数量等于所述存储单元的第三集合中的存储单元的数量；以及
所述存储单元的第二集合中的存储单元的数量等于或大于所述存储单元的第四集合中的存储单元的数量。
15.根据权利要求10所述的电路，其中，所述电路被配置成
基于写时钟信号生成所述第二跟踪信号的第一边沿；
基于所述写定时控制信号生成所述第二跟踪信号的第二边沿；
基于所述写时钟信号生成所述第一跟踪信号的第一边沿；以及
基于所述第二跟踪信号的第二边沿生成所述第一跟踪信号的第二边沿。
16.根据权利要求10所述的电路，其中，所述电路被配置成
基于写时钟信号生成要被写入的存储单元的单元控制信号的第一边沿；
基于所述写时钟信号生成所述要被写入的存储单元的单元数据信号的第一边沿；
基于所述写定时控制信号的第一边沿生成所述要被写入的存储单元的所述单元控制信号的第二边沿；
基于所述写定时控制信号的第一边沿生成所述第二跟踪信号的第二边沿；以及
基于所述第二跟踪信号的第二边沿生成所述要被写入的存储单元的所述单元数据信号的第二边沿。
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