JP2007103629A5 - - Google Patents

Claims (20)

1. データを記憶するラッチ部と、前記データを転送する転送部とを具備してなるスタティック型のメモリセルを有し、
   前記ラッチ部および前記転送部は、チャネル部分が絶縁膜から成るBOX層によって基板部分と絶縁されたSOI層を有するトランジスタを含み、
   前記メモリセルからのデータ読み出し動作時において前記BOX層下に設けられたウェル層に供給される電圧は、前記メモリセルへの書き込み時において前記ウェル層に供給される電圧と異なることを特徴とする半導体記憶装置。
2. 請求項１において、
   前記ラッチ部は、接地電位線にそのソース電極が接続された第１の導電型チャネルを有する駆動トランジスタ対と、前記接地線の電位よりも高い電位となる第1の電源線にそのソース電極が接続された第２の導電型チャネルを有する負荷トランジスタ対とを含んで構成され、
   前記転送部は、前記メモリセルにアクセスするためのビット線と情報を保持する記憶ノードとの間に接続された第１の導電型チャネルを有する転送トランジスタ対を含んで構成されていることを特徴とする半導体記憶装置。
3. 請求項２において、
   前記メモリを構成するトランジスタの少なくとも一つは、SOI層が完全に空乏化したFD-SOI構造を有することを特徴とする半導体記憶装置。
4. 請求項２において、
   前記ラッチ部を構成するトランジスタのしきい値電圧を変化させることを特徴とする半導体記憶装置。
5. 請求項２において、
   前記転送部を構成するトランジスタ対のしきい値電圧を変化させることを特徴とする半導体記憶装置。
6. 請求項２において、
   前記メモリセルのデータの書き込み動作時とデータの読み出し動作時に前記BOX層下に設けられた導電層からなるウエル層に適宜電圧を印加するための第２の電源線を有し、
   前記第２の電源線が前記ビット線に並行する方向に設けられていることを特徴とする半導体記憶装置。
7. 請求項２において、
   前記メモリセルのデータの書き込み動作時とデータの読み出し動作時に前記BOX層下に設けられた導電層からなるウエル層に適宜電圧を印加するための第２の電源線を有し、
   前記第２の電源線が前記ビット線に交わる方向に設けられていることを特徴とする半導体記憶装置。
8. 請求項２において、
   前記メモリセルは、書き込み時における前記負荷トランジスタのしきい値電圧が読み出し時のしきい値電圧よりも高い値に制御されることを特徴とする半導体記憶装置。
9. 請求項２において、
   前記メモリセルは、書き込み時における前記転送トランジスタのしきい値電圧が読み出し時のしきい値電圧よりも高い値に制御されることを特徴とする半導体記憶装置。
10. 請求項２において、
    前記メモリセルは、書き込み時における前記駆動トランジスタのしきい値電圧が読み出し時のしきい値電圧よりも低い値に制御されることを特徴とする半導体記憶装置。
11. 請求項６において、
    前記メモリセルは、書き込み時の負荷トランジスタのウエル電位が、読み出し時の前記負荷トランジスタのウエル電位よりも高い電圧に制御されることを特徴とする半導体記憶装置。
12. 請求項６において、
    前記メモリセルは、書き込み時の転送トランジスタのウエル電位が、読み出し時の前記転送トランジスタのウエル電位よりも低い電圧に制御されることを特徴とする半導体記憶装置。
13. 請求項６において、
    前記メモリセルは、書き込み時の駆動トランジスタのウエル電位が、読み出し時の前記駆動トランジスタのウエル電位よりも低い電圧に制御されることを特徴とする半導体記憶装置。
14. 請求項６において、
    データ保持状態にあるメモリセルへのアクセスがないスタンバイ状態で、
    前記負荷トランジスタのウエル電位は、前記第１の電源線の電位よりも高い電位に制御されることを特徴とする半導体記憶装置。
15. 請求項６において、
    データ保持状態にあるメモリセルへのアクセスがないスタンバイ状態で、
    前記駆動及び転送トランジスタのウエル電位は、接地線の電位よりも低い負の電位に制御されることを特徴とする半導体記憶装置。
16. 半導体基板に形成された導電層からなるウエル層と、前記ウエル層上に形成された絶縁膜からなるBOX層と、前記BOX層上に形成されたソース層、ドレイン層および前記ソース層とドレイン層に挟まれて形成されたチャネル層と、前記チャネル層上にゲート絶縁膜を介して形成されたゲート電極とを有するＳＯＩ型トランジスタを複数備えてなり、スタティック型メモリセルとして機能する半導体記憶装置であって、
    接地電位線にそのソース電極が接続され、前記ＳＯＩ型トランジスタからなる第１の導電型チャネルを有する駆動トランジスタ対と、前記接地線の電位よりも高い電位となる第1の電源線にそのソース電極が接続され、ドレイン電極を介して前記駆動トランジスタと接続された前記ＳＯＩ型トランジスタからなる第２の導電型チャネルを有する負荷トランジスタ対と、
    前記メモリセルにアクセスするためのビット線と情報を保持する記憶ノードとの間に接続され、前記ＳＯＩ型トランジスタからなる第１の導電型チャネルを有する転送トランジスタ対とを有し、
    前記駆動トランジスタ対の一方が形成されているウエル層と、前記転送トランジスタ対の一方が形成さているウエル層とが、共通の第１ウエル層上に設けられ、
    前記負荷トランジスタ対の一方と、前記負荷トランジスタ対の他方とが共通の第２ウエル層上に設けられ、
    前記第１ウエル層と前記第２ウエル層とが互いに電気的に分離されていることを特徴とする半導体記憶装置。
17. 請求項１６において、
    前記負荷トランジスタ対の一方と、前記負荷トランジスタ対の他方とが、異なるウエル層内に形成されていることを特徴とする半導体記憶装置。
18. 複数のトランジスタを含んでなるスタティク型メモリセルが列方向および行方向に配列されてなり、メモリセルアレイとして機能する半導体記憶装置であって、
    前記メモリセルにアクセスするためのビット線を複数有し、
    前記複数のビット線の一つに接続された複数のメモリセルを構成する同一の列内に形成された各々のトランジスタが共通して設けられている第１ウエル層と、
    前記複数のビット線の他の線に接続された複数のメモリセルを構成する同一の列内に形成された各々のトランジスタが共通して設けられた第２ウエル層とを有し、前記第１ウエル層の電位が前記第２ウエル層の電位と異なる電位に制御されることを特徴とする半導体記憶装置。
19. 請求項１８において、
    データを書き込むためにアクセスされたメモリセルが存在する列に接続されたメモリセル内に形成された第２の導電型チャネルを有するトランジスタのウエル電位は、アクセスされるメモリセルが存在しない列に接続されたメモリセル内に形成された第２の導電型チャネルを有するトランジスタのウエル電位よりも低い電位に制御されることを特徴とする半導体記憶装置。
20. 請求項１８において、
    データを書き込むためにアクセスされたメモリセルが存在する列に接続されたメモリセル内に形成された第１の導電型チャネルを有するトランジスタのウエル電位は、アクセスされるメモリセルが存在しない列に接続されたメモリセル内に形成された第１の導電型チャネルを有するトランジスタのウエル電位よりも低い電位に制御されることを特徴とする半導体記憶装置。