CN111309670B - 一种cmos感存算一体电路结构 - Google Patents

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Abstract

本发明公开了一种CMOS感存算一体电路结构。该电路结构包括：CMOS有源相素单元模块、阈值判定电路模块、存算一体电路模块。所述CMOS有源像素单元模块用于将光信号与电信号进行转换；所述阈值判定电路模块用于对像素单元产生的电信号与阈值进行比较判定；所述存算一体电路模块包括：用于存储阈值比较电路输出结果的SRAM存储模块、用于读取SRAM单元存储数据的模块；用于对存储数据进行计算的模块。相比于现有的存算一体化芯片，本发明再将图像传感技术与存算一体芯片融为一体，能极大地提高对于传感数据的运算速度，且集成度高、结构简单、功耗低。

Description

一种CMOS感存算一体电路结构
技术领域
本发明属于图像传感技术与微电子技术领域，具体涉及一种CMOS感存算一体电路结构。
背景技术
当前，AI(Artificial Intelligence人工智能)在产学研各界的共同推动下，已经走出实验室，进入大众生活。但另一方面，人工智能的普及也为芯片性能带来了挑战。从2012年开始，AI训练所用的计算量呈现指数增长，平均每3.43个月便会翻倍，这意味着从2012年到现在，计算量扩大了300,000倍，这已经触碰了传统冯诺依曼架构的天花板。所谓“冯诺依曼瓶颈”，是冯诺依曼架构本身带来的一些限制。冯诺依曼架构最明显特征是将CPU与存储器分开，计算单元是从内存中读取数据，然后再将结果返回到内存。但这种架构在当初构建的时候，是假设CPU和内存速度接近，但后续的发展是CPU的性能提升速度远远超过了内存的性能提升，这就给两者之间制造了一道“内存墙”。
发展到近代，类似脑神经结构的计算存储一体化架构逐渐发展起来，作为一种类似于人脑的模型，它将数据存储单元和计算单元融合为一体，不但减少了数据的搬运，还极大地提高了计算并行度和能效。可以肯定的是，在技术逐渐成熟以及应用需求的同时驱动下，计算存储一体化的芯片及其具体的应用会加速落地。
目前，已有的存算一体化芯片都需要单独外接输入信号，这意味着每一个存算单元都需要引入一个Pad，导致芯片的集成度大幅降低。而如果采用传感电路来作为存算一体化电路的输入信号就可以很好地避免这一问题。在如今各类传感电路中，CMOS图像传感器的应用广、技术成熟、市场需求大，作为存算一体电路的输入信号，能够很好地与存算一体电路的功能融合，从而减少外部Pad的数量，具有运算速度快、集成度高、延迟低、功耗小的优势。
目前已有的存算一体化芯片都需要单独外接输入信号，这意味着每一个存算单元都需要引入一个外接Pad。由于Pad在芯片中所占用的面积成本很高，因此会导致芯片的集成度大幅降低。
发明内容
为了解决现有技术的问题，本发明提供了一种CMOS感存算一体电路结构。
本发明采用的技术方案是：
一种CMOS感存算一体电路结构，其特征在于，包括CMOS有源像素单元模块、阈值判定电路模块、存算一体电路模块；
所述CMOS有源像素单元模块用于感应输入光信号并将其转换为感应电压信号；
所述阈值判定电路模块，耦接到所述CMOS有源像素单元模块的输出端，用于将感应电压信号与设定的阈值电压进行比较，判定像素单元是否感应到足够的光照强度，若是，则将感应电压信号输入到存算一体电路模块，否则不做处理；
所述存算一体电路模块，耦接到所述阈值判定电路的输出端，用于对输入的感应电压信号进行存储以及线性运算。
所述CMOS有源像素单元模块包括一个光电转换电路和一个负反馈放大器电路；光电转换电路由反偏的光电二极管组成，用于感应外界光照强度，将光强转换为感应电流信号，负反馈放大器由三个工作在亚阈区的晶体管组成，用于将感应电流信号转换为感应电压信号。
所述阈值判定电路模块由级联的两个反相器组成。
所述的存算一体电路模块，由SRAM存储模块、读取SRAM存储数据的电路模块、线性运算电路模块构建而成。
所述SRAM存储模块由4个晶体管组成，能存储一位数据，并具有两个互为反相的输入信号BL和BLB。
所述读取SRAM存储数据的电路模块，由2个晶体管串联组成，用于以电流的形式采集所述SRAM存储模块中的数据，并且数据读取过程不会破坏SRAM存储模块中存储的数据。
所述线性运算电路模块分为电流转电压电路和反相放大电路，由两个运算放大器和相应的电阻组成，具体为：
电流转电压电路由第一级运算放大器和反馈电阻、匹配电阻组成，第一级运算放大器的输入端与工作在线性区的晶体管的源极耦接，能够将读取电流信号转换为电压信号；
反相放大电路由第二级运算放大器和输入电阻、反馈电阻和匹配电阻组成，第二级运算放大器输入端与所述第一级运算放大器的输出端耦接，调节输入电阻和反馈电阻的比值，实现对存储数据的线性运算。
本发明的有益效果在于：
对比已有的需要单独外接输入信号的存算一体化电路，利用图像传感电路作为输入信号的存算一体化电路，可以避免因为外接输入信号而引入的Pad，从而大大降低Pad的数量，减小芯片面积，也能够很好地与存算一体电路的功能相适应，从而提高对于传感数据的计算速度，节约运算数据的存储空间，且集成度高、结构简单、功耗低。
附图说明
图1是本发明的CMOS感存算一体电路结构示意图；
图2是本发明的CMOS感存算一体电路结构整体电路图；
图3是CMOS有源像素电路模块示意图；
图4是像素单元中光强与电流变化关系的示意图；
图5是阈值判定电路模块示意图；
图6是阈值判定电路的功能仿真结果示意图；
图7是4管SRAM模块示意图；
图8是4管SRAM模块示意图以及数据读取电路模块示意图；
图9是电流转电压电路模块示意图；
图10是反相放大电路模块示意图；
图11是SRAM存内计算模块示意图；
图12是图7中无数据存入时关键信号的仿真结果示意图；
图13是图7中有数据存入时关键信号的仿真结果示意图；
图14是一种CMOS感存算一体电路结构的工作流程图；
图15是图14中电路模块完整功能仿真结果示意图。
具体实施方式
对现有的CMOS有源像素电路研究时，发现CMOS有源像素都是以大规模像素阵列的形式存在的，即像素阵列、存储单元、运算单元都是独立的电路模块。这种冯诺依曼结构必然导致不同电路模块之间需要单独的数据总线、地址总线和控制总线，以及相应的译码电路、控制电路，这种工作方式运算速度低，产生的功耗也较大。通过采用将图像传感技术、数据存储技术、数据计算技术融于一体的思想，将CMOS有源像素电路与存算一体化芯片相结合，可以在一个像素单元内实现对数据的传感、存储和线性运算，从而得到一比特的模拟运算结果，实现节省存储面积、降低计算功耗和提升计算速度的目的。由这种融合图像传感技术、数据存储技术、数据计算技术于一体的CMOS图像传感器像素电路结构组成的大规模像素阵列，不仅能够进行多数据的传感和存储，还能够实现更复杂的并行运算处理。
本发明在现有技术的基础上提出了一种CMOS感存算一体电路结构，利用该电路结构可以在一个电路单元内同时实现传感、存储、计算的功能。
为使本发明的目的、技术方案和优点更加清楚，下面将结合附图通过具体实施例对本发明进一步地详细说明，应当理解，此处所描述的具体实施例仅用以解释本发明，并不用于限定本发明。
如图1所示，一种CMOS感存算一体电路结构由传感电路模块2和存算一体电路模块7组成；其中，传感电路模块2包括有源像素单元模块3和阈值判定电路模块4，而存算一体电路模块7包括SRAM存储电路模块8，数据读取电路模块10和线性运算电路模块12。电路的工作原理如下：一定强度的光照1被有源像素单元模块3所感应到，产生感应电流16和对应的感应电压5并将感应电压5送到阈值判定电路模块4；在阈值判定电路模块4中对感应电压5进行判定，并将判定结果6和15传输给存算一体电路模块7；存算一体电路模块7中的SRAM存储电路模块8能够将判定结果的数据存储在SRAM中；如果数据读取电路模块10的读取使能信号20(EN)有效，则能够读取到SRAM存储电路模块8所存储的数据9，并将读取结果11以电流11(I)的形式传输给线性运算电路模块12；线性运算电路模块12能够对电流11(I)进行线性运算，得到运算结果13。
如图2所示，是图1中的CMOS感存算一体电路结构的具体电路结构。
如图3所示，CMOS有源像素单元由光电二极管14和三个工作在亚阈值区的晶体管17、18和19组成；一定强度的外界光照1被光电二极管14所感应到，光电二极管14产生感应电流16(Iph)；在电源电压较低的情况下，晶体管M1由外部电压信号Vb偏置在亚阈区，晶体管M2和M3也工作在亚阈区，且3个晶体管构成了负反馈共源放大的组态；将晶体管都偏置亚阈区的目的是工作在亚阈区时，流经晶体管的电流大小与晶体管的栅极电压之间呈指数关系，类似于三极管的电流-电压特性，其表达式为：
I＝I0·exp(K·Vg-Vs/UT)·(1-exp(-Vds/UT))
因此电路能够将感应电流16(Iph)转换成感应电压5，感应电压5的大小V1为：
而Vs的大小为：
该结构使得感应电压5随着感应电流16(Iph)的变化而较快地变化，因此阈值电压判定电路4能够较为准确地判定是否感应到一定强度的光强。
如图4所示，光电二极管14的感应电流16(Iph)与光照强度1的函数关系近似为直线，且感应电流16(Iph)随光照强度1的增加而变大。
如图5所示，阈值判定电路模块4由两个非对称结构的反相器21、22和一个普通反相器41组成，通过设置组成反相器21和22的P/N型晶体管的宽长比可以改变反相器的阈值电压；调节反相器阈值电压与感应电压5相匹配，得到适当的阈值电压，而反相器41是生成与信号6反相的信号15。
如图6所示，阈值判定电路模块4能够判定感应电压5是否达到了阈值电压，如果感应电压5达到了阈值电压则阈值判定电路模块4会输出“1”表明感应到了一定强度的光照，否则输出“0”。
如图7所示，PMOS管M5和NMOS管M7组成的CMOS反相器与PMOS管M4和NMOS管M6组成的CMOS反相器首尾相连，该结构即为经典的SRAM结构，可用于存储1比特数据。要存储数据“1”，则需要信号6(BL)保持高电平VDD，而信号15(BLB)保持低电平VSS；要存储数据“0”，则需要信号6(BL)保持低电平VSS，而信号15(BLB)保持高电平VDD。
如图8所示，数据读取电路模块10由晶体管M8和M9组成；其中晶体管M8的漏极接电源电压，栅极与SRAM的数据信号Q连接，因此晶体管M8可以实时读取SRAM存储数据的情况；而晶体管M9的栅极与读使能信号20(EN)连接，因此读取SRAM存储数据需要读使能信号20(EN)有效；当使能信号20(EN)为无效(低电平)时，不能产生读出电流信号11(I)；当使能信号20为有效，且SRAM存储的数据Q为“1”时，数据读取电路模块10能够产生读出电流11(I)，并传输到线性运算电路模块12。
如图9所示，电阻R1、匹配电阻R11、运算放大器25构成了电流转电压电路模块32；当运算放大器25的低频放大倍数很大时，可以近似认为运算放大器25具有“虚短”、“虚断”的特性，即运算放大器25的反相输入端27的电压也近似为VSS；此时流过反相输入端23的电流为I，设运算放大器25的输出电压29为V2，则可得到V2的大小为：
V2＝-I·R1
如图10所示，电阻R2、电阻R3、匹配电阻R22、运放26构成反相放大电路33；当运算放大器26低频放大倍数很大时，可以近似认为运算放大器26具有“虚短”、“虚断”的特性，即运算放大器26的反相输入端30的电压也近似为VSS；假设运算放大器25的输出电压29为V1＝-I·R1，则可得输出端13电压Vout大小为：
如图11所示，实现的是SRAM存算一体电路模块的构建方案，对应图1中的存算一体电路模块7。
如图12所示，实现的是当SRAM存储电路模块8存储的数据Q是“0”时，输入信号(BL)、输入信号15(BLB)、使能信号20以及输出端13的输出结果示意图；此时SRAM存储电路模块8的输入信号6(BL)为低电平，输入信号15(BLB)为高电平，当使能信号20变为高电平以后，输出端13依然为低电平。
如图13所示，实现的是当SRAM存储电路模块8存储的数据Q是“1”时，信号6(BL)、信号15(BLB)、使能信号20以及输出端13的输出结果示意图；此时SRAM存储电路模块8的输入信号6(BL)为高电平，输入信号15(BLB)为低电平，当使能信号20为低电平时，SRAM存储电路模块8存储的数据无效，故输出端13为低电平；但当使能信号变为高电平以后，能够读取SRAM存储电路模块8存储的数据，且输出端13能够输出运算结果。
如图14所示，是本发明CMOS图像传感器像素电路结构的工作流程，包括：
步骤1，当外界环境中有一定强度的光照1，能够被有源像素单元模块3中的光电二极管14感应；
步骤2，有源像素单元模块3中的光电二极管14感应产生对应的感应电流16(Iph)，工作在亚阈区的晶体管将感应电流16(Iph)再转换成感应电压5；
步骤3，阈值判定电路模块4对感应电压5的大小与阈值电压进行比较：如果感应电压5达到阈值电压，则跳转至步骤8，否则执行步骤4；
步骤4，阈值判定电路模块4输出低电平；
步骤5，SRAM存储电路模块8输入电压信号6(BL)为低电平，电压信号6经反相器41，输入电压信号15(BLB)为高电平；
步骤6，SRAM存入的数据为“0”；
步骤7，因为SRAM存储电路模块8没有存入数据，故电路没有运算输出结果/电路的运算结果恒为0；
步骤8，阈值判定电路模块4输出高电平；
步骤9，SRAM存储电路模块8输入电压信号6(BL)为高电平，电压信号6经反相器41，输入电压信号15(BLB)为低电平；
步骤10，SRAM存入的数据为“1”；
步骤11，如果此时外部输入的读取使能信号20为高电平，则能够产生读取电流信号I，并进一步传输至线性运算电路模块12；
步骤13，在第一级电流转电压电路模块32，将读取电流信号11转换成读取电压信号29；
步骤14，在第二级反相放大电路模块33，将读取电压信号29进行线性运算；
步骤15，输出运算结果。
如图15所示，是融合图像传感技术、数据存储技术、数据计算技术于一体的CMOS图像传感器像素电路结构的仿真结果示意图；外界的光照强度1较低时，此时阈值判定电路模块4判定没有读取到有效数据，SRAM存储电路模块8的输入信号6(BL)为低电平，输入信号15(BLB)为高电平，故SRAM存储电路模块8存储的数据Q是“0”；随着光照强度1逐渐增大，感应电流16(Iph)和感应电压5也线性增大，当感应电压5增大到阈值判定电路模块4的阈值电压时，SRAM存储电路模块8的输入信号6(BL)变为高电平，输入信号15(BLB)变为低电平，故SRAM存储电路模块8存入数据“1”；由于使能信号20一直保持在高电平，故输出端13能立刻进行计算并输出运算结果。

Claims (1)

1.一种CMOS感存算一体电路结构，其特征在于，包括CMOS有源像素单元模块、阈值判定电路模块、存算一体电路模块；
所述CMOS有源像素单元模块用于感应输入光信号并将其转换为感应电压信号；所述CMOS有源像素单元模块包括一个光电转换电路和一个负反馈放大器电路；光电转换电路由反偏的光电二极管组成，用于感应外界光照强度，将光强转换为感应电流信号，负反馈放大器由三个工作在亚阈区的晶体管组成，用于将感应电流信号转换为感应电压信号；
所述阈值判定电路模块，耦接到所述CMOS有源像素单元模块的输出端，用于将感应电压信号与设定的阈值电压进行比较，若感应电压信号大于阈值电压则判定像素单元感应到足够的光照强度，将感应电压信号输入到存算一体电路模块，否则不做处理；所述阈值判定电路模块由级联的两个反相器组成；所述的存算一体电路模块，由SRAM存储模块、读取SRAM存储数据的电路模块、线性运算电路模块构建而成；所述SRAM存储模块由4个晶体管组成，能存储一位数据，并具有两个互为反相的输入信号BL和BLB；所述读取SRAM存储数据的电路模块，由2个晶体管串联组成，用于以电流的形式采集所述SRAM存储模块中的数据，并且数据读取过程不会破坏SRAM存储模块中存储的数据；所述线性运算电路模块分为电流转电压电路和反相放大电路，由两个运算放大器和相应的电阻组成，具体为：电流转电压电路由第一级运算放大器和反馈电阻、匹配电阻组成，第一级运算放大器的输入端与工作在线性区的晶体管的源极耦接，能够将读取电流信号转换为电压信号；反相放大电路由第二级运算放大器和输入电阻、反馈电阻和匹配电阻组成，第二级运算放大器输入端与所述第一级运算放大器的输出端耦接，调节输入电阻和反馈电阻的比值，实现对存储数据的线性运算；
所述存算一体电路模块，耦接到所述阈值判定电路的输出端，用于对输入的感应电压信号进行存储以及线性运算。
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CMOS-integrated memristive non-volatile computing-in-memory for AI edge processors;Wei-Hao Chen等;《Nature Electronics 》;20190826;第2卷;420–428 *
基于忆阻器的感存算一体技术研究进展;李锟 等;《微纳电子与智能制造》;20191231;第1卷(第4期);87-102 *
端侧智能存算一体芯片概述;郭昕婕等;《微纳电子与智能制造》;20190630;第1卷(第2期);72-82 *

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