CN112382324B - 一种亚阈区低功耗存算一体cmos电路结构 - Google Patents

一种亚阈区低功耗存算一体cmos电路结构 Download PDF

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Abstract

本发明属于计算机架构技术领域，具体来说是涉及一种亚阈区低功耗存算一体CMOS电路结构。本发明是MOSFET工作在亚阈区时的电流‑电压指数关系，使单个MOSFEET在不同的源漏电压VDS、栅源电压VGS下，输出不同大小的源漏电流IDsub，从而实现低功耗设计的同时完成源漏电压VDS与栅源电压VGS在电流模式下的加法运算。在6T SRAM的单比特存储模块结构的基础上，增加运算模块用于运算实现，增加读取控制模块用于运算结果的选择性读取。运算模块中有电流模式单管加法器等运算单元结构，根据亚阈区下电流‑电压所具有的指数关系,通过输入特定的Vin使其输出不同大小的电流。相比于传统的SRAM存储单元，在保持单元结构面积小的同时，使得数据在存储的同时可进行运算，实现了存算一体的功能。

Description

一种亚阈区低功耗存算一体CMOS电路结构
技术领域
本发明属于计算机架构技术领域，具体来说是涉及一种亚阈区低功耗存算一体CMOS电路结构。
背景技术
物联网伴随着5G高速通信时代的到来将会得到全面而深刻的发展，而物联网技术所依赖的海量的集成电路硬件设备也将随之被发展。包括传感器、处理器在内的各式各样的硬件设备被安放在生活中的各个角落，其广阔的应用场景和庞大的硬件需求量将为集成电路产业提供无限机遇的同时，也将提出了严峻的挑战。
一方面，目前主流的SoC(System on Chip，片上系统)设计多采用冯诺依曼架构，即计算单元和存储单元相互独立。计算单元根据指令从内存中读取数据，在计算单元中完成计算后其结果再存回内存。由于内存和计算单元之间的独立，在进行频繁的数据传输时，数据传输速度会受到总线带宽的限制，这限制了计算吞吐量。在处理大数据过程中，由于数据量极大，处理数据时频繁访问硬盘这些外存会降低运算速度。因此，在机器学习、人工智能等数据密集型应用场景下，冯诺依曼架构的固有缺陷将限制硬件平台的性能释放，称之为“冯诺依曼瓶颈”。为解决这一难题，关于内存内计算的研究被提上议程。通过把计算功能嵌入到存储单元中，使得存储和计算的过程结合起来的方式，使数据不再需要频繁地在计算单元与存储单元间往来传输，在存储和读取数据的同时就完成了运算，大大减少了计算过程中数据传递的时间和功耗。
另一方面，“万物互联”使得硬件设备逐渐小型化，致使不可能像传统硬件那样频繁地对此类设备充电或更换电池，届时，评价硬件设备的主要标准不再仅仅是“性能至上”，硬件的可靠性、低功耗也将作为重要的评判依据。对于低功耗设计，有功耗计算公式:
其中Pdynamic为动态功耗，S为每个时钟通过整个电路的平均转换次数，CL为门寄生电路，VDD为供电电压，fclk为时钟频率。
由功耗计算公式可知，将芯片供电电压VDD降低至亚阈值区，其功耗会呈平方倍地减少。且就目前的SoC而言，其内部的SRAM存储模块已经占到芯片总面积的70％到80％。减少片内SRAM存储模块的功耗是低功耗设计首要的发力点。如何在保证SRAM存储模块功能正确、运行高速的需求下减小SRAM存储模块的功耗故成为了近年来研究的热点。这其中，亚阈区SRAM的提出在一定程度上解决了这一问题。
Harsh N.Patel、Farah B.Yahya、Benton H.Calhoun等在“Subthreshold SRAM:Challenges,Design Decisions,and Solutions”(University of Virginia)中描述了亚阈区SRAM设计的注意点和现有解决方法，但未提及亚阈区SRAM存储单元的存内计算的设计方法。
目前已有申请号为“201910560843.X”的中国专利公开了基于SRAM存算一体技术，但是其还未提出亚阈区下的低功耗设计，以及利用电路电流模式运算的存算一体电路模块和外围的电流读取、运算电路结构。
目前还没有一种利用亚阈区晶体管特性，能够在单个存储单元内存储数据且能够进行运算的SRAM存储单元结构。
发明内容
为了解决现有技术的存在问题，本发明提出了一种亚阈区低功耗存算一体CMOS电路结构。
本发明的技术方案为：一种亚阈区低功耗存算一体CMOS电路结构，包括存储模块、运算模块和读取控制模块；
所述存储模块用于存储一位的数据，存储模块的输入端接所需存储的数据，并具有写使能端；
所述运算模块的一个输入端接存储模块的输出端，另一个输入端接外部电压，运算单元用于将接收到的存储模块的输入数据与外部电压输入值作亚阈区下电流模式的加法运算，将结果以电流的形式输出；
所述读取控制模块用于接收运算模块的电流输出，并具有读使能输入端，读使能输入端接外部使能信号输入，根据使能输入控制数据的读出。
进一步的，所述运算模块为工作在亚阈区的晶体管，运算单元的输出电流IDsub与栅源电压VGS和源漏电压VDS满足电流模式下的加法关系：
IDsub＝f(VSRAM-nVin-VT)+bias
其中VSRAM是本电路结构中存储模块所存的电压值，VT为MOS管阈值电压，bias为固定的电压偏移；
当外部输入电压Vin＝VDS，存储值电压VSRAM＝VGS，通过设定外部输入电压值，即可实现存储值与外部输入电压值的加法运算。
进一步的，所述存储模块采用6T SRAM结构，该结构采用6个MOSFET构成且能够存储一位数据，包括组成两个CMOS反相器的N型MOSFET和P型MOSFET各两个，两个MOSFET均工作在亚阈区；两个CMOS反相器的输出端各接一个N型MOSFET，分别用于接收写使能信号和数据输入信号，且两个数据输入信号相反，称为正相数据输入和反相数据输入；写使能信号能够用于控制存储模块何时接受输入，当使能端为高时接受输入，存储与正相数据输入端相同的值。
进一步的，所述运算模块为多个，由一个存储模块同时驱动。
进一步的，所述读取控制模块采用单MOSFET传输门结构，外部控制信号接于传输门栅极。
本发明还提出了一种亚阈区低功耗存算一体CMOS电路结构与实现方法，包括：
步骤1，将待存储的数据发送至存储模块的数据输入端，数据存储准备就绪。
步骤2，将存储模块使能，使存储模块存储输入端接收到的数据，完成数据的存储过程。
步骤3，不同Vin代表不同运算数，外部输入特定的电压值，完成不同外部输入数据与所存储数据间的电流模式加法运算。
步骤4，将传输门使能，读取控制模块的输出电流，该电流即是外部输入数据与存储数据的运算结果。
本发明的有益效果为，在能够存储1bit数据的传统SRAM结构的基础上，增加了运算模块、读取控制模块，运算模块计算外部输入数据Vin与内部存储数据VSRAM的电流模式加法，读取控制模块根据外部使能信号控制结果的读取。相比于传统的存储单元，单元中的器件工作在亚阈区使得功耗降低，将存储与运算相结合，实现存算一体，提高运算速度和效率。
附图说明
图1是本发明实施例提供的一种亚阈区低功耗存算一体CMOS电路结构示意图；
图2是图1中所示的存储模块可采用的6T SRAM结构电路示意图；
图3是图1中所示的运算模块与读取控制模块电路示意图；
图4是本发明实施例中MOSFET的VGS-IDS曲线图；
图5是本发明实施例中MOSFET在亚阈区的VDS-IDS曲线图；
图6是本发明实施例中存储值分别为“0”和“1”时，输出电流IDsub与外部输入电压Vin的实际仿真曲线图；
图7是本发明实例的时序图；
图8是一种亚阈区低功耗存算一体CMOS电路结构与实现方法的流程图；
图9是本发明实例所组成的存算一体阵列的电路结构图；
图10是图9所示的存算一体阵列中可采用存储模块、运算模块、读取控制模块的阵列电路示意图；
图11是分组模块化读取模块可采用的电流模式乘法器电路示意图；
图12是应用本发明实例的存算系统电路结构图。
具体实施方式
下面结合附图和实施例，详细描述本发明的技术方案：
实施例
如图1所示，本例包括存储模块、运算模块、读取控制模块；
所述存储模块，耦接到所述存储单元的输入端，能够实现单比特数据输入，并将输入数据存储，以及将存储的数据向输出单元输出；
所述运算模块，耦接到所述存储模块的输出端，用于接收存储模块的存储值，并将存储值与外部电压输入值作亚阈区下电流模式的加法运算，结果以电流的形式输出；
所述读取控制模块，耦接到所述运算模块的输出端，用于接收运算模块的运算结果值，并通过读取控制信号，控制结果的输出。
本例中，所述存储模块是可以存储1bit数据的SRAM结构，为6T SRAM结构；所述6TSRAM结构包括构成两个首尾相连CMOS反相器的两个P型MOSFET和两个N型MOSFET，还包括两个用于接收输入电压的N型MOS管，其中栅极接使能信号，源极接数据输入；
在本实施例中，所述运算模块由单个晶体管构成，且工作在亚阈区。
在本实施例中，所述运算模块用于接收存储模块输出的单比特数据和外部输入数据，运算后并输出不同大小的电流。相比于申请号为“201910560843.X”的中国专利，本发明解决了亚阈区下电路电流模式运算的电路结构问题。
在本实施例中，所述读取控制模块是由单管传输门构成。读取控制单模块用于接收运算模块输出的结果数据和外部控制信号输入，读取控制模块中的传输门具有读使能端，当读使能为高时从传输门输出。
在本实施例中，所述传输门，为单管传输门或双管传输门结构，其中栅极接收读使能信号，漏极输出读取电流。
在本实施例中，所述电路中的供电电压和逻辑高电平取低值，使各MOS管皆工作在亚阈值区，保持整个系统的低功耗。相比于申请号为“201910560843.X”的中国专利，本发明利用亚阈区下的电路特性提出了低功耗存算一体电路的方案。
在图1中，单个亚阈区低功耗存算一体CMOS电路结构包括存储模块、运算模块和读取控制模块，存储模块可存储大小为1bit，以高低电平的形式存储值为‘1’和‘0’的数据。由运算模块读取存储模块中所存储的1bit值将该1bit值与外部输入值作运算，其运算结果以电流形式表示并输出。在使用该单元进行存储及计算时，对于外部输入电压Vin的设定尤为重要，当源漏电压VDS<4VT时，亚阈区电流电压特性方程如下所示：
(其中：/>)
其中，W为MOS管沟道宽度，L为MOS管沟道长度，μn为载流子迁移率，为沟道耗尽层电容，COX为栅氧电容，k为波耳兹曼常数，T为热力学温度，q为电子电荷。整理上式，令可得：
(其中：/>)
在上式中，VGS接于存储模块的数据输出，在存储单元电路中，逻辑“0”或“1”的1bit数据是使MOSFET工作在亚阈区的栅源电压。若存储数据为“0”，即VGS为地电压，则运算模块的MOSFET将不开启，IDsub始终为0；若存储数据“1”，即VGS为使MOSFET工作在亚阈区的栅源电压，VGS为定值且满足Vi(弱反型层形成电压)<VGS<VT，使得上式中第一项实际变为常数项，体现为实际的电流偏移量，即上式可进一步改写为：
常数偏移量可在后续的读取过程中抵消其对输出结果的影响。
现在讨论上式中的第二项，第二项可以实现VGS与VDS电流模式加法的运算功能，其以自然对数为底数的指数项中有VGS-nVDS，通过输入特定选值的电压Vin(VDS)就可以完成理论上Vin与VGS的电流模式相加运算过程。相比于申请号为“201910560843.X”的中国专利，本发明提出了亚阈区下电路电流模式运算的电路解决方案。
结合图1，对图2进行介绍，图2示出了图1所示的一种存储模块电路，6T SRAM单元。其中两个CMOS反相器4-5首尾相连，可存储一比特数据A。两个反相器的输出分别连接在N型MOS管1上，从每个MOSFET的数据输入端3输入待存储的数据，WWL为写入使能信号2，控制MOS管1的导通与关闭。写使能信号2需要同步开启或关闭，数据输入3中的WBL与WBLB也需要同步互为相反，即WBL为所需存储的数据A，WBLB为所存储的数据A的反相数据A’。6为该存储模块的输出端，以高低电平的形式输出1bit数据‘1’或‘0’。
具体的，需要进行存储时，将所需存储的数据A和A’分别准备至WBL与WBLB，再将写使能信号2为高，该储存模块将会储存数据A，储存完成后将写使能信号2为低，完成并保存数据A。
结合图1，对图3进行介绍，图3示出了图1所示的运算模块与读取控制模块电路，运算模块采用单管电流模式加法器结构。在该例中运算模块采用的是工作于亚阈线性区的MOS管203，其Vin端接外部输入电压，提供加法运算的一个加数，202与存储模块的输出相连，提供另一个加数。206为运算模块电流输出端，接于读取控制模块的输入端。在该例中读取控制模块采用单管传输门结构，即MOS管205，MOS管205的SEL端接于外部读取控制信号输入，控制运算结果的读取，207为读取控制模块的输出端，也为本发明的工作在亚阈区的存算一体SRAM存储单元的输出端。
具体的，在存储模块存储的值为‘1’时，MOS管202工作在亚阈线性区，其输出电流IDsub与VGS和VDS满足电流模式下的加法关系，可精简表示为：
IDsub＝f(VSRAM-nVin-VT)+bias
其中VSRAM是本电路结构中存储模块所存的电压值，VT为MOS管阈值电压，bias为固定的电压偏移。
外部输入Vin＝VDS，只要设定特定选值的外部输入值，就可以实现电流模块加法运算。例如设定Vin＝VDS/n就可以实现存储值VSRAM与外部输入值Vin的加法运算。
图4示出了单个N型MOSFET的VGS-IDS关系曲线，随着栅压VGS从零开始的逐渐增大，MOS管依次工作在截止区、亚阈区。在截止区，沟道反型层尚未形成，源漏电流ID为零；在亚阈区，沟道形成弱反型层，此时还未形成强反型层，源漏电流ID与栅压VGS在绝大部分亚阈区内呈指数关系。
图5示出了单管MOSFET在亚阈区下的VDS-IDS关系曲线，当MOS管栅压VGS满足Vi(弱反型层形成电压)<VGS<VT时，MOS管工作在亚阈区，此亚阈区随着源漏电压VDS从零开始的逐渐增加又可细分为亚阈线性区和亚阈饱和区，其经验上的分界点为当VDS<4VT时，MOS管工作在亚阈区线性区，这一区域正是本发明中运算模块中MOS管所工作的区域。
结合图5，对图6进行介绍，图6为实际仿真结果图，图6上部分展示了当存储模块所存储数据VSRAM为“1”时，外部输入Vin与结果电流的仿真结果；图6下部分展示了当存储模块所存储数据VSRAM为“0”时，外部输入Vin与结果电流的仿真结果，经过比对计算，结果与理论相符，本发明方案可行。
图7示出了本发明实例在实际工作中的时序示意图，其工作状态依次分为两个阶段，数据写入阶段和计算读取阶段。在数据写入阶段时，WBL端传入待存数据，WWL为数据存储控制，当WWL置为“1”时，存储模块中存入与WBL相同的数据；在计算读取阶段时，外部输入Vin数据输入后与存储模块所存数据VSRAM进行计算，当读取控制信号SEL置为“1”时，结果数据由RLB输出端输出，这样经历一次完整的写入、计算、读取过程。
图8是本发明提出的一种亚阈区低功耗存算一体CMOS电路结构与实现方法流程图，包括：
S1，待存单比特数据发送至数据输入端，待存储数据就绪。
S2，存储写使能置为有效，存储模块存放数据完毕。
S3，输入代表特定加数的外部电压，完成电流模式加法运算。
S4，将传输门使能，读取控制模块以电流形式输出运算结果，完成计算和读取过程。
图9示出了本发明实例所组成的存算一体阵列的电路结构图，阵列中901所示为本发明实例所提供的亚阈区低功耗存算一体CMOS电路。902是亚阈区低功耗存算一体CMOS电路所组成的阵列电路结构。在实际应用中，运算结果的读取过程可采用分组读取模块，如903所示。此分组读取模块既可以作为阵列电路结构一部分，也可以单独作为用于读取阵列输出的外围电路。
图10是图9所示的存算一体阵列中可采用存储模块、运算模块、读取控制模块的阵列电路示意图，图中以每组包含四个存算一体单元为例，1001为本发明实例的存储模块，其输出分别为Q1、Q2、Q3、Q4，1002为本发明实例的运算模块和读取控制模块，多个1002的读取控制SEL端保证数据读取的同步性，1002的外部输入Vin端接相同值。
图11是分组读取模块可采用的电流模式乘法器电路示意图；图中以每组包含四个存算一体单元为例，1101～1104分别为四个存算一体单元的电流输出Iout0、Iout1、Iout2、Iout3，1105为此电流模式乘法器的电流输出值Iresult，四个n型MOSFET均工作在亚阈饱和区，即满足关系VGS∝lnIDsub，1108节点处电压等于Vgs0，1106节点处电压等于图中Vgs0+Vgs1，1109节点处电压与1106节点处电压相同，1107节点处电压等于1109节点处电压加上Vgs2，即1107节点处电压为Vgs0+Vgs1+Vgs2，1110节点处电压等于Vgs0+Vgs1+Vgs2-Vgs3，所以有：
Iresult∝V节点1110＝Vgs0+Vgs1+Vgs2-Vgs3
其中Iresult为分组读取模块的输出，即所读取的电流结果。式中各电压如图11中所示。
又因为亚阈饱和区下有VGS∝lnIDsub关系且电路中n型MOSFET参数相同，最终得出：
Iresult＝Iout0·Iout1·Iout2÷Iout3
式中各电流如图11中所标注。
从而实现了电流模式的乘法运算，需更进一步说明的是，图11只是展示了一个特定设计，其中的乘法与除法具有等价关系，在具体实施中可根据应用场景组合成适应的读取运算逻辑，完成不同任务。
图12示出了本发明实例的存算系统电路结构图，该存算系统包括但不限于存算单元阵列、行(列)译码器模块、行(列)地址寄存模块、输入输出缓冲器模块、存写/运算/读取控制器模块、时序控制模块。其中行(列)地址寄存模块接收外部读写地址输入；输入输出缓冲器模块接收待存数据输入与Vin运算值输入；存写/运算/读取控制器模块接收存写控制信号、运算控制信号、读取控制信号。整个系统由存写/运算/读取控制器和时序控制控制系统的读写及运算。特别的，由于SEL端与WWL端作用于不同工作阶段，若WWL与SEL所接MOSFET分别为n型与p型MOSFET时，SEL端与WWL端可以共用同一个外部输入端口。特别的，Vin与WBL分别在存写阶段和运算阶段起作用，所以Vin与WBL端也可以共用同一个外部输入端口。

Claims (4)

1.一种亚阈区低功耗存算一体CMOS电路结构，其特征在于，包括存储模块、运算模块和读取控制模块；
所述存储模块用于存储一位的数据，存储模块的输入端接所需存储的数据，并具有写使能端；
所述运算模块的一个输入端接存储模块的输出端，另一个输入端接外部电压，运算单元用于将接收到的存储模块的输入数据与外部电压输入值作亚阈区下电流模式的加法运算，将结果以电流的形式输出；
所述读取控制模块用于接收运算模块的电流输出，并具有读使能输入端，读使能输入端接外部使能信号输入，根据使能输入控制数据的读出；
所述运算模块为工作在亚阈区的晶体管，运算单元的输出电流IDsub与栅源电压VGS和源漏电压VDS满足电流模式下的加法关系：
IDsub＝f(VSRAM-nVin-VT)+bias
其中VSRAM是存储模块所存的电压值，VT为MOS管阈值电压，bias为固定的电压偏移；W为MOS管沟道宽度，L为MOS管沟道长度，μn为载流子迁移率，/>为沟道耗尽层电容，/>k为波耳兹曼常数，T为热力学温度，q为电子电荷；
当外部输入电压Vin＝VDS，存储值电压VSRAM＝VGS，通过设定外部输入电压值，即可实现存储值与外部输入电压值的加法运算。
2.根据权利要求1所述的一种亚阈区低功耗存算一体CMOS电路结构，其特征在于，所述存储模块采用6T SRAM结构，该结构采用6个MOSFET构成且能够存储一位数据，包括组成两个CMOS反相器的N型MOSFET和P型MOSFET各两个，两个MOSFET均工作在亚阈区；两个CMOS反相器的输出端各接一个N型MOSFET，分别用于接收写使能信号和数据输入信号，且两个数据输入信号相反，称为正相数据输入和反相数据输入；写使能信号能够用于控制存储模块何时接受输入，当使能端为高时接受输入，存储与正相数据输入端相同的值。
3.根据权利要求2所述的一种亚阈区低功耗存算一体CMOS电路结构，其特征在于，所述运算模块为多个，由一个存储模块同时驱动。
4.根据权利要求3所述的一种亚阈区低功耗存算一体CMOS电路结构，其特征在于，所述读取控制模块采用单MOSFET传输门结构，外部控制信号接于传输门栅极。
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110750232A (zh) * 2019-10-17 2020-02-04 电子科技大学 一种基于sram的并行乘加装置
CN111309670A (zh) * 2020-02-18 2020-06-19 电子科技大学 一种cmos感存算一体电路结构

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6798688B2 (en) * 2002-11-29 2004-09-28 International Business Machines Corp. Storage array such as a SRAM with reduced power requirements
WO2008074149A1 (en) * 2006-12-21 2008-06-26 Icera Canada ULC Current controlled biasing for current-steering based rf variable gain amplifiers
US9977454B1 (en) * 2015-09-23 2018-05-22 Cadence Design Systems, Inc. Methods and apparatuses for a CMOS-based process insensitive current reference circuit
CN110277121B (zh) * 2019-06-26 2020-11-27 电子科技大学 基于衬底偏置效应的多位存算一体sram及实现方法
CN110534573B (zh) * 2019-08-01 2021-07-16 复旦大学 一种集存算一体的全铁电场效应晶体管
CN111193511A (zh) * 2020-01-13 2020-05-22 电子科技大学 一种应用于基于eFlash存算一体电路的数模混合读取电路的设计

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110750232A (zh) * 2019-10-17 2020-02-04 电子科技大学 一种基于sram的并行乘加装置
CN111309670A (zh) * 2020-02-18 2020-06-19 电子科技大学 一种cmos感存算一体电路结构

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