CN1459863A - 可均一输入输出数据的非易失性半导体存储装置 - Google Patents

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Abstract

半导体存储装置向存储块内的特定的存储单元进行写入动作时，在施加规定期间写入电压后，采用读出放大器电路及比较器进行校验动作。根据校验动作的结果，判断向存储单元的写入不足时，根据存储控制电路的指示再次进行写入动作。此时，存储控制电路调节写入电压。

Description

可均一输入输出数据的非易失性半导体存储装置
技术领域
本发明涉及非易失性半导体存储装置，更具体地说，涉及可多值存储的非易失性半导体存储装置。
背景技术
非易失性半导体存储装置中，快擦写EEPROM的一种即NROM(Nitride Read Only Memory：氮化物只读存储器)型快擦写EEPROM(以下称NROM)备受注目。美国专利第6011725号及5768192号报告了该NROM。
图29是传统的快擦写EEPROM的截面图。
参照图29，快擦写EEPROM包括半导体基片1、漏极区域2、源极区域3、浮置栅极4、绝缘膜5以及控制栅极6。
漏极区域2和源极区域3在半导体基片1的主表面上以规定的间隔形成。浮置栅极4处于半导体基片上，在漏极区域2和源极区域3之间形成。控制栅极6在浮置栅极4上形成。另外，浮置栅极4及控制栅极6的表面用绝缘膜5覆盖。
快擦写EEPROM在浮置栅极4进行电子的积蓄。因而，浮置栅极4用绝缘膜5覆盖。绝缘膜5防止从浮置栅极4泄漏电子。
如上所述传统的快擦写EEPROM中，绝缘膜5的厚度的薄膜化是困难的。这是因为，绝缘膜5如果薄，则从浮置栅极4泄漏电子，结果，写入快擦写EEPROM的数据变得容易清除。因而，快擦写EEPROM的细微化有一定界限。
图30是NROM的存储单元的截面图。
参照图30，NROM包括半导体基片1、2根扩散位线7A及7B、氧化膜8及10、氮化膜9以及控制栅极11。
2根扩散位线7A及7B在半导体基片1的主表面上以规定的间隔形成。氧化膜8处于半导体基片1上，在2根扩散位线之间形成。氮化膜9在氧化膜8上形成。氧化膜10在氮化膜9上形成。控制栅极11在氧化膜10上形成。
NROM可分别在氮化膜9内的存储区域9L及9R积蓄电子。即，NROM通过在一个单元内的2个不同物理位置积蓄电子，可在各单元存储2位的数据。
另外，氮化膜9内部的存储区域9L及9R积蓄的电子不能够在氮化膜9内自由移动，而只限于在各存储区域9L及9R内。这是因为氮化膜9是绝缘膜。
如上所述NROM可容易且廉价地制造。另外，采用NROM的存储单元阵列形成扩散位线和字线正交的构成。此时邻接的存储单元的扩散位线可彼此共用。因而，与传统的快擦写EEPROM比较，可以减小存储单元阵列的面积。
对NROM的写入动作通过注入沟道热电子来进行。另外，NROM内的数据的擦除动作是通过注入由带间隧道效应生成的热空穴来进行。另外，读出时与写入时流过相反方向的电流。因而，从存储区域9L读出时的电子的移动方向与向存储区域9R写入时的电子的移动方向相同。
图31A-31D是表示对NROM型存储单元内的2个存储区域9L、9R进行数据的写入动作及读出动作的图。
参照图31A，存储单元MC是NROM型的存储单元。存储单元MC的栅极与字线WL连接。另外，假定存储单元MC与位线BL0及BL1连接。存储单元MC在位线BL0侧具有存储区域9L，如图31C所示，在位线BL1侧具有存储区域9R。
首先说明向存储区域9L的写入动作。参照图31A，向存储区域9L写入数据时，激活字线WL。另外，位线BL0的电位维持写入电位VCCW，位线BL1的电位维持接地电位GND。结果，写入电流Ifw从位线BL0通过非易失性存储单元MC流入位线BL1。此时向存储区域9L写入数据。
接着，说明存储区域9L的数据的读出动作。参照图31B，读出存储区域9L的数据时，激活字线WL。另外，位线BL0的电位维持接地电位GND，位线BL1的电位维持读出电位VCCR。此时，通过检出读出电流Ifr是否从位线BL1流入位线BL0，读出数据。
如上所述，存储区域9L中，写入动作时的电流方向和读出动作时的电流方向相反。
接着，说明向存储区域9R的写入动作。参照图31C，向存储区域9R写入数据时，激活字线WL。另外，位线BL0的电位维持接地电位GND，位线BL1的电位维持写入电位VCCW。结果，写入电流Irw从位线BL1流入位线BL0。此时，向存储区域9R写入数据。
接着，说明存储区域9R的数据的读出动作。参照图31D，读出存储区域9R的数据时，激活字线WL。另外，位线BL0的电位维持读出电位VCCR，位线BL1的电位维持接地电位GND。此时，通过检出读出电流Irr是否从位线BL0流入位线BL1，读出数据。
如上所述，NROM的写入动作中，若向各扩散位线及控制栅极施加规定的电位，则存储区域9L或9R中可积蓄电子。但是，在写入动作时若施加过多的电位，则发生以下的问题。
(1)若存储单元的阈值上升过高，则在擦除动作时可能无法在指定期间内擦除。这是因为在写入时若过多地施加电位，则会在氮化膜9内积蓄过多的电子。另外，该问题在传统的快擦写EEPROM也会产生。
(2)可能无法实现在各单元存储2位的数据(以下称2位/单元)。即，在NROM中，必须能够与存储区域9L的状态无关地正确读出存储区域9R，与存储区域9R的状态无关地正确读出存储区域9L。
图32A及32B是NROM的读出动作的说明图。另外，图32A及32B中表示存储区域9L积蓄电子、存储区域9R不积蓄电子的情况。
图32A表示正常进行写入动作的NROM，图32B表示写入动作时积蓄过多的电子的NROM。
参照图32A，读出存储区域9R的数据时，向扩散位线7及控制栅极11施加规定的电位。此时，半导体基片1中，耗尽层扩大到范围V。向存储区域9L的写入动作正常时，存储区域9L存储的电子的分布在范围V内。因而，此时存储区域9R的数据可正常读出。
另一方面，在图32B的情况下，向存储区域9R进行读出动作时，耗尽层扩大到范围V。但是，由于向存储区域9L写入时过多地施加了电位，因而电子分布扩大到范围E。读出存储区域9R时，由于超出耗尽层的范围V的电子分布导致阈值上升。结果，可能误认为存储区域9R为编程状态。该问题不发生在采用浮置栅极的传统的快擦写EEPROM中。
(3)写入动作时，存储区域9L及9R积蓄的电子的一部分可积蓄在离开各扩散位线的场所。
图33是写入动作时电子的一部分积蓄在离开各扩散位线的场所时的模式图。
图33中，电子的一部分积蓄在离开扩散位线7A及7B的区域12及13。
在图33所示的场所积蓄电子时，即使施加规定的擦除电压，积蓄的电子也无法全部擦除干净。施加擦除电压时，在发生强电场的区域是控制栅极和各扩散位线的邻近部分，该邻近部分积蓄的电子在擦除时注入空穴，在各区域9L、9R中被全体中和。但是，在图33的区域12及13的场所积蓄电子时，由于该部分的电子积蓄的区域中未施加足够的电场，因而无法注入足够的空穴来中和该区域积蓄的电子。结果，在整个区域12及区域13中也无法中和。从而，擦除后阈值也不下降。结果，NROM的耐受性特性劣化。该问题是由编程时电子无法在电子积蓄层内移动的NROM特有性质所导致的。传统的快擦写EEPROM中，由于电子及空穴可在浮置栅极自由移动，因而不发生该问题。
发明内容
为了解决以上的问题，在写入动作及擦除动作时，必须抑制存储单元的阈值的偏差。即，必须在写入动作时不施加过多的写入电压。
因而，本发明的目的在于提供可抑制存储单元的阈值的偏差的非易失性半导体存储装置。
本发明的非易失性半导体存储装置包括半导体基片、多个存储块、多根字线、多根位线及控制电路。多个存储块包含行列状配置的非易失性的多个存储单元。多根字线与多个存储单元的行方向对应地排列。多根位线与多个存储单元的列方向对应排列。控制电路在写入动作时对多个存储单元进行写入动作。多个存储单元各自包括第1及第2导电区域以及绝缘膜。第1及第2导电区域在半导体基片的主表面形成，与多根位线中对应的位线连接。绝缘膜处于半导体基片上，且在第1导电区域和第2导电区域之间形成，第1导电区域附近具有第1存储区域，第2导电区域附近具有第2存储区域。控制电路向从多个存储单元中选择的存储单元施加1个以上的脉冲电压。
从而，本发明的非易失性半导体存储装置可以对存储单元阶段性地进行写入动作。因而，可防止一次写入而导致向存储单元供给过多的电荷。
本发明的非易失性半导体存储装置包括半导体基片、多个存储块、多根字线、多根位线及控制电路。多个存储决包含行列状配置的非易失性的多个存储单元。多根字线与多个存储单元的行方向对应地排列。多根位线与多个存储单元的列方向对应地排列。控制电路在擦除动作时对多个存储单元进行擦除动作。多个存储单元各自包含第1及第2导电区域以及绝缘膜。第1及第2导电区域在半导体基片的主表面形成，与多根位线中对应的位线连接。绝缘膜处于半导体基片上，且在第1导电区域和第2导电区域之间形成，第1导电区域附近具有第1存储区域，第2导电区域附近具有第2存储区域。控制电路向从多个存储单元中选择的存储单元施加一个以上的脉冲电压。
从而，本发明的非易失性半导体存储装置可以对存储单元阶段性地进行擦除动作。
附图说明
图1是表示本发明实施例1的非易失性半导体存储装置的构成的电路方框图。
图2是表示图1中的存储块的构成的电路图。
图3是表示图1中的位线控制电路21的构成的方框图。
图4是表示图3中的磁芯电路的构成的方框图。
图5是表示图4中的第1列选择器的构成的电路图。
图6是表示图4中的第2列选择器的构成的电路图。
图7是表示图4中的电位控制电路36的构成的电路图。
图8是表示图1中的读出放大器电路2 2的构成的方框图。
图9是表示图8中的读出放大器的构成的电路图。
图10是表示图8中的读出放大器的其他构成的电路图。
图11是表示图1中的行解码器29的构成的方框图。
图12是表示图11中的字驱动器的构成的电路图。
图13是表示图1中的存储控制电路的构成的方框图。
图14是图13中的SHV检测电路的构成的电路图。
图15是表示本发明实施例1的半导体存储装置的写入动作的流程图。
图16是表示本发明实施例1的半导体存储装置的写入动作时的时序图。
图17是表示写入动作时的半导体存储装置的各电路动作的时序图。
图18是表示擦除动作时的半导体存储装置的各电路动作的时序图。
图19是表示本发明实施例2的半导体存储装置的写入动作的流程图。
图20是表示本发明实施例2的半导体存储装置的写入动作时的时序图。
图21是表示写入动作时的半导体存储装置的各电路动作的时序图。
图22是表示本发明实施例3的半导体存储装置的HV检测电路287的构成的电路图。
图23是表示本发明实施例3的半导体存储装置的写入动作时的时序图。
图24是表示本发明实施例4的半导体存储装置的存储控制电路的方框图。
图25是表示实施例4的半导体存储装置的写入动作的流程图。
图26A及26B是表示快擦写EEPROM和NROM的写入动作总次数的耐受性的图。
图27本发明实施例5的半导体存储装置的存储控制电路的构成的方框图。
图28是以多晶硅膜作为电荷积蓄层的NROM的截面图。
图29是传统的快擦写EEPROM的截面图。
图30是NROM的截面图。
图31A到图31D是表示对NROM型存储单元内的2个存储区域9L、9R进行数据的写入动作及读出动作的图。
图32A及图32B是说明NROM的读出动作的图。
图33是表示在写入动作时电子积蓄到离开各扩散位线的场所时的模式图。
具体实施方式
[实施例1]
以下，参照图面详细说明本发明的实施例。另外，图中同一或相当的部分赋予同一符号，不重复其说明。
图1是表示本发明实施例1的非易失性半导体存储装置的构成的电路方框图。
参照图1，非易失性半导体存储装置100包括存储单元阵列20、位线控制电路21、读出放大器电路22、第1多路复用器23、输出缓冲器24、比较器25、第2多路复用器26、输入缓冲器27、存储控制电路28以及行解码器29。
存储单元阵列20包含多个存储块MB[m，n]。这里，m是自然数，表示存储块的行编号。另外n是自然数，表示存储块的列编号。例如，存储块MB[8，64]是位于第8行第64列的存储块。
同一列的存储块MB[m，n]中配置了同一主位线MBL(4n-3)～MBL(4n)。例如，位于第一列的多个存储块MB[m，1]中配置了主位线MBL1～MBL4。
图2表示图1中的存储块的构成的电路图。
存储块MB[m，n]包括多个存储单元MC、多根字线WLk(k是包含0的整数)、N沟道MOS晶体管QN1～QN8、信号线S1～S4、扩散位线BL0～BL7。
多根字线WLk在行方向上排列，扩散位线BL0～BL7在列方向上排列。
多个存储单元是可2位存储的非易失性存储单元，例如MONOS(Metal-Oxide-Nitride-Oxide-Silicon：金属-氧化物-氮化物-氧化物-硅)型存储单元。该MONOS型存储单元的截面构造如图30所示。多个存储单元MC各自与字线WLk和扩散位线BL0～BL7的交点对应地配置。同一行配置的多个存储单元MC串联，其栅极与同一字线WLk连接。各个扩散位线BL0～BL7排列成通过邻接的2个非易失性存储单元MC的连接点。
晶体管QN1连接到扩散位线BL0和主位线MBL(4n-3)之间，其栅极与信号线S1连接。晶体管QN2连接到主位线MBL(4n-3)和扩散位线BL2之间，其栅极与信号线S2连接。晶体管QN5连接到扩散位线BL1和主位线MBL(4n-2)之间，其栅极与信号线S3连接。晶体管QN6连接到主位线MBL(4n-2)和扩散位线BL3之间，其栅极与信号线S4连接。晶体管QN3连接到扩散位线BL4和主位线MBL(4n-1)之间，其栅极与信号线S1连接。晶体管QN4连接到主位线MBL(4n-1)和扩散位线BL6之间，其栅极与信号线S2连接。晶体管QN7连接到扩散位线BL5和主位线MBL(4n)之间，其栅极与信号线S3连接。晶体管QN8连接到主位线MBL(4n)和扩散位线BL7之间，其栅极与信号线S4连接。
信号线S1～S4与存储控制电路28连接，信号线S1发送信号S1，信号线S2发送信号S2，信号线S3发送信号S3，信号线S4发送信号S4。
再回到图1，位线控制电路21是在从存储单元阵列20输出数据时或向存储单元阵列20输入数据时，对多个主位线MBL进行控制的电路。
图3是表示图1中的位线控制电路21的构成的方框图。图3的信号CS0～CS7、信号BS0～BS15以及控制信号RE、PV、PG、EV、ER分别从存储控制电路28输出。
参照图3，位线控制电路21包含8个磁芯电路211～218。所有磁芯电路211～218与信号线φA1～φA4连接。信号线φA1发送信号CS0～CS7。信号线φA2发送信号BS0～BS15。信号线φA3发送内部数据信号DIN0～DIN7。信号线φA4发送存储控制电路28输出的控制信号RE、PV、PG、EV、ER。信号PG是在写入动作时向存储单元施加写入电压时激活的信号。信号PV是在写入动作时进行校验动作时激活的信号。信号ER是擦除动作时激活的信号。另外，信号EV是在擦除动作时进行校验动作时激活的信号。控制信号PG及PV在写入动作时从存储控制电路28输出，控制信号EV及ER在擦除动作时从存储控制电路28输出。控制信号RE是读出动作时激活的信号，从存储控制电路28输出。
磁芯电路211～218各自与32根主位线MBL连接，另外，磁芯电路211～218各自向读出放大器电路22输出信号OUT1。另外，信号OUT1包含信号OUT10～OUT17。磁芯电路211与主位线MBL1～MBL32连接，响应从存储控制电路28输出的信号，向读出放大器电路22输出信号OUT10。磁芯电路212与主位线MBL33～MBL64连接，向读出放大器电路22输出信号OUT11。磁芯电路213与主位线MBL65～MBL96连接，向读出放大器电路22输出信号OUT12。磁芯电路214与主位线MBL97～MBL128连接，向读出放大器电路22输出信号OUT13。磁芯电路215与主位线MBL129～MBL160连接，向读出放大器电路22输出信号OUT14。磁芯电路216与主位线MBL161～MBL192连接，向读出放大器电路22输出信号OUT15。磁芯电路217与主位线MBL193～MBL224连接，向读出放大器电路22输出信号OUT16。磁芯电路218与主位线MBL225～MBL256连接，向读出放大器电路22输出信号OUT17。
图4是表示图3中的磁芯电路的构成方框图。另外，虽然说明了图4中的磁芯电路211，但是其他磁芯电路212～218的构成也与磁芯电路211相同。
参照图4，磁芯电路211包含4个第1列选择器31～34、第2列选择器35及电位控制电路36。
第1列选择器31与8根主位线MBL1～MBL8连接，接受信号CS0～CS7，输出信号EBL0及OBL0。第1列选择器32与8根主位线MBL9～MBL16连接，接受信号CS0～CS7，输出信号EBL1及OBL1。第1列选择器33与8根主位线MBL17～MBL24连接，接受信号CS0～CS7，输出信号EBL2及OBL2。第1列选择器34与8根主位线MBL25～MBL32连接，接受信号CS0～CS7，输出信号EBL3及OBL3。
第2列选择器35接受第1列选择器31～34输出的信号EBL0～EBL3及OBL0～OBL3，响应信号BS0～BS15，输出信号B1及B2。
电位控制电路36接受第2列选择器35输出的信号B1及B2，响应存储控制电路28的指示，向读出放大器电路22输出信号OUT10。
其他磁芯电路212～218的构成也与磁芯电路211相同，因而不重复其说明。
图5是表示图4中的第1列选择器的构成的电路图。
参照图5，第1列选择器31包含多个N沟道MOS晶体管QN30～QN37。
晶体管QN30的栅极输入信号CS0。另外，晶体管QN30连接到主位线MBL1和结点N31之间。晶体管QN31连接到主位线MBL2和结点N30之间，其栅极输入信号CS1。晶体管QN32连接到主位线MBL3和结点N31之间，其栅极输入信号CS2。晶体管QN33连接到主位线MBL4和结点N30之间，其栅极输入信号CS3。晶体管QN34连接到主位线MBL5和结点N31之间，其栅极输入信号CS4。晶体管QN35连接到主位线MBL6和结点N30之间，其栅极输入信号CS5。晶体管QN36连接到主位线MBL7和结点N31之间，其栅极输入信号CS6。晶体管QN37连接到主位线MBL8和结点N30之间，其栅极输入信号CS7。
第1列选择器31响应存储控制电路28输出的信号CS0～CS7，从结点N30输出信号EBL0，从结点N31输出信号OBL0。
其他第1列选择器32～34的构成也与第1列选择器31的构成相同，因而不重复其说明。
图6是表示图4中的第2列选择器的构成的电路图。
参照图6，第2列选择器35包含多个N沟道MOS晶体管QN40～QN47、P沟道MOS晶体管QP40～QP47。晶体管QN40连接到结点N42和结点N40之间，其栅极接受信号BS0。晶体管QP40连接到结点N42和结点N41之间，其栅极接受信号BS1。结点N42接受第1列选择器31输出的信号OBL0。晶体管QN41连接到结点N43和结点N40之间，其栅极接受信号BS2。晶体管QP41连接到结点N43和结点N41之间，其栅极接受信号BS3。结点N43接受第1列选择器31输出的信号EBL0。晶体管QN42连接到结点N44和结点N40之间，其栅极接受信号BS4。晶体管QP42连接到结点N44和结点N41之间，其栅极接受信号BS5。结点N44接受第1列选择器32输出的信号OBL1。晶体管QN43连接到结点N45和结点N40之间，其栅极接受信号BS6。晶体管QP43连接到结点N45和结点N41之间，其栅极接受信号BS7。结点N45接受第1列选择器32输出的信号EBL1。晶体管QN44连接到结点N46和结点N40之间，其栅极接受信号BS8。晶体管QP44连接到结点N46和结点N41之间，其栅极接受信号BS9。结点N46接受第1列选择器33输出的信号OBL2。晶体管QN45连接到结点N47和结点N40之间，其栅极接受信号BS10。晶体管QP45连接到结点N47和结点N41之间，其栅极接受信号BS11。结点N47接受第1列选择器33输出的信号EBL2。晶体管QN48连接到结点N48和结点N40之间，其栅极接受信号BS12。晶体管QP46连接到结点N48和结点N41之间，其栅极接受信号BS13。结点N48接受第1列选择器34输出的信号OBL3。晶体管QN47连接到结点N49和结点N40之间，其栅极接受信号BS14。晶体管QP47连接到结点N49和结点N41之间，其栅极接受信号BS15。结点N49接受第1列选择器34输出的信号EBL3。
第2列选择器35响应存储控制电路28输出的信号BS0～BS15，从结点N40输出信号B1，从结点N41输出信号B2。
图7是表示图4中的电位控制电路36的构成的电路图。
参照图7，电位控制电路36包括开关电路SW1～SW3、反相器IV1、逻辑门L1～L3、N沟道MOS晶体管QN51。
信号线BO通过开关电路SW1与电位SHV结点42连接，通过开关电路SW2与电位HV结点43连接，通过开关电路SW3与输出约2V的电位的电源电位结点40连接。信号线BO接受第2列选择器35输出的信号B2，作为信号OUT1输出。
反相器IV1接受存储控制电路28输出的信号ER，反相后作为信号E8输出。逻辑门L2接受存储控制电路28输出的信号PG和内部数据信号DIN0，将NOR逻辑运算结果作为信号E5输出。
逻辑门L3接受存储控制电路28输出的信号RE、信号PV、信号EV。逻辑门L3在输入的信号RE、信号PV、信号EV全为H电平时，输出L电平的信号E2，在其他情况下，则输出H电平的信号E2。
晶体管QN51连接到信号线BO和接地电位结点41之间，其栅极接受逻辑门L1的输出信号。逻辑门L1接受信号E8、E5、E2，当信号E8、E5、E2全为L电平时输出H电平的信号。逻辑门L1输出的信号为H电平时，晶体管QN51导通，信号线BO的电位维持接地电位。
开关电路SW1包含多个N沟道MOS晶体管QN52～54、56、57、P沟道MOS晶体管QP52～QP57以及反相器IV2。反相器IV2接受信号E8，进行反相并输出。
晶体管QP52和晶体管QN52在电位SHV结点42和接地电位结点41之间串联。另外，晶体管QP53和晶体管QN53在电位SHV结点42和接地电位结点41之间串联。晶体管QP52的栅极与晶体管QN53的漏极连接。另外，晶体管QP53的栅极与晶体管QN52的漏极连接。晶体管QN52的栅极接受反相器IV2的输出信号，晶体管QN53的栅极接受信号E8。晶体管QP54和晶体管QN54在电位SHV结点42和接地电位结点41之间串联。晶体管QP54的栅极与晶体管QN53的漏极连接。另外，晶体管QN54的栅极接受反相器IV2的输出信号。
晶体管QP55和晶体管QN54在结点N50和接地电位结点41之间串联。另外，晶体管QP56和晶体管QN56在结点N50和接地电位结点41之间串联。晶体管QP57和晶体管QN57在结点N50和接地电位结点41之间串联。
晶体管QP55的栅极与晶体管QN56的漏极连接。晶体管QP56的栅极与晶体管QN57的漏极连接。晶体管QP57的栅极与晶体管QN56的漏极连接。晶体管QN56的栅极接受信号E8。另外，晶体管QN57的栅极接受反相器IV2的输出信号。
接着，说明开关电路SW1的动作。
存储控制电路28输出的信号ER为H电平时，开关电路SW1内的晶体管QP53导通，晶体管QP52及QP54截止。另外，晶体管QP56导通，晶体管QP55及QP57截止。结果，电位SHV结点42和信号线B0断开。因而，信号ER为H电平时，开关电路SW1截止。
另一方面，信号ER为L电平时，开关电路SW1内的晶体管QP52及QP54导通，晶体管QP53截止。另外，晶体管QP55及QP57导通，晶体管QP56截止。结果，开关电路SW1导通，电位SHV结点42与信号线BO连接。
其他开关电路SW2及SW3的构成也与开关电路SW1的构成相同，因而不重复其说明。另外，逻辑门L2输出的信号E5为H电平时，开关电路SW2导通。结果，开关电路SW2与电位HV结点43和信号线BO连接。另外，逻辑门L3输出的信号E2为H电平时，开关电路SW3导通。结果，开关电路SW3与读出放大器电路22和信号线BO连接。
另外，第2列选择器35的结点N40与接地电位结点41连接。
图8是表示图1中的读出放大器电路22的构成的方框图。
参照图8，读出放大器电路22包含多个读出放大器221～228。
读出放大器221接受位线控制电路21输出的信号OUT10、存储控制电路28输出的信号RE、信号PV、信号EV，向第1多路复用器23输出信号OUT20。同样，读出放大器222接受信号OUT11、信号RE、PV、EV，输出信号OUT21。读出放大器223接受信号OUT12、信号RE、PV、EV，输出信号OUT22。读出放大器224接受信号OUT13、信号RE、PV、EV，输出信号OUT23。读出放大器225接受信号OUT14、信号RE、PV、EV，输出信号OUT24。读出放大器226接受信号OUT15、信号RE、PV、EV，输出信号OUT25。读出放大器227接受信号OUT16、信号RE、PV、EV，输出信号OUT26。读出放大器228接受信号OUT17、信号RE、PV、EV，输出信号OUT27。
图9是表示图8中的读出放大器的构成的电路图。
参照图9，读出放大器221包含P沟道MOS晶体管QP60～QP66、N沟道MOS晶体管QN61及QN62和反相器IV3。
晶体管QP60和晶体管QP61在电源电位结点60和结点N60之间串联。晶体管QP60的栅极与接地电位结点41连接。另外，晶体管QP61的栅极输入信号RE。晶体管QP62和晶体管QP63在电源电位结点60和结点N60之间串联。晶体管QP62的栅极与接地电位结点41连接，晶体管QP63的栅极输入信号PV。晶体管QP64和晶体管QP65在电源电位结点60和结点N60之间串联。晶体管QP64的栅极与接地电位结点41连接。另外，晶体管QP65的栅极输入信号EV。
晶体管QN62连接到结点N60和N61之间。另外，晶体管QP66和晶体管QN61在电源电位结点60和接地电位结点41之间串联。晶体管QP66的栅极及晶体管QN61的栅极与结点N61连接。晶体管QN62的栅极与晶体管QN61的漏极连接。结点N61输入信号OUT10。
反相器IV3的输入端子与结点N60连接。反相器IV3接受结点N60输出的信号，经反相后作为信号OUT20输出。
如上所述，读出放大器221构成单端型的读出放大器。
接着，说明读出放大器221的动作。
读出放大器221内的晶体管QP60、QP62、QP64的各个电流驱动力中，QP64的电流驱动力最大，其次，QP60的电流驱动力较大，QP62的电流驱动力最小。
在通常的读出动作时，信号RE被激活(L电平)，其他信号PV及EV维持非激活状态。结果，响应晶体管QP60的电流驱动力，决定读出放大器的灵敏度。接着，在写入动作中的校验动作时，信号PV变成激活状态(L电平)，其他信号RE及EV维持非激活状态。结果，结点N60与电流驱动力小的晶体管QP62连接。结果，由存储单元经由晶体管QN62抽出的电流即使很小，结点N60的电位也下降。因而结点N60的电位不会变为反相器IV3的逻辑阈值以下。即，若存储单元的阈值不够高，不能充分抑制由存储单元经由晶体管QN62抽出的电流时，则读出放大器221无法识别「编程」状态。因而，写入动作时，仅仅在进行可靠地写入的情况下，读出放大器221输出L电平的信号OUT20。
另外，擦除动作中的校验动作时，信号EV变成激活状态(L电平)，其他信号RE及PV维持非激活状态(H电平)。结果，结点N60与电流驱动力大的QP64连接。因而，由存储单元经由晶体管QN62抽出的电流即使比较大，结点N60的电位也不下降，不会变成反相器IV3的逻辑阈值以下。即，若存储单元的阈值不够低，不能获得足够的由存储单元经由晶体管QN62抽出的电流时，则无法识别「擦除」状态。结果，在擦除动作时，仅仅在可靠地擦除的情况下，读出放大器221输出H电平的信号OUT20。
如上所述，在写入动作和擦除动作中的校验时，通过变更读出放大器的灵敏度，可以提高读出放大器的可靠性。
另外，图9中说明了读出放大器221，其他读出放大器222～228的构成也与读出放大器221相同，因而不重复说明。
图9中的读出放大器采用单端型，但是读出放大器也可以是其他构成。
图10是表示图8中的读出放大器的其他构成的电路图。
参照图10，读出放大器221包括读出电路61及62、差动放大电路63、参考电位发生电路64。
读出电路61包括P沟道MOS晶体管QP70、QP71和N沟道MOS晶体管QN70～QN72。
晶体管QP70和晶体管QN72在电源电位结点60和结点N72之间串联。晶体管QP70的栅极与接地电位结点41连接。晶体管QP71和晶体管QN70在电源电位结点60和接地电位结点41之间串联。晶体管QP71的栅极和晶体管QN70的栅极共同与结点N72连接。晶体管QN72的栅极与晶体管QN70的漏极连接。读出电路61通过结点N72接受信号OUT10，从晶体管QP70和晶体管QN72的连接点即结点N70输出信号。
晶体管QN71连接到结点N72和接地电位结点41之间，其栅极与电源电位结点60连接。由于晶体管QN71的栅极长，只能流过微小电流。结果，晶体管QN71具有调节结点N70的动作点的作用。
另外，读出电路62的构成也与读出电路61的构成相同，因而不重复其说明。但是，读出电路62不接受信号OUT10，而接受参考电位发生电路64输出的信号φB。
差动放大电路63包括P沟道MOS晶体管QP72、QP73和N沟道MOS晶体管QN73～QN75。
晶体管QP72、晶体管QN73及晶体管QN75在电源电位结点60和接地电位结点41之间串联。另外，晶体管QP73和晶体管QN74在电源电位结点60和晶体管QN75的漏极之间串联。晶体管QP72的栅极与晶体管QP73的栅极连接。另外，晶体管QP73的栅极与二极管连接。因而，晶体管QP72和晶体管QP73构成电流镜像。晶体管QN73的栅极接受读出电路61的输出信号。另外，晶体管QN74的栅极接受读出电路62的输出信号。晶体管QN75的栅极与电源电位结点60连接。晶体管QN75起恒流源的作用。差动放大电路63比较读出电路61的输出信号和读出电路62的输出信号，结果从晶体管QP72和晶体管QN73的连接点即结点N73输出。反相器IV4接受差动放大电路63的输出信号，反相后输出。反相器IV5接受反相器IV4的输出信号，反相后作为信号OUT20输出。
参考电位发生电路64包括晶体管QN79～QN81和参考单元RC1～RC3。
晶体管QN79和参考单元RC1在读出电路62内的结点N72和接地电位结点41之间串联。另外，晶体管QN80和参考单元RC2在读出电流62内的结点N72和接地电位结点41之间串联。而且，晶体管QN81和参考单元RC3在读出电路62内的结点N72和接地电位结点41之间串联。晶体管QN79的栅极输入信号RE。晶体管QN80的栅极输入信号PV。晶体管QN81的栅极输入信号EV。
参考单元RC1～RC3与正常存储单元具有同一构造、材质及尺寸。参考单元RC1～RC3的栅极共同与参考用字线RWL连接。
这里，令参考单元RC2的阈值大于参考单元RC1的阈值，参考单元RC3的阈值小于参考单元RC1的阈值。例如，参考单元RC1的阈值为2.5V时，令参考单元RC2的阈值为3.5V，参考单元RC3的阈值为1.5V。
结果，读出电路62的输出信号的电位在写入动作中的校验时最高，在擦除动作中的校验时最低。因而，在写入动作中，仅仅在进行可靠地写入时信号OUT20变成L电平。另外，在擦除动作中，仅仅在进行可靠地擦除时信号OUT20变成H电平。
根据以上的结果，读出放大器221通过在写入动作和擦除动作中变更其读出放大器的灵敏度，可以更可靠地确认写入状况及擦除状况。
另外，虽然说明了图10中读出放大器221的构成，但是其他读出放大器222～228也与读出放大器221具有同一构成，因而不重复其说明。
图11是说明图1中的行解码器29的构成的方框图。
参照图11，行解码器29包含多个字驱动器WD0～WD255。字驱动器WDq(q是0～255的整数)接受存储控制电路28输出的信号ROWq、信号PG、RE、PV、EV、SHGV、HGV，输出被字线WLq激活的信号。
图12是表示图11中的字驱动器的构成的电路图。
参照图12，字驱动器WD0包括逻辑门L10～L13、开关电路SW4、SW5以及N沟道MOS晶体管QN82。
字线WL0通过开关电路SW4与电位SHGV结点71连接，通过开关电路SW5与电位HGV结点72连接。开关电路SW4及SW5的构成与图7所示开关电路SW1相同，因而不重复其说明。
逻辑门L10接受信号PG和信号ROW0，将信号PG的反相信号和信号ROW0的AND逻辑运算结果作为信号E10输出。信号E10为H电平时，由于开关电路SW4截止，字线WL0和电位SHGV结点71断开。另一方面，信号E10为L电平时，开关电路SW4导通。因而，字线WL0的电位维持电位SHGV。
逻辑门L12接受信号RE、PV、EV。信号RE、PV、EV全为H电平时，逻辑门L12输出L电平的信号。信号RE、PV、EV中只要有一个为L电平的信号时，逻辑门L12输出H电平的信号。逻辑门L13接受逻辑门L12的输出信号和信号ROW0，将AND逻辑运算结果作为信号E4输出。
信号E4为H电平时，开关电路SW5截止。因而，此时，电位HGV结点72和字线WL0断开。另一方面，信号E4为L电平时，开关电路SW5导通。因而，电位HGV结点72和字线WL0连接，字线WL0的电位维持电位HGV。
图13是表示图1中的存储控制电路的构成的方框图。
参照图13，存储控制电路28包括外围电路281、计数电路282、SHGV检测电路285、SHV检测电路286、HV检测电路287、HGV检测电路288、SHGV振荡器289、SHV振荡器290、HV振荡器291、HGV振荡器292、SHGV充电泵(charge pump)293、SHV充电泵294、HV充电泵295以及HGV充电泵296。
外围电路281控制整个半导体存储装置100。外围电路281在写入动作时输出信号PG及PV，在擦除动作时输出信号ER及EV。另外，外围电路281接受比较器25输出的信号VERIFY。
计数电路282是4位的计数器。每次从外围电路281输出信号PG时，计数电路282使计数值加一，输出计数信号CNT0～CNT3。
SHGV检测电路285、SHGV振荡器289、SHGV充电泵293构成升压电路。
SHGV检测电路285接受SHGV充电泵293输出的信号SHGV，检测信号SHGV的电位是否达到规定的电位。接受的信号SHGV的电位未达到规定的电位时，SHGV检测电路285向SHGV振荡器289输出H电平的信号φC1。接受的信号SHGV的电位达到规定的电位时，SHGV检测电路285向SHGV振荡器289输出L电平的信号φC1。
信号φC1为H电平时，SHGV振荡器289输出用以使SHGV充电泵293升压的时钟信号。信号φC1为L电平时，SHGV振荡器289停止其动作。
SHGV充电泵293在写入动作时，响应SHGV振荡器输出的时钟信号，输出具有升压的电位的信号SHGV。另外，信号SHGV是写入动作时的栅极电位。
SHV检测电路286、SHV振荡器290、SHV充电泵294构成升压电路。
SHV检测电路286接收SHV充电泵294输出的信号SHV，检测信号SHV的电位是否达到规定的电位，输出信号φC2。
SHV振荡器290响应信号φC2，输出使SHV充电泵294升压的时钟信号。
SHV充电泵294在擦除动作时，响应SHV振荡器290输出的时钟信号，输出具有升压的电位的信号SHV。另外，信号SHV是擦除动作时的漏极电位。
HV检测电路287、HV振荡器291、HV充电泵295构成升压电路。
HV检测电路287接受HV充电泵295输出的信号HV，检测信号HV的电位是否达到规定的电位，输出信号φC3。
HV振荡器291响应信号φC3，输出使HV充电泵295升压的时钟信号。
HV充电泵295在写入动作时，响应HV振荡器291输出的时钟信号，输出具有升压的电位的信号HV。另外，信号HV是写入动作时的漏极电位。
HGV检测电路288、HGV振荡器292、HGV充电泵296构成升压电路。
HGV检测电路288接受HGV充电泵296输出的信号HGV，检测信号HGV的电位是否达到规定的电位，输出信号φC4。
HGV振荡器292响应信号φC4，输出使HGV充电泵296升压的时钟信号。
HGV充电泵296在读出动作时，响应HGV振荡器292输出的时钟信号，输出具有升压的电位的信号HGV。另外，信号HGV是读出动作时的栅极电位。
图14是表示图13中的SHV检测电路的构成的电路图。
参照图14，SHV检测电路286包括P沟道MOS晶体管QP75及QP76、N沟道MOS晶体管QN85及QN86、电阻元件R1～R6、传输门T1～T4、反相器IV10～IV13、运算放大器OP1及OP2。
晶体管QP75和电阻元件R6在电源电位结点60和接地电位结点41之间串联。晶体管QP75的栅极与运算放大器OP1的输出端子连接。运算放大器OP1的反相输入端子输入参照电位Vref。另外，运算放大器OP1的非反相输入端子与晶体管QP75的漏极连接。
晶体管QP76和晶体管QN85在电源电位结点60和接地电位结点41之间串联。晶体管QP76的栅极与运算放大器OP1的输出端子连接。晶体管QN85与二极管连接。
电阻元件R1～R5及晶体管QN86串联连接。电阻元件R1的2个端子中，在未与电阻元件R2连接的端子输入由SHV充电泵294输出的信号SHV。另外，晶体管QN86的漏极与电阻元件R5连接，其栅极与晶体管QN85的栅极连接。晶体管QN86的源极与接地电位结点41连接。
传输门T1～T4分别由N沟道MOS晶体管和P沟道MOS晶体管构成。
传输门T1和电阻元件R1并联。传输门T1内的P沟道MOS晶体管的栅极输入反相器IV10的输出信号。反相器IV10及N沟道MOS晶体管的栅极输入计数电路282输出的计数信号CNT3。传输门T2和电阻元件R2并联。传输门T2内的P沟道MOS晶体管的栅极输入反相器IV11的输出信号。反相器IV11及N沟道MOS晶体管的栅极输入由计数电路282输出的计数信号CNT2。传输门T3和电阻元件R3并联。传输门T3内的P沟道MOS晶体管的栅极输入反相器IV12的输出信号。反相器IV12及N沟道MOS晶体管的栅极输入由计数电路282输出的计数信号CNT1。传输门T4和电阻元件R4并联。传输门T4内的P沟道MOS晶体管的栅极输入反相器IV13的输出信号。反相器IV13及N沟道MOS晶体管的栅极输入由计数电路282输出的计数信号CNT0。
运算放大器OP2的反相输入端子与电阻元件R5和晶体管QN86的连接点即结点N80连接。另外，运算放大器OP2的非反相输入端子输入参照电位Vref。当输入反相输入端子的电位比输入非反相输入端子的参照电位Vref大时，运算放大器OP2输出L电平的信号φC2。另外，输入反相输入端子的电位比输入非反相输入端子的参照电位Vref小时，输出H电平的信号φC2。
接着，说明SHV检测电路286的动作。
输入运算放大器OP1的非反相输入端子的电位比输入反相输入端子的参照电位Vref低时，运算放大器OP1输出L电平的信号。因而，此时晶体管QP75导通。结果，输入运算放大器OP1的非反相输入端子的电位上升。非反相输入端子的电位比参照电位Vref高时，运算放大器OP1的输出信号变为H电平。因而，晶体管QP75截止。结果，非反相输入端子的电位降低。结果，由于非反相输入端子的电位一定，因而流过电阻元件R6的电流I1成为定值Vref/R6。
另外，由于运算放大器OP1的输出信号也输入晶体管QP76的栅极，若晶体管QP75及QP76的晶体管的规格相同，则流过晶体管QN85的电流I2也成为定值Vref/R6。而且，若晶体管QN85和晶体管QN86的晶体管的规格相同，则晶体管QN85及QN86的栅极-源极电位相同。因而，流过晶体管QN86的电流成为定值Vref/R6。即，流过结点N80的电流成为恒定。另外，晶体管QP75、QP76以及QN85、QN86都在饱和区动作。
因而，输入运算放大器OP2的反相输入端子的电位由信号SHV的电位以及结点N81和结点N80之间所使用的电阻值决定。另外，结点N81和结点N80之间所使用的电阻值根据计数电路282的计数值决定，具体地说，根据计数电路282输出的计数信号CNT0～CNT3决定。
SHGV检测电路285、HV检测电路287以及HGV检测电流288的电路构成也与SHV检测电路286的电路构成相同，因而不重复其说明。
再回到图1，第1多路复用器23从存储控制电路28接受信号RE时，向输出缓冲器24输出从读出放大器电路22接受的信号OUT2。另外，第1多路复用器23从存储控制电路28接受信号PV或信号EV时，向比较器25输出从读出放大器电路22接受的信号OUT2。
输入缓冲器27接受外部输入的外部数据信号DQ0～DQ7，输出内部数据信号DIN0～DIN7。
而且，输入缓冲器27根据外部数据信号DQ0～DQ7，输出信号IN0～IN7。
第2多路复用器26在写入动作时从存储控制电路28接受信号PV，输出信号IN0～IN7。另外，擦除动作时从存储控制电路28接受信号EV，输出H电平的信号HIN0～HIN7。
比较器25在写入动作时，分别比较第1多路复用器23输出的信号OUT2(OUT20～OUT27)和第2多路复用器26输出的信号IN0～IN7，信号OUT2和信号IN0～IN7一致时，向存储控制电路28输出H电平的信号VERIFY。另外，比较器25在擦除动作时，比较第1多路复用器23输出的信号OUT2和第2多路复用器26输出的H电平的信号HIN0～HIN7，信号OUT2全为H电平时，向存储控制电路28输出H电平的信号VERIFY。
说明具有以上的电路构成的半导体存储装置100的写入动作。
图15是表示本发明实施例1的半导体存储装置的写入动作的流程图。
这里，说明在半导体存储装置100的存储单元阵列20内的任意存储单元中，向图30的存储区域9R进行数据写入的情况。
参照图15，首先，存储控制电路28内的计数电路282通过外围电路281输出的复位信号RESET，使计数值复位。这里，令复位信号RESET总是为L电平。因而，此时计数电路282输出的计数信号CNT0～CNT3全成为L电平。另外，外围电路281输出的信号PG、PV、ER、EV全是H电平。
接着，存储控制电路28为了向存储单元施加写入电压，将外围电路281输出的信号PG激活成L电平。此时，外围电路281输出的其他信号PV、ER、EV维持H电平。此时，HV检测电路287、HV振荡器291、HV充电泵295动作。结果，HV充电泵295输出施加于存储单元的漏极电压HV。
同样，由于信号PG的激活，SHGV检测电路285、SHGV振荡器289、SHGV充电泵293动作。结果，SHGV充电泵293输出施加于存储单元的栅极电压SHGV(步骤S1)。
接着，施加写入电压并经过规定的时间后，半导体存储装置100进行校验动作(步骤S2)。
校验动作是指向存储单元施加写入电压后，判定是否向存储单元正常地写入数据的动作。
进行校验动作时，外围电路281输出的信号PG变成H电平，信号PV被激活成L电平。结果，向存储单元的栅极及源极施加规定的电压，写入存储单元的数据通过读出放大器电路22读出。读出的数据作为信号OUT2，通过第1多路复用器23输入比较器25。另一方面，比较器25从第2多路复用器26接受向该存储单元写入数据时的数据信息即信号IN。
比较器25比较信号OUT2和信号IN，检测信号OUT2的8位的数字数据和信号IN的8位的数字数据是否一致。信号OUT2的数据和信号IN的数据一致时(步骤S3)，应写入存储单元的数据被正常写入，即，判断存储单元内的存储区域9R积蓄的电荷足够，结束写入动作(步骤S4)。
另一方面，信号OUT2的数据和信号IN的数据不一致时(步骤S3)，比较器25判断存储单元内的存储区域9R积蓄的电荷不足。
此时，再回到步骤S2，半导体存储装置100反复进行写入电压的施加，直到存储单元内的存储区域9R积蓄了规定量的电荷。
另外，对于擦除动作，同样，在擦除电压施加后进行校验动作，反复进行擦除电压的施加，直到存储单元内的存储区域9R的电荷清除。
图16是本发明实施例1的半导体存储装置的写入动作时的时序图。
另外，设定图16的半导体存储装置的写入动作与图15的写入动作在同一条件下进行。这里，图16中的Vth表示写入的存储单元的阈值电压。另外，B表示存储单元的半导体基片的电压，S表示施加于存储单元的扩散位线7A的电压，D表示施加于存储单元的扩散位线7B的电压(信号HV的电压)，G表示施加于存储单元的控制栅极11的电压(信号SHGV的电压)。
参照图16，半导体存储装置100在时刻t1将信号PG激活成L电平，进行第1次写入电压的施加。此时，外围电路281输出的其他信号PV、ER、EV维持H电平。此时，HV检测电路287、HV振荡器291、HV充电泵295动作。结果，HV充电泵295输出施加于存储单元的漏极电压HV。此时，信号HV维持一定的电压VD1。
同样，由于信号PG的激活，SHGV检测电路285、SHGV振荡器289、SHGV充电泵293动作。结果，SHGV充电泵293输出施加于存储单元的栅极的信号HGV。此时，信号HGV维持一定的电压VG1。
规定期间写入电压的施加执行后的时刻t2，信号PG变成H电平，信号PV变成L电平。结果，半导体存储装置100开始校验动作。
这里，存储单元的阈值电压变成Vth1时，若令存储单元内的存储区域9R内积蓄足够的电荷，则时刻t2的存储单元的阈值电压Vth比Vth1低。因而，比较器25判断存储区域9R积蓄的电荷不足。结果，在时刻t3信号PG变成L电平，再次进行写入电压的施加。
接着，在时刻t4进行校验动作，其动作方法与时刻t2的校验动作相同，因而不重复其说明。
通过以上的动作，半导体存储装置100反复进行写入电压的施加和校验动作，直到作为写入动作对象的存储单元的阈值Vth变成Vth1。时刻t5的校验动作的结果，若存储单元的阈值Vth超过Vth1，则比较器25输出H电平的脉冲信号VERIFY。存储控制电路28接受H电平的信号VERIFY，在时刻t6结束写入动作。
另外，擦除动作的情况也一样。但是，擦除动作的情况下，在校验动作时，判断存储单元的阈值是否在规定的电压以下(例如1.5V以下)，若阈值不在规定的电压以下，则反复进行擦除动作。
通过以上的动作，实施例1的半导体存储装置100在写入动作时反复进行写入电压的施加和校验动作。结果，可防止向存储单元过多地注入电荷。擦除动作的情况也一样。
图17是表示写入动作时的半导体存储装置的各电路动作的时序图。
图17中，对于图1所示半导体存储装置100中的存储块MB[1，1]、MB[1，9]、MB[1，17]、MB[1，25]、MB[1，33]、MB[1，41]、MB[1，49]、MB[1，57]，说明向图2中的存储单元MC1的存储区域9R写入「01110111」的数据的情况。具体地说，存储块MB[1，1]和MB[1，33]的存储单元MC1中分别存储数据「0」，其他存储块MB的存储单元MC1分别存储数据「1」。另外，这里「0」表示阈值高的状态，「1」表示阈值低的状态。
参照图17，首先，在时刻t11，外围电路281输出的信号PG被激活成L电平。此时，输入位线控制电路21内的磁芯电路211～218的信号CS0～CS7中，信号CS0及CS1变成H电平。其他信号CS2～CS7保持L电平。
另外，输入磁芯电路211～218的信号BS0～BS15中，信号BS0及BS1变成L电平，其他信号BS2～BS15维持H电平。
结果，各磁芯电路211～218中的第1列选择器31～34的晶体管QN30及晶体管QN31导通。另外，第2列选择器35中的晶体管QP40和晶体管QN41导通。结果，存储块MB[1，1]中，第2列选择器35内的结点N40与主位线MBL2连接，结点N41与主位线MBL1连接。同样，各存储块[1，8J+1](J是0～7的整数)中，各磁芯电路内的第2列选择器35内的结点N40与主位线MBL(4×(8J+1)-2)连接，结点N41与主位线MBL(4×(8J+1)-3)连接。
这里，注意磁芯电路211内的电位控制电路36。在时刻t11，由于写入存储块MB[1，1]的存储单元MC1的信号DIN0变成L电平(对应于数据「0」)，开关电路SW2导通。结果，主位线MBL1的电位变成电位HV。另一方面，主位线MBL2与接地电位结点41连接。
同样，存储块MB[1，33]内的主位线MBL129的电位也变成电位HV，主位线MBL2与接地电位结点41连接。
其他存储块MB[1，8J+1]中，输入各自对应的电位控制电路36的内部数据信号DIN变成H电平(对应于数据「1」)。结果，电位控制电路36内的信号E8、E5、E2全变成L电平，晶体管QN51导通。因而，存储块MB[1，8J+1]内的主位线MBL(4×(8J+1)-2)及MBL(4×(8J+1)-3)都变成L电平。
通过以上的动作，存储块MB[1，1]内的主位线MBL1维持电位HV(H电平)，主位线MBL2变成L电平。另外，存储块MB[1，33]内的主位线MBL129维持电位HV(H电平)，主位线MBL2变成L电平。
接着，在时刻t12，存储块MB内的信号线S1～S4中，信号线S2及S3变成H电平。此时信号线S1及S4维持L电平。因而，晶体管QN3及晶体管QN5导通。结果，存储块MB[1，1]中主位线MBL1与位线BL2连接，主位线MBL2与位线BL1连接。同样，存储块MB[1，33]中主位线MBL129与位线BL2连接，主位线MBL130与位线BL1连接。根据以上的结果，位线BL2维持电位HV(H电平)，位线BL1维持接地电位(L电平)。
接着，在时刻t13，字线WL0被激活成H电平。结果，对存储块MB[1，1]及MB[1，33]内的存储单元MC1的存储区域9R进行写入动作，在存储区域9R积蓄电荷。
通过以上的动作，对指定的存储单元施加写入电压，进行写入动作。
另外，在时刻t14信号PG变成H电平。此时，字线WL0变成L电平，结束写入动作。另外，由于信号PG变成H电平，停止向主位线MBL供给电位HV，主位线MBL1及MBL129在写入动作结束后变成L电平。结果，位线BL2也变成L电平。主位线MBL1及MBL129变成L电平后，信号BS0及BS1变成H电平。
在时刻t21，信号PV变成L电平。因而，半导体存储装置100进行校验动作。
在校验动作时，磁芯电路内的信号BS0及BS1维持H电平，信号BS2及BS3变成L电平。因而，存储块MB[1，1]中，第2列选择器35内的晶体管QN40及晶体管QP41导通。结果，结点N40与主位线MBL1连接，结点N41与主位线MBL2连接。
此时，由于信号RE及EV是H电平，信号PV是L电平，因而电位控制电路36内的逻辑门L3输出的信号E2变成H电平。结果，开关电路SW3导通，主位线MBL2(对应于信号B2)维持读出电位(约2V)。另一方面，主位线MBL1与接地电位结点41连接，主位线MBL1(对应于信号B1)的电位维持接地电位。
其他存储块MB[1，8J+1]也同样，主位线MBL(4×(8J+1)-2)(对应于信号B2)维持读出电位(约2V)，主位线MBL1(4×(8J+1)-3)(对应于信号B1)维持接地电位。
根据以上的结果，各存储块MB[1，8J+1]内的位线BL1维持读出电位，位线BL2维持接地电位。
接着，在时刻t22，字线WL0被激活成H电平(读出动作时约3V)，各存储块MB[1，8J+1]内的存储单元MC1的存储区域9R的读出动作开始。
结果，读出放大器电路22读出各存储块MB[1，8J+1]内的存储单元MC1的存储区域9R的数据，其结果作为信号OUT2通过第1多路复用器23向比较器25输出。
在时刻t23，比较器25比较信号OUT2的结果和作为第2多路复用器26输出的存储信息的信号IN。
比较的结果，当信号OUT2和信号IN不一致时，即，各存储块MB[1，8J+1]内的存储单元MC1的存储区域9R的数据中只要有一个电荷的积蓄不足时，比较器25输出L电平的信号VERIFY。另一方面，信号OUT2和信号IN一致时，比较器25输出H电平的信号VERIFY。
在时刻t24信号PV若变成H电平，则磁芯电路内的电位控制电路36停止向主位线MBL供给读出电位。另外，字线WL0变成L电平。因而，校验动作结束。
校验动作结束后的时刻t25，信号S1～S4全变成L电平，信号CS0～CS7也全变成L电平。另外，信号BS0～BS15全变成H电平。
校验动作的结果，信号VERIFY为L电平时，在时刻t25以后再次进行写入动作，此时的动作是时刻t11～时刻t14中所述动作的重复。另外，写入动作结束后再次进行校验动作，反复进行写入动作直到信号VERIFY变成H电平。
校验动作的结果，信号VERIFY为H电平时，半导体存储装置结束写入动作。
通过以上的动作，对于半导体存储装置100中的存储块MB[1，1]、MB[1，9]、MB[1，17]、MB[1，25]、MB[1，33]、MB[1，41]、MB[1，49]、MB[1，57]，向图2中的存储单元MC1的存储区域9R写入了「01110111」的数据。
接着，说明擦除动作。
图18是表示擦除动作时的半导体存储装置的各电路动作的时序图。
图18中，对于图1所示半导体存储装置100中的存储块MB[1，1]、MB[1，9]、MB[1，17]、MB[1，25]、MB[1，33]、MB[1，41]、MB[1，49]、MB[1，57]，说明全部擦除图2中的存储单元MC1的存储区域9R的数据的情况。具体地说，上述的存储块MB的存储单元MC1中分别存储数据「1」。另外，这里「0」表示阈值高的状态，「1」表示阈值低的状态。
参照图18，在时刻t31外围电路281输出的信号ER被激活成L电平。
此时，输入位线控制电路21内的磁芯电路211～218的信号CS0～CS7中，信号CS0及CS1变成H电平。其他信号CS2～CS7维持L电平。
另外，输入磁芯电路211～218的信号BS0～BS15中，信号BS0及BS1变成L电平，其他信号BS2～BS15维持H电平。
结果，各磁芯电路211～218中的第1列选择器31～34的晶体管QN30及QN31导通。另外，第2列选择器35中的晶体管QP40和晶体管QN41导通。结果，存储块MB[1，1]中，第2列选择器35内的结点N40与主位线MBL2连接，结点N41与主位线MBL1连接。同样，各存储块[1，8J+1](J是0～7的整数)中，各磁芯电路内的第2列选择器35内的结点N40与主位线MBL(4×(8J+1)-2)连接，结点N41与主位线MBL(4×(8J+1)-3)连接。
这里，注意磁芯电路211内的电位控制电路36。在时刻t31，由于信号ER变成L电平，开关电路SW1导通。结果，主位线MBL1的电位变成电位SHV。另一方面，主位线MBL2与接地电位结点41连接。
同样，各存储块[1，8J+1](J是0～7的整数)中，主位线MBL(4×(8J+1)-2)与接地电位结点41连接，主位线MBL(4×(8J+1)-3)的电位维持电位SHV。
接着，在时刻t32，存储块MB内的信号线S1～S4中，只有信号线S2变成H电平。因而，晶体管QN2导通。结果，在存储块MB[1，1]中，主位线MBL1与位线BL2连接。另一方面，其他主位线MBL2～4未连接到任何位线BL。
根据以上的结果，与位线BL2连接的所有存储单元在其漏极施加电位SHV，源极成为浮置电位。因而，与位线BL2连接的所有存储单元中，开始擦除动作。例如，各存储块MB中每列的存储单元数为32时，存储块MB[1，1]中，位线BL2和位线BL1之间连接的32个存储单元的存储区域9R以及位线BL2和位线BL3之间连接的32个存储单元的存储区域9L中，一次进行64位的擦除动作。同样，各存储块[1，8J+1](J是0～7的整数)中，也进行64位的擦除动作。结果，整个半导体存储装置中，在时刻t32后进行512位的擦除动作。
另外，在时刻t33信号ER变成H电平。此时，停止向主位线MBL(4×(8J+1)-3)供给电位SHV，擦除动作结束后，变成L电平。结果，位线BL2也变成L电平。主位线MBL(4×(8J+1)-3)变成L电平后，信号BS0及BS1变成H电平。
接着，在时刻t41，信号EV变成L电平。因而，半导体存储装置100进行校验动作。
校验动作时，磁芯电路内的信号BS0及BS1维持H电平，信号BS2及BS3变成L电平。因而，存储块MB[1，1]中，第2列选择器35内的晶体管QN40及晶体管QP41导通。结果，结点N40与主位线MBL1连接，结点N41与主位线MBL2连接。
此时，由于信号RE及PV是H电平，信号EV是L电平，因而电位控制电路36内的逻辑门L3输出的信号E2变成H电平。结果，开关电路SW3导通，主位线MBL2(对应于信号B2)与读出放大器电路22连接，通过读出放大器电路22维持读出电位(约2V)。另一方面，主位线MBL1与接地电位结点41连接，主位线MBL1(对应于信号B1)的电位维持接地电位。
其他存储块MB[1，8J+1]也同样，主位线MBL(4×(8J+1)-2)(对应于信号B2)维持读出电位(约2V)，主位线MBL(4×(8J+1)-3)(对应于信号B1)维持接地电位。
根据以上的结果，各存储块MB[1，8J+1]内的位线BL1维持读出电位，位线BL2维持接地电位。
接着，若在时刻t42字线WL0被激活成H电平(读出动作时约3V)，则各存储块MB[1，8J+1]内的存储单元MC1的存储区域9R的读出动作开始。
结果，读出放大器电路22读出各存储块MB[1，8J+1]内的存储单元MC1的存储区域9R的数据，其结果作为信号OUT2通过第1多路复用器23向比较器25输出。
在时刻t43，比较器25比较信号OUT2的结果和第2多路复用器26输出的信号HIN。
根据比较的结果，信号OUT2和信号HIN不一致时，即，各存储块MB[1，8J+1]内的存储单元MC1的存储区域9R的数据中只要有一个电荷的积蓄不足时，比较器25输出L电平的信号VERIFY。另一方面，信号OUT2和信号HIN一致时，比较器25输出H电平的信号VERIFY。
在时刻t24，信号EV若变成H电平，则磁芯电路内的电位控制电路36停止向主位线MBL供给读出电位。另外，字线WL0变成L电平。
在校验动作结束后的时刻t45，信号S1～S4全变成L电平，信号CSO～CS7也全变成L电平。另外，信号BS0～BS15全变成H电平。
根据校验动作的结果，信号VERIFY是L电平时，在时刻t45以后再次进行擦除动作，此时的动作是时刻t31～时刻t33中所述动作的重复。另外，擦除动作结束后再次进行校验动作，反复进行擦除动作直到信号VERIFY变成H电平。
根据校验动作的结果，信号VERIFY为H电平时，半导体存储装置结束擦除动作。
另外，每个存储块MB中的一个存储单元可同时进行校验，即，在整个存储单元阵列中为8位。因而，半导体存储装置变更被激活的字线和被激活的位线BL，进行64个周期的同样的校验动作。
在对所有的存储单元进行校验动作后，结束校验动作。
通过以上的动作，实施例1的半导体存储装置100在写入动作时反复进行写入电压的施加和校验动作。结果，可防止向存储单元过多地注入电荷。
[实施例2]
实施例1中，写入动作时向存储单元施加的电压是一定的。但是，每次重复写入动作时，也可以改变向存储单元施加的电压。
图19是表示本发明实施例2的半导体存储装置的写入动作的流程图。
这里，与图15同样，说明在半导体存储装置100的存储单元阵列20内的任意存储单元中，向图30的存储区域9R写入数据的情况。
参照图19，首先，存储控制电路28内的计数电路282通过外围电路281输出的复位信号RESET，使计数值复位(步骤S1)。因而，此时计数电路282输出的计数信号CNT0～CNT3全成为L电平。另外，此时外围电路281输出的信号PG、PV、ER、EV全是H电平。
接着，存储控制电路28为了向存储单元施加写入电压，将外围电路281输出的信号PG激活成L电平。此时，外围电路281输出的其他信号PV、ER、EV维持H电平。此时，HV检测电路287、HV振荡器291、HV充电泵295动作。结果，HV充电泵295输出施加于存储单元的漏极电压HV。
同样，由于信号PG的激活，SHGV检测电路285、SHGV振荡器289、SHGV充电泵293动作。结果，SHGV充电泵293输出施加于存储单元的栅极电压SHGV(步骤S2)。
接着，施加写入电压并经过规定的时间后，半导体存储装置100进行校验动作(步骤S3)。
进行校验动作时，外围电路281输出的信号PG变成H电平，信号PV被激活成L电平。结果，向存储单元的栅极及源极施加规定的电压，写入存储单元的数据通过读出放大器电路22读出。读出的数据作为信号OUT2，通过第1多路复用器23输入比较器25。另一方面，比较器25从第2多路复用器26接受向该存储单元写入数据时的数据信息即信号IN。
比较器25比较信号OUT2和信号IN，当信号OUT2的8位的数字信息和信号IN的8位的数字信息一致时(步骤S4)，应写入存储单元的数据被正常写入，即，判断存储单元内的存储区域9R积蓄的电荷足够，结束写入动作。
另一方面，信号OUT2和信号IN不一致时(步骤S4)，判断存储单元内的存储区域9R积蓄的电荷不足。此时，计数电路282对写入电压施加次数进行计数(步骤S5)。计数后再回到步骤S2，进行写入动作。
通过以上的动作，半导体存储装置100进行写入电压的施加，直到存储单元内的存储区域9R积蓄了规定量的电荷。
另外，擦除动作也与写入动作同样进行，因而不重复其说明。
图20是表示本发明的实施例2的半导体存储装置的写入动作时的时序图。
另外，设定图20的半导体存储装置的写入动作与图19的写入动作在同一条件下进行。这里，图20中的Vth、B、D、G与图16相同，因而不重复其说明。
参照图20，半导体存储装置100在时刻t1进行第1次写入电压的施加。此时，外围电路281输出的其他信号PV、ER、EV维持H电平。此时，HV检测电路287、HV振荡器291、HV充电泵295动作。结果，HV充电泵295输出施加于存储单元的漏极电压HV。
此时，计数电路282输出的计数信号CNT0～CNT3全为L电平。因而，由于HV检测电路287内的传输门T1～T4全部截止，因而在HV检测电路287内的结点N80和结点N81之间，电阻元件R1～R5串联。HV充电泵295输出的信号HV的电位由电阻元件R1～R5及晶体管QN86分压。分压的电位从结点N80向运算放大器OP2输出。此时，运算放大器OP2输出H电平的信号φC2，直到结点N80输出的信号的电压等于参照电位Vref。结点N80的输出信号的电压比参照电位Vref大时，运算放大器OP2输出L电平的信号φC2。由信号φC2对HV振荡器291的动作进行控制，结果，HV充电泵295向存储单元的漏极输出信号HV。另外，此时信号HV维持一定的电压VD1。
同样，通过信号PG的激活，SHGV检测电路285、SHGV振荡器289、SHGV充电泵293动作。结果，SHGV充电泵293输出施加于存储单元的栅极电压SHGV。此时，信号SHGV维持一定的电压VG1。
进行规定期间写入电压的施加后的时刻t2，信号PG变成H电平，信号PV变成L电平。结果，半导体存储装置100开始校验动作。这里，存储单元的阈值电压变成Vth1时，若令存储单元内的存储区域9R积蓄足够的电荷，则时刻t2的存储单元的阈值电压Vth比Vth1低。因而，比较器25判断存储区域9R积蓄的电荷不足。结果，在时刻t3信号PG变成L电平，再次进行写入电压的施加。
此时，在时刻t2到t3的校验动作时，计数电路282将计数值设为「1」。因而，计数信号CNT0变成H电平。
结果，HV检测电路287内的传输门T4导通。因而，HV检测电路287内的结点N80输出的电压成为用电阻元件R1～R3、R5及晶体管QN86对信号HV的电位进行了分压的电位。因而，HV检测电路287即使在结点N80输出的信号的电位比时刻t1时低的情况下也输出L电平的信号φC3。
因而，在时刻t2，HV充电泵295输出的信号HV的电压VD2变成比时刻t1的信号HV的电压VD1低。
另外，根据同一理由，HGV充电泵296输出的信号HGV的电压VG2也变成比时刻t1的信号HV的电压VD1低。
接着，在时刻t4进行校验动作，其动作方法与时刻t2的校验动作相同，因而不重复其说明。
通过以上的动作，半导体存储装置100反复进行写入电压的施加和校验动作，直到作为写入动作对象的存储单元的阈值Vth变成Vth1。此时，随着写入电压的施加次数的增加，施加的电压下降。根据时刻t5的校验动作的结果，存储单元的阈值Vth超过Vth1时，比较器25输出H电平的脉冲信号VERIFY。存储控制电路28接受H电平的信号VERIFY，在时刻t6结束写入动作。
通过以上的动作，实施例1的半导体存储装置100在写入动作时反复进行写入电压的施加和校验动作。结果，可防止向存储单元过多地施加电荷。而且，随着写入电压的施加次数的增加，施加的写入电压下降，可防止向存储单元进行过多的写入动作。
另外，擦除动作也与写入动作一样，因而不重复其说明。但是，擦除动作时，漏极电压变成SHV，栅极电压变成0V。
图21是表示写入动作时的半导体存储装置的各电路动作的时序图。
图21中，与图17相同，说明向半导体存储装置100中的存储块MB[1，1]、MB[1，9]、MB[1，17]、MB[1，25]、MB[1，33]、MB[1，41]、MB[1，49]、MB[1，57]的存储单元MC1的存储区域9R写入「01110111」的数据的情况。
参照图21，在时刻t11，信号PG被激活成L电平时，信号RESET也变成L电平。结果，计数电路282被复位。因而，计数电路282输出的信号CNT0～CNT3全变成L电平。其后信号RESET在写入动作中变成H电平，之后总是维持H电平。
结果，计数电路282在每次信号PG激活时计数。因而，每次重复写入动作时计数电路282进行计数，使信号CNT0～CNT3的电位变化。
其他动作与图17一样，不重复其说明。
通过以上的动作，本发明实施例2的半导体存储装置，在每次重复写入动作时，向存储单元施加的写入电压下降。结果，可以向存储单元进行正确的电荷积蓄。因而，可防止过多地进行写入。另外，擦除动作的情况也有同样的效果。
[实施例3]
实施例2的半导体存储装置中，写入动作时，在每次重复写入动作时降低写入电压。但是，也可以在每次重复写入动作时提高写入电压。
图22是表示本发明实施例3的半导体存储装置的HV检测电路287的构成的电路图。
参照图22，与图14比较，HV检测电路287包含新的传输门T5～T8，以取代传输门T1～T4。
传输门T5和电阻元件R1并联。传输门T5内的N沟道MOS晶体管的栅极输入反相器IV10的输出信号。反相器IV10及P沟道MOS晶体管的栅极输入计数电路282输出的计数信号CNT3。传输门T6和电阻元件R2并联。传输门T6内的N沟道MOS晶体管的栅极输入反相器IV11的输出信号。反相器IV11及P沟道MOS晶体管的栅极输入计数电路282输出的计数信号CNT2。传输门T7和电阻元件R3并联。传输门T7内的N沟道MOS晶体管的栅极输入反相器IV12的输出信号。反相器IV12及P沟道MOS晶体管的栅极输入计数电路282输出的计数信号CNT1。传输门T8和电阻元件R4并联。传输门T8内的N沟道MOS晶体管的栅极输入反相器IV13的输出信号。反相器IV13及P沟道MOS晶体管的栅极输入计数电路282输出的计数信号CNT0。
其他构成与图14相同，不重复其说明。
图23是表示本发明实施例3的半导体存储装置的写入动作时的时序图。
参照图23，半导体存储装置100在时刻t1进行第1次写入电压的施加。此时，外围电路281输出的其他信号PV、ER、EV维持H电平。此时，HV检测电路287、HV振荡器291、HV充电泵295动作。结果，HV充电泵295输出施加于存储单元的漏极电压HV。
此时，计数电路282输出的计数信号CNT0～CNT3全为L电平。因而，由于HV检测电路287内的传输门T5～T8全导通，因而在HV检测电路287内的结点N80和结点N81之间只连接有电阻元件R5。HV充电泵295输出的信号HV的电位由电阻元件R5及晶体管QN86分压。分压的电位从结点N80向运算放大器OP2输出。此时，运算放大器OP2输出H电平的信号φC2，直到结点N80输出的信号的电压等于参照电位Vref。结果，HV充电泵295向存储单元的漏极输出信号HV。另外，此时信号HV维持一定的电压VD1。
同样，通过信号PG的激活，SHGV检测电路285、SHGV振荡器289、SHGV充电泵293动作。结果，SHGV充电泵293输出施加于存储单元的栅极电压SHGV。此时，信号SHGV维持一定的电压VG1。
进行规定期间写入电压的施加后的时刻t2，信号PG变成H电平，信号PV变成L电平。结果，半导体存储装置100开始校验动作。这里，存储单元的阈值电压变成Vth1时，若令存储单元内的存储区域9R积蓄足够的电荷，则时刻t2的存储单元的阈值电压Vth比Vth1低。因而，比较器25判断存储区域9R积蓄的电荷不足。结果，在时刻t3信号PG变成L电平，再次进行写入电压的施加。
此时，在时刻t2到t3的校验动作时，计数电路282将计数值设为「1」。因而，计数信号CNT0变成H电平。
结果，HV检测电路287内的传输门T8截止。因而，HV检测电路287内的结点N80输出的电压变成由电阻元件R4、R5及晶体管QN86对信号HV的电位进行了分压的电位。因而，HV检测电路287从结点N80输出的信号的电位变成比时刻t1时高时，才首次输出L电平的信号φC2。
因而，在时刻t2，HV充电泵295输出的信号HV的电压VD2变成比时刻t1的信号HV的电压VD1高。
另外，根据同一理由，SHGV充电泵293输出的信号SHGV的电压VG2变成比时刻t1的信号SHGV的电压VG1高。
接着，在时刻t4进行校验动作，其动作方法与时刻t2的校验动作相同，因而不重复其说明。
通过以上的动作，半导体存储装置100反复进行写入电压的施加和校验动作，直到作为写入动作对象的存储单元的阈值Vth变成Vth1。此时，随着写入电压的施加次数的增加，施加的电压上升。根据时刻t5的校验动作的结果，存储单元的阈值Vth超过Vth1时，比较器25输出H电平的脉冲信号VERIFY。存储控制电路28接受H电平的信号VERIFY，在时刻t6结束写入动作。
通过以上的动作，实施例3的半导体存储装置100在写入动作时反复进行写入电压的施加和校验动作。结果，防止了向存储单元过多地施加电荷。而且，随着实施例3中写入电压的反复施加，其施加电压增加。结果，可进行更高速的写入。
[实施例4]
图24是表示本发明实施例4的半导体存储装置的存储控制电路的方框图。
参照图24，与图13比较，存储控制电路28包含新的比较器283及存储电路284。
存储电路284预先存储外围电路281输出的信号PG的最大输出次数。
比较器283比较计数电路282输出的计数信号CNT0～CNT3和存储电路284存储的信号PG的最大输出次数。计数电路282的计数值达到存储电路284存储的信号PG的最大输出次数时，比较器283向外围电路281输出信号FIN。外围电路281接受信号FIN时，停止信号PG、PV或信号ER、EV的输出。
其他构成与图13相同，因而不重复其说明。
对包含具有以上的电路构成的存储控制电路28的半导体存储装置100的写入动作进行说明。
图25是表示实施例4的半导体存储装置的写入动作的流程图。
参照图25，由于到步骤S5为止的动作与图19相同，因而不重复其说明。在步骤S5进行计数后，比较器283判断计数电路282的计数值是否超过存储电路284存储的最大计数值(步骤S6)。当比较器283判断计数电路282的计数值未超过存储电路284存储的最大计数值时，再次回到步骤S2，进行写入电压的施加。另一方面，比较器283判断计数电路282的计数值超过存储电路284存储的最大计数值时，存储控制电路28认为发生了错误位，结束写入动作(步骤S7)。此时，存储控制电路28向半导体存储装置外部输出错误代码。
通过以上的动作，实施例4的半导体存储装置可以限制写入动作的次数。另外，擦除动作也相同。
另外，实施例1～4中，作为写入动作的例子，说明了向存储区域9R及9L中未积蓄数据时的存储单元的存储区域9R进行写入动作的示例。但是，假定存储区域9L中预先积蓄了数据时，与存储区域9L中未积蓄数据时一样，可以对存储区域9R进行写入动作。另外，实施例1～4中，说明了对可存储2位的存储单元进行写入动作的情况，但是，对可存储1位的存储单元也可以用同样的动作进行写入或擦除。
[实施例5]
具有浮置栅极的快擦写EEPROM和NROM中，对写入动作总数或擦除动作总数的耐受性不同。
图26A及26B表示具有浮置栅极的存储单元和MONOS型存储单元中对写入动作总次数的耐受性。这里，图26A是表示具有浮置栅极的存储单元的图，图26B是表示MONOS型存储单元的图。
如图26A所示，随着具有浮置栅极的存储单元的写入动作的总数的增加，其阈值降低。但是，如图26B所示，随着MONOS型存储单元中写入动作的总数的增加，其阈值上升。
阈值的上升导致擦除动作时的擦除不足，可能破坏数据。因而，MONOS型存储单元中，必须抑制阈值的上升。在MONOS型存储单元的情况下，为了抑制阈值的上升，可以随着写入动作总数的增加而降低写入电压。
图27是表示本发明实施例5的半导体存储装置的存储控制电路的构成的方框图。
参照图27，与图13比较，设置新的计数电路300以取代计数电路282，且追加了比较器301、总计数电路302以及脉冲发生电路303。
计数电路300是与计数电路282相同的4位计数器，输出计数信号CNT0～CNT3，但是，计数电路300不能由外围电路281复位。
在该半导体存储装置为写入动作状态时，脉冲发生电路303响应总是激活状态的内部信号PROGRAM，输出单脉冲信号。
总计数电路302是20位计数器，在每次从脉冲发生电路303输出单脉冲信号时进行递增计数。因而，总计数电路302对半导体存储装置100出厂后输入的写入动作指令的总计数值进行计数。另外，总计数电路302包含非易失性存储晶体管。非易失性存储晶体管存储总计数值。
比较器301在总计数电路302的计数值达到规定值时输出单脉冲信号OSP。例如，比较器301在总计数电路302的总计数值每达到100次、1000次、10000次、100000次时输出单脉冲信号OSP。
计数电路300在每次接受单脉冲信号OSP时递增计数。这里，SHGV检测电路285、SHV检测电路286、HV检测电路287、HGV检测电路288的电路结构采用图14所示的电路结构。
结果，随着计数电路300递增计数，各检测电路的检测电压下降。结果，可以随着写入动作总数的增加降低写入电压。
[实施例6]
如上所述实施例1～5中，说明了采用图30所示MONOS型存储单元时的写入动作、擦除动作方法。
但是，如图28所示，也可以采用以埋入粒状硅的氧化膜90作为电荷积蓄层的栅极绝缘膜，以取代图30的MONOS型存储单元中起电荷积蓄层作用的氮化膜9，将其用于存储单元。埋入粒状硅的氧化膜90包含多个粒状多晶硅91。图28所示MONOS型存储单元与图30的情况比较，可以提高数据保持特性和降低写入动作时的阈值的偏差。

Claims (15)

1.一种非易失性半导体存储装置，包括：
半导体基片，
包含行列状配置的非易失性的多个存储单元的多个存储块，
与上述多个存储单元的行方向对应地排列的多根字线，
与上述多个存储单元的列方向对应地排列的多根位线，
在写入动作时对上述多个存储单元进行写入动作的控制电路；
上述多个存储单元各自包括：
在上述半导体基片的主表面形成，与上述多根位线中对应的位线连接的第1及第2导电区域，
绝缘膜，其处于上述半导体基片上，且在上述第1导电区域和上述第2导电区域之间形成，在上述第1导电区域附近具有第1存储区域，上述第2导电区域附近具有第2存储区域；
上述控制电路向从上述多个存储单元中选择的存储单元施加1个以上的脉冲电压。
2.如权利要求1所述的非易失性半导体存储装置，其特征在于还包括：校验电路，在上述控制电路每次施加脉冲电压时，对上述选择的存储单元进行校验动作。
3.如权利要求2所述的非易失性半导体存储装置，其特征在于，在写入动作时，向上述第1导电区域施加的电压比上述第2导电区域施加的电压高，在读出动作时，向上述第1导电区域施加的电压比上述第2导电区域施加的电压低。
4.如权利要求3所述的非易失性半导体存储装置，其特征在于还包括：计数电路，对上述选择的存储单元，计算上述控制电路施加的上述脉冲电压的次数，
在各个写入动作时，施加于上述选择的存储单元的脉冲电压的次数超过规定次数时，上述计数电路停止上述控制电路的动作。
5.如权利要求1所述的非易失性半导体存储装置，其特征在于还包括：读出放大器电路，其读出多个存储单元各自存储的数据。
6.如权利要求5所述的非易失性半导体存储装置，其特征在于上述读出放大器电路是单端型读出放大器电路。
7.如权利要求5所述的非易失性半导体存储装置，其特征在于上述读出放大器电路包括接受上述多个存储单元的各个数据和参照电位的差动放大电路。
8.如权利要求7所述的非易失性半导体存储装置，其特征在于上述读出放大器电路还包括发生上述参照电位的参照电位发生电路，
上述参照电位发生电路包含读出或写入动作时动作的多个参考单元。
9.一种非易失性半导体存储装置，包括：
半导体基片，
包含行列状配置的非易失性的多个存储单元的多个存储块，
与上述多个存储单元的行方向对应地排列的多根字线，
与上述多个存储单元的列方向对应地排列的多根位线，
在擦除动作时对上述多个存储单元进行擦除动作的控制电路；
上述多个存储单元各自包含：
在上述半导体基片的主表面形成，与上述多根位线中对应的位线连接的第1及第2导电区域，
绝缘膜，其处于上述半导体基片上，且在上述第1导电区域和上述第2导电区域之间形成，在上述第1导电区域附近具有第1存储区域，上述第2导电区域附近具有第2存储区域；
上述控制电路向从上述多个存储单元中选择的存储单元施加一个以上的脉冲电压。
10.如权利要求9所述的非易失性半导体存储装置，其特征在于还包括：校验电路，在上述控制电路每次施加脉冲电压时，对上述选择的存储单元进行校验动作。
11.如权利要求10所述的非易失性半导体存储装置，其特征在于，在写入动作时，向上述第1导电区域施加的电压比上述第2导电区域施加的电压高，在读出动作时，向上述第1导电区域施加的电压比上述第2导电区域施加的电压低。
12.如权利要求9所述的非易失性半导体存储装置，其特征在于还包括：读出放大器电路，其读出多个存储单元各自存储的数据。
13.如权利要求12所述的非易失性半导体存储装置，其特征在于上述读出放大器电路是单端型读出放大器电路。
14.如权利要求12所述的非易失性半导体存储装置，其特征在于上述读出放大器电路包括接受上述多个存储单元的各个数据和参照电位的差动放大电路。
15.如权利要求14所述的非易失性半导体存储装置，其特征在于上述读出放大器电路还包括发生上述参照电位的参照电位发生电路，
上述参照电位发生电路包含读出或写入动作时动作的多个参考单元。
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