TWI566247B - 多次可程式記憶體架構以及互補金屬氧化物半導體多次可程式記憶體架構 - Google Patents

多次可程式記憶體架構以及互補金屬氧化物半導體多次可程式記憶體架構 Download PDF

Info

Publication number
TWI566247B
TWI566247B TW103146205A TW103146205A TWI566247B TW I566247 B TWI566247 B TW I566247B TW 103146205 A TW103146205 A TW 103146205A TW 103146205 A TW103146205 A TW 103146205A TW I566247 B TWI566247 B TW I566247B
Authority
TW
Taiwan
Prior art keywords
transistor
voltage
circuit
source
signal
Prior art date
Application number
TW103146205A
Other languages
English (en)
Other versions
TW201543487A (zh
Inventor
陳旭順
郭政雄
李谷桓
陳中傑
池育德
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW201543487A publication Critical patent/TW201543487A/zh
Application granted granted Critical
Publication of TWI566247B publication Critical patent/TWI566247B/zh

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0433—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and one or more separate select transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1673—Reading or sensing circuits or methods

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Read Only Memory (AREA)
  • Semiconductor Memories (AREA)

Description

多次可程式記憶體架構以及互補金屬氧化物半導體多次可程式記憶體架構
本發明係有關於多次可程式記憶體(multiple-time programmable,MTP)。
多次可程式記憶體架構技術允許使用者寫入非揮發性記憶體超過一次。一些可程式記憶體架構採用浮閘電晶體作為存儲元件。一可程式記憶體單元被配置以儲存一位元的資料。執行一讀取操作以讀取該可程式記憶體單元所儲存之位元資料。
本揭露之一實施例提供一種多次可程式記憶體架構。該多次可程式記憶體架構包括一第一電路、一第二電路、一第二電晶體、以及一第四電晶體。該第二電晶體和該第四電晶體，該第二電晶體被操作以耦接至一位元線，以及該第四電晶體之一汲極被耦接至該位元線。該第一電路被配置以在該第二電晶體之一汲極引發一第一常數電壓。該第二電路被配置以在該第四電晶體之一閘極引發一第二常數電壓。
本揭露之一實施例提供一種互補金屬氧化物半導體多次可程式記憶體架構。該互補金屬氧化物半導體多次可程 式記憶體架構包括一第二電晶體、一第三電晶體、一第四電晶體、一第一電路、一第二電路、以及一第三電路。該第一電路被配置以在該第二電晶體之一汲極引發一第一常數電壓。該第二電路被配置以在該第四電晶體之一閘極引發一第二常數電壓。該第三電路被配置以在該第三電晶體之一閘極引發一第三常數電壓。
本揭露之一實施例提供一種操作多次可程式記憶體架構之方法。該方法包括使用一第四電路以決定該多次可程式記憶體架構之一第一電壓是否低於一第一特定電壓；以及使用一第五電路以在該第一電壓低於該第一特定電壓時，提供一第二特定電壓至該多次可程式記憶體架構。
100‧‧‧多次可程式記憶體架構
102‧‧‧第一電壓源
104‧‧‧第二節點
106‧‧‧第三節點
108‧‧‧第一節點
110‧‧‧第一電晶體
112‧‧‧第二電晶體
114‧‧‧第四節點
116‧‧‧第五節點
118‧‧‧第三電晶體
120‧‧‧節點
122‧‧‧第六節點
124‧‧‧第四電晶體
126‧‧‧第七節點
128‧‧‧第五電晶體
130‧‧‧第二電壓源
202、204、206、208、210、212‧‧‧波形
302‧‧‧電源調節器電路
304‧‧‧幫浦電路
306‧‧‧低電壓偵測器
308‧‧‧位元線偏壓電路
310‧‧‧YMUX升壓電路
參考以下附圖可以更好地理解有關本揭露各環節的詳細描述內容。值得注意的是，依據本領域的標準實施辦法，各種特徵並未依比例繪出。事實上，為了能清楚討論，各種特徵的尺寸可被任意放大或是縮小。
第1圖係依據本揭露之複數實施例實現之電路圖。
第2圖係依據本揭露之複數實施例實現之波型圖。
第3圖係依據本揭露之複數實施例所實現之一硬體區塊圖。
第4圖係依據本揭露之複數實施例實現用以控制在一唯讀記憶體單元之一節點上之一電壓之流程圖。
本揭露提供各種不同實施例或是範例以實現主題 的不同特徵。以下所描述特定實施例是為了簡化本揭露，但本揭露並不限定於此。例如，構成一第一特徵在一第二特徵的上方或之中的描述，可能包括該第一和第二特徵形成為直接接觸之一實施例，亦可能包括有一額外的特徵形成在該第一和第二特徵之間並使該第一和第二特徵可能不會直接接觸之一實施例。此外，本揭露可能在各實施例中重複使用參考數字和/或名詞。上述重複之目的在於簡單和清楚起見而非指示所討論之各種實施例和/或配置之間之一關係。
此外，複數相對性術語，例如「在...之上」、「以下」、「低於」、「在...之上」、「上方」等等，被使用於此係為了方便說明以描述說明圖示中一元件或特徵與另一元件或特徵之間關係。該等相對性術語旨在涵蓋裝置在使用中的不同方向或是圖示中操作在與描述額外的方向。該裝置可能有其他的定位(例如旋轉90度或其他方向)且本揭露所使用相對性術語同樣可對應解釋。
本揭露之複數實施例提供一種記憶體裝置。在一些實施例中，該記憶體裝置包括一多次可程式記憶體架構。在一些實施例中，該記憶體裝置包括一第一記憶體單元。在一些實施例中，該第一記憶體單元被配置以儲存一位元之資料。在一些實施例中，該記憶體單元被配置以執行一讀取操作。
第1圖舉例說明一多次可程式記憶體架構100。在一些實施例中，多次可程式記憶體架構100包括一第一電晶體110、一第二電晶體112、一第三電晶體118、一第四電晶體124、以及一第五電晶體128。在一些實施例中，第一電晶體110包括 一第一P型金屬氧化物半導體電晶體。在一些實施例中，第二電晶體112包括一N型金屬氧化物半導體電晶體。在一些實施例中，第三電晶體118包括一第二N型金屬氧化物半導體電晶體。在一些實施例中，第四電晶體124包括一第三N型金屬氧化物半導體電晶體。在一些實施例中，第五電晶體128包括一第一浮閘電晶體。在一些實施例中，第五電晶體128包括一第一浮閘金屬氧化物半導體場效電晶體。在一些實施例中，一記憶體單元包括第五電晶體128。在一些實施例中，該記憶體單元包括一個或一個以上之第一電晶體110、第二電晶體112、第三電晶體118、第四電晶體124、或是第五電晶體128。在一些實施例中，該記憶體單元被配置以儲存一位元之資料。
在一些實施例中，第一電晶體110之一源極被連接至一第一電壓源102。在一些實施例中，第一電壓源102係一供應電源。在一些實施例中，第一電壓源102提供一直流電壓。在一些實施例中，第一電壓源102提供大於10伏特之一電壓。在一些實施例中，第一電壓源102提供小於10伏特之一電壓。在一些實施例中，第一電壓源102提供1.5伏特至5.5伏特之一電壓。在一些實施例中，第一電壓源102提供5伏特大小之一電壓。在一些實施例中，第一電壓源102提供3伏特大小之一電壓。在一些實施例中，第一電晶體110之一閘極被配置以接收來自一第一節點108之一第一信號。在一些實施例中，該第一信號係一控制信號。在一些實施例中，該第一信號係一參考電流信號。該等實施例中，第二電晶體112之一閘極被配置以接收來自一第二節點104之一第二信號。在一些實施例中，該第二信號係 一控制信號。在一些實施例中，該第二信號係一預充電信號。在一些實施例中，第二電晶體112之一汲極被配置以接收來自一第三節點106之一第三信號。在一些實施例中，該第三信號係一第一偏壓信號。在一些實施例中，第二電晶體112之一源極被連接至第一電晶體110之一源極。在一些實施例中，第一電晶體110之該源極被連接至一第四節點114。在一些實施例中一第四信號被施加在第四節點114。在一些實施例中，該第四信號係一數位輸出信號。在一些實施例中，第四節點114被連接至第三電晶體118之一汲極。在一些實施例中，第三電晶體118之一閘極被配置以接收在一第五節點116上之一第五信號。在一些實施例中，該第五信號係一第二偏壓信號。在一些實施例中，第三電晶體118之一源極被連接至一節點120，其中節點120被連接至一位元線。在一些實施例中，節點120被連接至第四電晶體124之一源極。在一些實施例中，第四電晶體124之一閘極被配置以接收在一第六節點122上之一第六信號。在一些實施例中，該第六信號被連接至一多工器。在一些實施例中，該第六信號係一控制信號。在一些實施例中，該第六信號係一YMUX信號。在一些實施例中，第四電晶體124之一源極被連接至第五電晶體128之一源極。在一些實施例中，第五電晶體128之一閘極被連接至一第七節點126，其中第七節點126被連接至一字元線。在一些實施例中，第五電晶體128之一源極被連接至一第二電壓源130。
在一些實施例中，該記憶體單元接收一寫入操作，其中該寫入操作被配置以將第五電晶體128設定至一第一狀態。 在一些實施例中，該記憶體單元接收一寫入操作，其中該寫入操作被配置以將第五電晶體128設定至一第二狀態。在一些實施例中，當第五電晶體128在該第一狀態且該記憶體單元正在執行一讀取操作時，執行該讀取操作之一裝置所讀取之位元資料將會是1。在一些實施例中，當第五電晶體128在該第二狀態且該記憶體單元正在執行一讀取操作時，執行該讀取操作之一裝置所讀取之位元資料將會是0。在一些實施例中，該第一狀態係在位元1之狀態。在一些實施例中，該第二狀態係在位元0之狀態。在一些實施例中，一第一電流會從第一電晶體128流至第二電壓源130。在一些實施例中，第五電晶體128在該第一狀態時該第一電流的大小會不同於第五電晶體128在該第二狀態時該第一電流的大小。在一些實施例中，第五電晶體128在位元1之狀態時，該第一電流的大小介於30微安培至70微安培之間。在一些實施例中，第五電晶體128在位元1之狀態時，該第一電流的大小介於45微安培至55微安培之間。在一些實施例中，第五電晶體128在位元1之狀態時，該第一電流的大小為50微安培。在一些實施例中，第五電晶體128在位元0之狀態時，該第一電流的大小介於0微安培至20微安培之間。在一些實施例中，第五電晶體128在位元1之狀態時，該第一電流的大小介於5微安培至15微安培之間。在一些實施例中，第五電晶體128在位元0之狀態時，該第一電流的大小為10微安培。
在一些實施例中，第一電晶體110被配置以提供一第二電流至第一電晶體110之該汲極。在一些實施例中，該電流參考信號之一電壓被應用至第一電晶體110之該閘極。在一 些實施例中，該電流參考信號之該電壓小於5伏特。在一些實施例中，該電流參考信號之該電壓介於0.8伏特至1伏特之間。在一些實施例中，該電流參考信號之該電壓保持在一常數電壓。在一些實施例中，該第二電流係一參考電流。在一些實施例中，該參考電流之大小為一定值。在一些實施例中，該參考電流之大小介於0微安培至50微安培之間。在一些實施例中，該參考電流之大小介於20微安培至30微安培之間。在一些實施例中，該參考電流的大小為25微安培。
在一些實施例中，當第二電晶體112被導通時，第二電晶體112被配置以在在第二電晶體112之該汲極上引發該第一偏壓信號之一第一偏壓。在一些實施例中，當第二電晶體112被關閉時，第二電晶體112被配置以維持該第一偏壓信號在第三節點106與第二電晶體112之該源極之間的斷路關係。在一些實施例中，當該預充電信號之一電壓位在一高電壓狀態之電壓範圍內時，第二電晶體112被導通。在一些實施例中，上述高電壓狀態之電壓範圍在3伏特至5伏特之間。在一些實施例中，當該預充電信號之一電壓位在一低電壓狀態之電壓範圍內時，第二電晶體112被關閉。在一些實施例中，上述低電壓狀態之電壓範圍在0伏特至1伏特之間。在一些實施例中，當該預充電信號之一電壓大小為0伏特時，第二電晶體112被關閉。
在一些實施例中，該第一偏壓之大小為3伏特。在一些實施例中，該第一偏壓之大小為5伏特。在一些實施例中，該第一偏壓之大小小於5伏特。在一些實施例中，該第一偏壓之大小介於2.5伏特至3.5伏特之間。在一些實施例中，多次可 程式記憶體架構100之功率為該第一偏壓之一函數。在一些實施例中，當該第一偏壓增加時，多次可程式記憶體架構100之功率增加。在一些實施例中，為了限能，有需要限制多次可程式記憶體架構100之功率。在一些實施例中，控制該第一偏壓以在一讀取操作期間減少發生一消弧(crowbar)電流。
在一些實施例中，當第三電晶體118被關閉時，第三電晶體118被配置以維持第三電晶體118之該汲極與第三電晶體118之該源極之間的斷路關係。在一些實施例中，當該第二偏壓信號之一電壓大小為0伏特時，第三電晶體118被關閉。在一些實施例中，當該第二偏壓信號之一電壓等於一第二偏壓時，第三電晶體118被配置以允許電流從第三電晶體118之該汲極流至第三電晶體118之該源極。在一些實施例中，流經第三電晶體118之該源極之一電流係該第二偏壓之一函數。在一些實施例中，當該第二偏壓增加時，流經第三電晶體118之該源極之電流增加。在一些實施例中，多次可程式記憶體架構100之功率為該第二偏壓之一函數。在一些實施例中，當該第二偏壓增加時，多次可程式記憶體架構100之功率增加。在一些實施例中，有需要限制多次可程式記憶體架構100之功率。在一些實施例中，有需要限制該第二偏壓之大小。在一些實施例中，該第二偏壓之大小為5伏特。在一些實施例中，該第二偏壓之電壓範圍介於2伏特至3伏特之間。在一些實施例中，該第二偏壓之大小為2.3伏特。
在一些實施例中，當第四電晶體124被關閉時，第四電晶體124被配置以維持第四電晶體124之該汲極與第四電 晶體124之該源極之間的斷路關係。在一些實施例中，當第四電晶體124被導通時，第四電晶體124被配置以連接第四電晶體124之該汲極和第四電晶體124之該源極。在一些實施例中，當該YMUX信號之一電壓大小介於2伏特至5伏特之間時，第四電晶體124被導通。在一些實施例中，當該YMUX信號之一電壓大小為5伏特時，第四電晶體124被導通。在一些實施例中，流通第四電晶體124至第四電晶體124之該源極之一電流係該YMUX信號之該電壓之一函數。在一些實施例中，當該YMUX信號之該電壓增加時，流通至第四電晶體124之該源極之該電流增加。在一些實施例中，執行在該記憶體單元上之一讀取操作之一讀取邊限係該YMUX信號之該電壓之一函數。在一些實施例中，當該YMUX信號之該電壓增加時，執行在該記憶體單元上之該讀取操作之該讀取邊限增加。在一些實施例中，第一電壓源102提供小於2伏特之一電壓。在一些實施例中，當第一電壓源102提供小於2伏特之一電壓時，該YMUX信號之該電壓之大小小於2伏特。在一些實施例中，當該YMUX信號之該電壓之大小小於2伏特時，該讀取邊限小於一所需讀取邊限。在一些實施例中，一YMUX升壓(boost)電路被連接至第六節點122。在一些實施例中，當該YMUX信號之該電壓之大小介於1.5伏特至3.5伏特之間使該讀取邊限達到一所需大小時，該YMUX升壓電路被配置以提供一電壓至第六節點122。
在一些實施例中，當第五電晶體128被關閉時，第五電晶體128被配置以維持第五電晶體128之該汲極與第五電晶體128之該源極之間的斷路關係。在一些實施例中，當第五 電晶體128被導通時，第五電晶體128被配置以允許電流流通第五電晶體128至第五電晶體128之該源極。在一些實施例中，當該字元線之一電壓大小介於2伏特至5伏特之間時，第五電晶體128被導通。在一些實施例中，當該字元線之一電壓大小等於5伏特時，第五電晶體128被導通。在一些實施例中，。在一些實施例中，當第五電晶體128在位元1之狀態時，流通第五電晶體128至第五電晶體128之該源極之一電流大小介於45微安培至55微安培之間。在一些實施例中，當第五電晶體128在位元0之狀態時，流通第五電晶體128至第五電晶體128之該源極之一電流大小介於5微安培至10微安培之間。在一些實施例中，流通第五電晶體128至第五電晶體128之該源極之一電流大小係該字元線上之該電壓之一函數。在一些實施例中，當該字元線上之該電壓增加時，流通第五電晶體128至第五電晶體128之該源極之該電流增加。在一些實施例中，執行在該記憶體單元上之一讀取操作之一讀取邊限係流通第五電晶體128至第五電晶體128之該源極之該電流之一函數。在一些實施例中，當該字元線上之該電壓增加時，執行在該記憶體單元上之該讀取操作之該讀取邊限增加。在一些實施例中，第一電壓源102提供小於2伏特之一電壓。在一些實施例中，當第一電壓源102提供小於2伏特之一電壓時，在該字元線上之該電壓小於2伏特。在一些實施例中，當在該字元線上之該電壓小於2伏特時，該讀取邊限小於一所需讀取邊限。在一些實施例中，一字元線升壓電路被連接至該字元線。在一些實施例中，當該字元線之該電壓之大小介於1.5伏特至3.5伏特之間使該讀取邊限達到一所需大 小時，該字元線升壓電路被配置以提供一電壓至該字元線。
在一些實施例中，多次可程式記憶體架構100被連接至該字元線升壓電路，且多次可程式記憶體架構100並未被連接至該YMUX升壓電路。在一些實施例中，多次可程式記憶體架構100被連接至該YMUX升壓電路，且多次可程式記憶體架構100並未被連接至該字元線升壓電路。在一些實施例中，當多次可程式記憶體架構100被連接至該字元線升壓電路且未被連接至該YMUX升壓電路時，該讀取邊限等於一第一讀取邊限。在一些實施例中，當多次可程式記憶體架構100被連接至該YMUX升壓電路且未被連接至該字元線升壓電路時，該讀取邊限等於一第二讀取邊限。在一些實施例中，該第一讀取邊限大於該第二讀取邊限。
第2圖說明連接至多次可程式記憶體架構100之各種信號波型。在一些實施例中，一波形202說明在第一時間點T1至第二時間點T2之間該預充電信號之電壓值。在一些實施例中，一波形204說明在第一時間點T1至第二時間點T2之間該第二偏壓信號之電壓值。在一些實施例中，一波形206說明在第一時間點T1至第二時間點T2之間該YMUX信號之電壓值。在一些實施例中，一波形208說明在第一時間點T1至第二時間點T2之間該字元線上之電壓值。在一些實施例中，一波形210說明在第一時間點T1至第二時間點T2之間，當第五電晶體128在位元0之狀態時，該數位輸出號之電壓值。在一些實施例中，一波形212說明在第一時間點T1至第二時間點T2之間，當第五電晶體128在位元1之狀態時，該數位輸出號之電壓值。在一些實 施例中，第一時間點T1發生在該記憶體單元執行一讀取操作之前。在一些實施例中，第一時間點T2發生在該記憶體單元執行一讀取操作之後。
第2圖說明，在一些實施例中，於第一時間點T1時，該預充電信號之電壓值、該第二偏壓信號之電壓值、該YMUX信號之電壓值、該字元線上之電壓值、以及該數位輸出信號之電壓值皆為0。在一些實施例中，波形202說明在第三時間點T3該預充電信號之電壓值會由0伏特改變至一第一電壓。在一些實施例中，該第一電壓值介於3伏特至5伏特之間。在一些實施例中，該第一電壓值等於該第一電壓源之電壓值。在一些實施例中，波形204說明在第三時間點T3該第二偏壓信號之電壓值會由0伏特改變至一第二偏壓。在一些實施例中，該第二偏壓之電壓值為2.2伏特。在一些實施例中，波形206說明在第三時間點T3該YMUX信號之電壓值會由0伏特改變至一第三電壓。在一些實施例中，該第三電壓值介於3伏特至5伏特之間。在一些實施例中，該第三電壓值為5伏特。在一些實施例中，波形208說明在第三時間點T3該字元線上之電壓值會由0伏特改變至一第四電壓。在一些實施例中，該第四電壓值介於1伏特至5伏特之間。在一些實施例中，波形210說明當第五電晶體128在位元0之狀態時，該數位輸出信號之電壓值在第三時間點T3開始增加至一第五電壓。在一些實施例中，波形210說明當第五電晶體128在位元0之狀態時，該數位輸出信號之電壓值會在第四時間點T4到達該第五電壓並停止增加電壓。在一些實施例中，波形212說明當第五電晶體128在位元1之狀態時，該數位輸出信 號之電壓值在第三時間點T3開始增加至一第五電壓。在一些實施例中，波形212說明當第五電晶體128在位元1之狀態時，該數位輸出信號之電壓值會在第四時間點T4到達該第五電壓並停止增加電壓。在一些實施例中，該第五電壓值等於該第一偏壓信號之一電壓值。在一些實施例中，從第一時間點T1至第二時間點T2，該第一偏壓信號之電壓值係一常數值。在一些實施例中，該第一偏壓信號之電壓為3伏特。
在一些實施例中，波形202說明在第五時間點T5該預充電信號之電壓值會由該第一電壓改變至0伏特。在一些實施例中，第二電晶體112在第五時間點T5被關閉。在一些實施例中，波形210說明若第五電晶體128在位元1之狀態時，該數位輸出信號之電壓值會在第五時間點T5開始增加至一第六電壓。在一些實施例中，該數位輸出信號之電壓值在第六時間點T6到達該第六電壓。在一些實施例中，若第五電晶體128在位元1之狀態時，在第五時間點T5電流從該數位輸出信號流至第二電壓源130。在一些實施例中，波形212說明在第五時間點T5該數位輸出信號之電壓值開始減少至0伏特。在一些實施例中，在第六時間點T6該數位輸出信號之電壓值到達0伏特。在一些實施例中，波形204說明在第七時間點T7該第二偏壓信號之電壓值會由該第二偏壓改變至0伏特。在一些實施例中，波形206說明在第七時間點T7該YMUX信號之電壓值會由該第三電壓改變至0伏特。在一些實施例中，波形208說明在第七時間點T7該字元線上之電壓值會由該第四電壓減少至0伏特。
第3圖舉例說明一第一電路302、一第二電路310、 一第三電路308、一第四電路306、一第五電路304、一第一電晶體110、一第二電晶體112、一第三電晶體118、一第四電晶體124、以及一第五電晶體128。在一些實施例中，第一電晶體110包括一第一P型金屬氧化物半導體電晶體。在一些實施例中，第二電晶體112包括一第一N型金屬氧化物半導體電晶體。在一些實施例中，第三電晶體118包括一第二N型金屬氧化物半導體電晶體。在一些實施例中，第四電晶體124包括一第三N型金屬氧化物半導體電晶體。在一些實施例中，第五電晶體128包括一第一浮閘電晶體。該記憶體單元包括一個或一個以上之第一電晶體110、第二電晶體112、第三電晶體118、第四電晶體124、或是第五電晶體128。在一些實施例中，該記憶體單元被配置以儲存一位元之資料。
在一些實施例中，第一電晶體110之一源極被連接至一第一電壓源102。在一些實施例中，第一電壓源102係一供應電源。在一些實施例中，第一電壓源102提供一直流電壓。在一些實施例中，第一電壓源102提供大於10伏特之一電壓。在一些實施例中，第一電壓源102提供小於10伏特之一電壓。在一些實施例中，第一電壓源102提供1.5伏特至5.5伏特之一電壓。在一些實施例中，第一電壓源102提供5伏特大小之一電壓。在一些實施例中，第一電壓源102提供3伏特大小之一電壓。在一些實施例中，第一電晶體110之一閘極被配置以接收來自一第一節點108之一第一信號。在一些實施例中，該第一信號係一控制信號。在一些實施例中，該第一信號係一參考電流信號。該等實施例中，第二電晶體112之一閘極被配置以接收來自一 第二節點104之一第二信號。在一些實施例中，該第二信號係一控制信號。在一些實施例中，該第二信號係一預充電信號。在一些實施例中，第二電晶體112之一汲極被配置以接收來自一第三節點106之一第三信號。在一些實施例中，該第三信號係一第一偏壓信號。在一些實施例中，第二電晶體112之一源極被連接至第一電晶體110之一源極。在一些實施例中，第一電晶體110之該源極被連接至一第四節點114。在一些實施例中，一第四信號被施加在第四節點114。在一些實施例中，該第四信號係一數位輸出信號。在一些實施例中，第四節點114被連接至第三電晶體118之一汲極。在一些實施例中，第三電晶體118之一閘極被配置以接收在一第五節點116上之一第五信號。在一些實施例中，該第五信號係一第二偏壓信號。在一些實施例中，第三電晶體118之一源極被連接至一節點120，其中節點120被連接至一位元線。在一些實施例中，節點120被連接至第四電晶體124之一源極。在一些實施例中，第四電晶體124之一閘極被配置以接收在一第六節點122上之一第六信號。在一些實施例中，該第六信號被連接至一多工器。在一些實施例中，該第六信號係一控制信號。在一些實施例中，該第六信號係一YMUX信號。在一些實施例中，第四電晶體124之一源極被連接至第五電晶體128之一源極。在一些實施例中，第五電晶體128之一閘極被連接至一第七節點126，其中第七節點126被連接至一字元線。在一些實施例中，第五電晶體128之一源極被連接至一第二電壓源130。
在一些實施例中，第一電路302係一電源調節器電 路。在一些實施例中，第二電路310係一YMUX升壓電路。在一些實施例中，第三電路308係一位元線偏壓電路。在一些實施例中，第四電路306係一低電壓偵測器。在一些實施例中，第五電路304係一幫浦電路。在一些實施例中，第一電路302被連接至第三節點106上之該第一偏壓信號。在一些實施例中，第一電路302被連接至第二電路310。在一些實施例中，第二電路310被連接至第三節點106上之該第一偏壓信號。在一些實施例中，第二電路310被連接至第三電路308。在一些實施例中，第二電路310被連接至第五電路304。在一些實施例中，第二電路310被連接至第四電路306。在一些實施例中，第四電路306被連接至第五電路304。在一些實施例中，第三電路308被連接至第五節點116上之該第二偏壓信號。在一些實施例中，第二電路310被連接至第六節點122上之該YMUX信號。
在一些實施例中，當第一電壓源102之電壓值大於一第二特定電壓時，第一電路302被配置以輸出值一常數第一特定電壓。在一些實施例中，該常數第一特定電壓大小為3伏特。在一些實施例中，該第二特定電壓大小為3伏特。在一些實施例中，第一電路302被配置以控制該第一偏壓信號之電壓值。在一些實施例中，當第一電壓源102之電壓值大於該第二特定電壓時，第一電路302在第三節點106上引發該第一偏壓信號之該常數第一特定電壓。在一些實施例中，第一電路302被配置以在第二電路310中之一端點引發該常數第一特定電壓。在一些實施例中，當第一電壓源102之電壓大於該第二特定電壓時，第一電路302在一讀取操作期間被配置以使用該常數第 一特定電壓作為一電壓源以在第六節點122上引發一常數電壓。
在一些實施例中，當第一電壓源102之電壓小於一第三特定電壓時，第四電路30被配置以導通第五電路304。在一些實施例中，該第三特定電壓等於該第二特定電壓。在一些實施例中，該第三特定電壓大小為3伏特。在一些實施例中，當第一電壓源102之電壓小於該第三特定電壓時，第五電路304被配置以提供比第一電壓源102之電壓還大之一常數第四特定電壓至多次可程式記憶體架構100。在一些實施例中，該常數第四特定電壓大小為3伏特。在一些實施例中，當第一電壓源102之電壓小於該第三特定電壓時，第三電路308被配置以接收該常數第四特定電壓，並使用該常數第四特定電壓以在第五節點116上引發該第二偏壓信號之一常數電壓。在一些實施例中，當第一電壓源102之電壓小於該第三特定電壓使該YMUX信號具有與該常數電壓相等之一電壓時，第二電路310被配置以接收該常數第四特定電壓，並使用該常數第四特定電壓以在第六節點122上引發一常數電壓。
第4圖舉例說明一種操作多次可程式記憶體架構之方法。在一些實施例中，在步驟402中，第四電路306決定第一電壓源102之電壓是否低於一特定電壓。在一些實施例中，在步驟404中，當第一電壓源102之電壓低於該特定電壓時，第五電路304提供另一特定電壓。在一些實施例中，在步驟406中，當第一電壓源102之電壓低於該特定電壓時，第三電路308在節點116上引發一常數電壓使該第二偏壓信號具有與該常數電壓 相等之一電壓。在一些實施例中，在步驟408中，第二電路310在第六節點122上引發一常數電壓使該YMUX信號具有與該常數電壓相等之一電壓。在一些實施例中，在步驟410中，當第一電壓源102之電壓低於該特定電壓時，第一電壓源102使該第一偏壓信號具有與該常數第一特定電壓相等之一電壓，第一電路302在第三節點106上之引發常數第一特定電壓。
本揭露之一些實施例提供一種多次可程式記憶體架構。該多次可程式記憶體架構包括一第一電路、一第二電路、一第二電晶體、以及一第四電晶體。該第二電晶體和該第四電晶體，該第二電晶體被操作以耦接至一位元線，以及該第四電晶體之一汲極被耦接至該位元線。該第一電路被配置以在該第二電晶體之一汲極引發一第一常數電壓。該第二電路被配置以在該第四電晶體之一閘極引發一第二常數電壓。
本揭露之一些實施例提供一種互補金屬氧化物半導體多次可程式記憶體架構。該互補金屬氧化物半導體多次可程式記憶體架構包括一第二電晶體、一第三電晶體、一第四電晶體、一第一電路、一第二電路、以及一第三電路。該第一電路被配置以在該第二電晶體之一汲極引發一第一常數電壓。該第二電路被配置以在該第四電晶體之一閘極引發一第二常數電壓。該第三電路被配置以在該第三電晶體之一閘極引發一第三常數電壓。
本揭露之一些實施例提供一種操作多次可程式記憶體架構之方法。該方法包括使用一第四電路以決定該多次可程式記憶體架構之一第一電壓是否低於一第一特定電壓；以及 使用一第五電路以在該第一電壓低於該第一特定電壓時，提供一第二特定電壓至該多次可程式記憶體架構。
本揭露雖以較佳實施例揭露如上，使得本領域具有通常知識者能夠更清楚地理解本揭露的內容。然而，本領域具有通常知識者應理解到他們可輕易地以本揭露做為基礎，設計或修改流程以及操作不同的多次可程式記憶體架構/多次可程式記憶體架構操作方法進行相同的目的和/或達到這裡介紹的實施例的相同優點。因此本揭露之保護範圍當視後附之申請專利範圍所界定者為準。
在此提供各種實施例之操作方法。在此所述之部分或所有操作之順序並非用以暗示上述操作必須依照所述之順序進行。所屬技術領域具有通常知識者將可理解替代之順序亦可具有本發明之優點。此外，必須了解的是本發明之每個實施例並未提供所有之操作方法。此外，必須了解的是並非所有之操作皆描述於實施例中。
此外，在此所述之”範例”係指實例、例證等，以及非必要為有利的。應用中所述之”或者”係指包含之意而非排除之意。此外，應用中所述之”一個”可為”一個或以上”，除非內容具體地或清楚地指出其代表一單一型態。同時，A以及B之少一者係指A或B或者A以及B兩者皆是。除此之外，所述之”包含”、”具有”或者相關之詞彙係指”包括”之意。此外，除非具體地指出，”第一”、”第二”或者類似之詞彙係用以表示時間方面、空間方面、順序等。相當地，上述之方式僅用以辨識、命名特徵、元件、物件等。舉例來說，第一通 道以及第二通道通常與通道A以及通道B或者兩個不同或者兩個相同或相似之通道。
以及，儘管所揭露之範例係以一個或多個實施方式顯示以及描述，熟悉此技藝之人士可藉由閱讀以及了解本發明以及附屬之圖式以進行類似之更動或修改。所揭露之實施例包括所有更動以及修改以及僅受下述之申請專利範圍所限制。特別是上述構件(例如元件、資源等)所執行之各種功能，除非另外之說明，否則係用以描述對應之構件所執行之特定功能(例如功能上相同)，縱使描述結構與所揭露之架構並不相同。此外，儘管本發明所揭露之特定特徵係已揭露於現有技術中，但上述之特徵可與其他一個或多個特徵結合以達成預期的以及有利於任何已知或特定之應用。
100‧‧‧多次可程式記憶體架構
102‧‧‧第一電壓源
104‧‧‧第二節點
106‧‧‧第三節點
108‧‧‧第一節點
110‧‧‧第一電晶體
112‧‧‧第二電晶體
114‧‧‧第四節點
116‧‧‧第五節點
118‧‧‧第三電晶體
120‧‧‧節點
122‧‧‧第六節點
124‧‧‧第四電晶體
126‧‧‧第七節點
128‧‧‧第五電晶體
130‧‧‧第二電壓源

Claims (6)

  1. 一種多次可程式記憶體架構，包括：一第一電晶體，包括一第一源極/汲極；一第二電晶體，包括一第一源極/汲極，其中該第一電晶體之該第一源極/汲極和該第二電晶體之該第一源極/汲極直接耦接至一節點；一第三電晶體，被操作以耦接在該節點和一位元線之間；一第四電晶體，被操作以耦接在該位元線和一電壓源之間，且被操作以耦接在該第三電晶體和該電壓源之間；一第一電路，被配置以在該第二電晶體之一第二源極/汲極引發一第一常數電壓；以及一第二電路，被配置以在該第四電晶體之一閘極引發一第二常數電壓。
  2. 如申請專利範圍第1項所述之多次可程式記憶體架構，更包括一第五電晶體，其中該第二電晶體包括一第一N型金屬氧化物半導體電晶體，該第三電晶體包括一第二N型金屬氧化物半導體電晶體，且該第五電晶體包括一浮閘金屬氧化物半導體場效電晶體。
  3. 如申請專利範圍第2項所述之多次可程式記憶體架構，其中該第一電晶體包括一第一P型金屬氧化物半導體電晶體，該第四電晶體包括一第三N型金屬氧化物半導體電晶體，且該第四電晶體之該閘極被連接至一控制信號。
  4. 如申請專利範圍第3項所述之多次可程式記憶體架構，其中該第五電晶體之一閘極被連接至一字元線。
  5. 一種互補金屬氧化物半導體多次可程式記憶體架構，包括：一第二電晶體、一第三電晶體、以及一第四電晶體；一第一電路，被配置以在該第二電晶體之一汲極引發一第一常數電壓；一第二電路，被配置以在該第四電晶體之一閘極引發一第二常數電壓；一第三電路，被配置以在該第三電晶體之一閘極引發一第三常數電壓；一第一電壓源；以及一第五電路，被配置以在該第一電壓源提供之電壓低於一第一特定電壓時，在該第二電路引發一第四電壓。
  6. 如申請專利範圍第5項所述之互補金屬氧化物半導體多次可程式記憶體架構，包括一浮閘金屬氧化物半導體場效電晶體，該浮閘金屬氧化物半導體場效電晶體之一源極被連接至一第二電壓源。
TW103146205A 2014-01-31 2014-12-30 多次可程式記憶體架構以及互補金屬氧化物半導體多次可程式記憶體架構 TWI566247B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US14/169,763 US9478297B2 (en) 2014-01-31 2014-01-31 Multiple-time programmable memory

Publications (2)

Publication Number Publication Date
TW201543487A TW201543487A (zh) 2015-11-16
TWI566247B true TWI566247B (zh) 2017-01-11

Family

ID=53731448

Family Applications (2)

Application Number Title Priority Date Filing Date
TW105134700A TWI645408B (zh) 2014-01-31 2014-12-30 操作多次可程式記憶體架構之方法
TW103146205A TWI566247B (zh) 2014-01-31 2014-12-30 多次可程式記憶體架構以及互補金屬氧化物半導體多次可程式記憶體架構

Family Applications Before (1)

Application Number Title Priority Date Filing Date
TW105134700A TWI645408B (zh) 2014-01-31 2014-12-30 操作多次可程式記憶體架構之方法

Country Status (4)

Country Link
US (2) US9478297B2 (zh)
KR (1) KR101731685B1 (zh)
CN (1) CN104821181B (zh)
TW (2) TWI645408B (zh)

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020105831A1 (en) * 2001-02-02 2002-08-08 Samsung Electronics Co., Ltd. Sense amplifier circuit for a flash memory device
US20030012063A1 (en) * 2001-06-21 2003-01-16 Pien Chien Content addressable memory cell
US20050146932A1 (en) * 2003-12-31 2005-07-07 Chien-Hsing Lee [nonvolatile memory structure]
US20120236635A1 (en) * 2010-06-17 2012-09-20 Ching Wen-Hao Logic-Based Multiple Time Programming Memory Cell
US20130279266A1 (en) * 2012-04-24 2013-10-24 Lee Wang Complementary electrical erasable programmable read only memory
US20130301358A1 (en) * 2012-05-08 2013-11-14 SanDisk Technologies, Inc. Bit line bl isolation scheme during erase operation for non-volatile storage

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5973957A (en) 1997-09-16 1999-10-26 Intel Corporation Sense amplifier comprising a preamplifier and a differential input latch for flash memories
JP3346273B2 (ja) * 1998-04-24 2002-11-18 日本電気株式会社 ブースト回路および半導体記憶装置
JP3471251B2 (ja) * 1999-04-26 2003-12-02 Ｎｅｃエレクトロニクス株式会社 不揮発性半導体記憶装置
KR101044796B1 (ko) * 2004-01-13 2011-06-29 삼성전자주식회사 휴대용 데이터 저장 장치
US7277315B2 (en) * 2005-12-14 2007-10-02 Etron Technology, Inc. Multiple power supplies for the driving circuit of local word line driver of DRAM
US7697349B2 (en) * 2007-08-30 2010-04-13 Macronix International Co., Ltd. Word line boost circuit and method
JP2009146467A (ja) * 2007-12-11 2009-07-02 Toshiba Corp 半導体集積回路装置
KR100913958B1 (ko) * 2007-12-27 2009-08-26 주식회사 하이닉스반도체 반도체 소자
CN101620886B (zh) 2008-07-02 2012-01-25 中芯国际集成电路制造(上海)有限公司 用于闪存器件的字线增压器
JP2010027186A (ja) * 2008-07-24 2010-02-04 Toshiba Corp 半導体記憶装置
KR101001145B1 (ko) * 2008-12-26 2010-12-17 주식회사 하이닉스반도체 상변환 메모리 장치의 내부전압 생성회로 및 생성방법
JP5328525B2 (ja) * 2009-07-02 2013-10-30 ルネサスエレクトロニクス株式会社 半導体装置
JP5584895B2 (ja) * 2009-10-08 2014-09-10 ルネサスエレクトロニクス株式会社 半導体信号処理装置
EP2541600B1 (en) 2011-06-29 2018-02-14 eMemory Technology Inc. Non-volatile semiconductor memory cell with dual functions and method of operating thereof
US9024679B2 (en) * 2011-07-25 2015-05-05 Macronix International Co., Ltd. Standby charge pump system
US9171631B2 (en) * 2012-04-23 2015-10-27 Kabushiki Kaisha Toshiba Semiconductor memory device and method for controlling the same
US9159434B2 (en) * 2012-04-27 2015-10-13 Macronix International Co., Ltd. Bit line bias circuit with varying voltage drop

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020105831A1 (en) * 2001-02-02 2002-08-08 Samsung Electronics Co., Ltd. Sense amplifier circuit for a flash memory device
US20030012063A1 (en) * 2001-06-21 2003-01-16 Pien Chien Content addressable memory cell
US20050146932A1 (en) * 2003-12-31 2005-07-07 Chien-Hsing Lee [nonvolatile memory structure]
US20120236635A1 (en) * 2010-06-17 2012-09-20 Ching Wen-Hao Logic-Based Multiple Time Programming Memory Cell
US20130279266A1 (en) * 2012-04-24 2013-10-24 Lee Wang Complementary electrical erasable programmable read only memory
US20130301358A1 (en) * 2012-05-08 2013-11-14 SanDisk Technologies, Inc. Bit line bl isolation scheme during erase operation for non-volatile storage

Also Published As

Publication number Publication date
US20170040063A1 (en) 2017-02-09
TWI645408B (zh) 2018-12-21
CN104821181A (zh) 2015-08-05
TW201543487A (zh) 2015-11-16
KR101731685B1 (ko) 2017-04-28
TW201705143A (zh) 2017-02-01
US9478297B2 (en) 2016-10-25
US20150221383A1 (en) 2015-08-06
US9613710B2 (en) 2017-04-04
CN104821181B (zh) 2019-07-19
KR20150091220A (ko) 2015-08-10

Similar Documents

Publication Publication Date Title
TWI545568B (zh) 記憶體及其操作電壓開關電路的方法
JP6704208B2 (ja) Ｓｔｔ−ｍｒａｍからなるデータ・セルのデータ状態を検知するシステムおよび方法
TWI715871B (zh) 改良式快閃記憶體單元與相關解碼器
TWI595493B (zh) Semiconductor memory devices and memory systems
WO2015025391A1 (ja) ツインセルの記憶データをマスクして出力する半導体装置
US10236068B2 (en) Sensing amplifier comprising bias circuitry coupled to bit line and dummy bitline for performing read operation in flash memory devices
US20130279266A1 (en) Complementary electrical erasable programmable read only memory
US9824766B2 (en) Semiconductor device including nonvolatile memory configured to switch between a reference current reading system and a complementary reading system
US9275732B2 (en) Write buffer for resistive random access memory
US9589630B2 (en) Low voltage current reference generator for a sensing amplifier
TWI713968B (zh) 組態用於存取快閃記憶體單元之陣列行及列的設備
TW201643882A (zh) 快閃路徑中的高速高電壓耐受性電路
TW201822209A (zh) 用於讀取陣列中快閃記憶體單元之帶位元線預充電電路的改良感測放大器
TWI566247B (zh) 多次可程式記憶體架構以及互補金屬氧化物半導體多次可程式記憶體架構
TWI574267B (zh) Read circuit for nonvolatile memory devices
TWI755829B (zh) 記憶體元件及其操作方法
JP6069544B1 (ja) ラッチ回路及び半導体記憶装置
TWI512738B (zh) 反熔絲非揮發性記憶體之寫入與讀取電路
TW201338421A (zh) 準位轉換電路