KR100642613B1 - 불휘발성 메모리 회로 - Google Patents

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Abstract

본 발명은 독출, 기록을 용이하게 하는 불휘발성 메모리 회로를 제공한다.
특히, 다치 또는 아날로그치를 기억하는 경우에 유효하다. 본 발명은, 플로팅 게이트를 갖는 기억용 트랜지스터(Nc)와, 플로팅 게이트를 갖는 귀환용 트랜지스터(Nf)를 소스 공통으로 접속하여, 양 트랜지스터의 드레인 측에 부하 회로를 설치한다. 그리고, 기억용 트랜지스터(Nc)의 드레인과 귀환용 트랜지스터(Nf)의 플로팅 게이트 사이에 부귀환 회로를 설치한다. 부귀환 회로의 예로서는 기억용 트랜지스터의 드레인에 게이트가 접속되어, 게이트 전압에 따른 전압을 출력 단자에 생성하는 출력 트랜지스터(P2)이다. 이 출력 단자와 귀환용 트랜지스터의 플로팅 게이트가 접속된다. 이러한 메모리 회로에서는 기억용 트랜지스터(Nc)의 플로팅 게이트의 전하량에 따른 전압치와 출력 단자(OUT)의 출력 전압치가 동일하게 되도록 동작하기 때문에, 기억용 트랜지스터의 플로팅 게이트의 전압치를 직접 검출할 수 있다.
불휘발성 메모리, 기억용 트랜지스터, 부귀환 회로, 출력 트랜지스터, 플로팅 게이트

Description

불휘발성 메모리 회로{NONVOLATILE MEMORY CIRCUIT}
본 발명은 플로팅 게이트를 갖는 불휘발성 메모리 회로에 관한 것으로써, 특히, 플로팅 게이트를 갖는 기억용 트랜지스터의 플로팅 게이트의 전압을 직접 독출할 수 있는 불휘발성 메모리 회로에 관한 것이다.
플로팅 게이트를 갖는 트랜지스터를 메모리 셀에 이용한 불휘발성 메모리는 전원을 끈 후에도 데이터를 기억할 수 있어, 여러 가지 형태로 이용된다.
종래의 불휘발성 메모리 회로는 메모리 셀의 트랜지스터의 플로팅 게이트 내에 전하를 주입함으로써 그 임계치 전압을 높게 하여 기록(프로그램)을 하고, 플로팅 게이트로부터 전하를 추출함으로써 그 임계치 전압을 낮게 하여 소거를 한다. 임계치 전압이 높은 상태를 데이터「0」, 임계치 전압이 낮은 상태를 데이터 「1」로 하여, 메모리 셀에는 2진 데이터가 기억된다.
이러한 2진 데이터를 독출할 때, 메모리 셀의 트랜지스터의 제어 게이트에 소정의 독출 전압을 인가하여, 그 때의 임계치 전압의 상태에 따라서 트랜지스터를 흐르는 전류치를 검출한다. 그 경우, 기준용 트랜지스터의 게이트에 상기 2개의 임계치 전압의 중간의 기준 전압이 인가되어, 상기 메모리 셀의 트랜지스터로부터의 전류와 기준용 트랜지스터로부터의 기준 전류가 비교된다.
이러한 기준용 트랜지스터로부터의 기준 전류를 이용함으로써, 기록(프로그램) 동작 및 소거 동작도 행해진다. 즉, 기록시에는 메모리 셀의 트랜지스터로부터의 전류치가 기준 전류보다 작아질 때까지, 그 플로팅 게이트에 전하를 주입한다. 또한 소거시에는 메모리 셀의 트랜지스터로부터의 전류치가 기준 전류보다 커질 때까지, 그 플로팅 게이트로부터 전하를 방출한다.
그러나, 메모리 셀의 기억 정보가 고밀도화 됨에 따라, 메모리 셀이 유지하여야 할 정보가, 다치 또는 아날로그치로 되는 경향이 있다. 즉, 메모리 셀에 n치의 데이터를 기억하는 경우는 플로팅 게이트에 n 단계의 전하 주입량을 설정하여, 그것에 따라 n 단계의 임계치 전압의 차이를 독출할 필요가 생긴다.
그 경우, 종래의 메모리 셀 트랜지스터로부터의 전류와 기준용 트랜지스터로부터의 전류를 비교하는 방법에서는 다치화(多値化) 또는 아날로그화한 기억 정보를 독출하는 것은 곤란하다. 즉, 종래의 방법에 따르면, n 값의 기억 정보를 독출하기 위해서는 기준용 트랜지스터에 n-1 종류의 기준 전압을 인가하여, n-1 종류의 기준 전류와 기억용 트랜지스터로부터의 전류를 차례대로 비교할 필요가 있기 때문이다.
이와 같이, 메모리 셀 트랜지스터의 플로팅 게이트에 전하를 주입하거나 또는 추출하여, 그 축적된 전하량을 메모리 셀 트랜지스터의 임계치 전압에 대응하는 기억용 트랜지스터의 전류치의 형태로 독출하는 방법에서는 장래의 다치화 또는 아날로그화에 대응하는 것이 매우 곤란하게 된다.
그래서, 본 발명의 목적은 플로팅 게이트를 갖는 기억용 트랜지스터의 정보 를 용이하게 독출할 수 있는 불휘발성 메모리 회로를 제공하는 데 있다.
더욱이, 본 발명의 목적은 플로팅 게이트를 갖는 기억용 트랜지스터에 정보를 용이하게 기록할 수 있는 불휘발성 메모리 회로를 제공하는 데 있다.
더욱이, 본 발명의 목적은 다치 또는 아날로그치를 기억하는 플로팅 게이트를 갖는 기억용 트랜지스터의 정보를 용이하게 독출할 수 있는 불휘발성 메모리 회로를 제공하는 데 있다.
더욱이, 본 발명의 목적은 다치 또는 아날로그치를 기억하는 플로팅 게이트를 갖는 기억용 트랜지스터에 정보를 용이하게 기록할 수 있는 불휘발성 메모리 회로를 제공하는 데에 있다.
또, 본 발명의 다른 목적은 플로팅 게이트를 갖는 기억용 트랜지스터가 기억할 수 있는 동적 범위를 넓힌 불휘발성 메모리 회로를 제공하는 데에 있다.
본 발명의 하나의 측면은 플로팅 게이트를 갖는 기억용 트랜지스터와, 플로팅 게이트를 갖는 귀환용 트랜지스터를 소스 공통으로 접속하여, 양 트랜지스터의 드레인측에 부하 회로를 설치한다. 그리고, 기억용 트랜지스터의 드레인과 귀환용 트랜지스터의 플로팅 게이트 사이에 부귀환 회로를 설치한다. 부귀환 회로의 예로서는 증폭용 출력 트랜지스터가 적합하며, 그 게이트가 기억용 트랜지스터의 드레인에 접속되고, 그 게이트 전압에 따른 전압이 출력 단자에 생성된다. 그리고, 이 출력 단자와 귀환용 트랜지스터의 플로팅 게이트가 접속된다.
이러한 구성의 메모리 회로에서는 기억용 트랜지스터의 플로팅 게이트의 전 하량에 따른 전압치와 출력 단자의 출력 전압치가 동일하게 되도록 동작하기 때문에, 기억용 트랜지스터의 플로팅 게이트의 전압치를 직접 검출할 수 있다. 따라서, 기억용 트랜지스터의 플로팅 게이트에 다치 또는 아날로그치의 정보를 용이하게 기록하고, 용이하게 독출할 수 있다. 또, 2진 값이 기억되는 경우도, 마찬가지로 독출 및 기록을 용이하게 할 수 있다.
상기한 목적을 달성하기 위해서 본 발명의 다른 측면은, 불휘발성 메모리 회로에 있어서, 기억용 플로팅 게이트를 갖는 기억용 트랜지스터와,
상기 기억용 트랜지스터와 소스가 공통으로 접속되어 귀환용 플로팅 게이트를 갖는 귀환용 트랜지스터와,
상기 기억용 트랜지스터 및 귀환용 트랜지스터에 접속된 부하 회로와,
상기 기억용 트랜지스터의 드레인에 게이트가 접속되어, 상기 게이트 전압에 따른 전압을 출력 단자에 생성하는 출력용 트랜지스터와,
상기 출력 단자와 상기 귀환용 플로팅 게이트 사이에 설치된 귀환로를 갖는 것을 특징으로 한다.
도 1은 본 발명의 실시예에 있어서의 불휘발성 메모리 회로를 도시한 회로도.
도 2는 본 실시예에 있어서의 불휘발성 메모리 회로의 변형예를 도시하는 도.
도 3은 도 2의 메모리 회로를 이용하여, 2×2의 매트릭스형으로 기억용 트랜 지스터를 배치한 경우의 예시 회로도.
도 4는 본 실시예에 있어서 불휘발성 메모리 회로의 다른 변형예를 도시하는 도.
도 5는 본 실시예에 있어서 불휘발성 메모리 회로의 또 다른 변형예를 도시하는 도.
도 6은 도 5를 개량한 예를 도시하는 도.
도 7은 도 4와 도 6을 조합시킨 불휘발성 메모리 회로를 도시한 도.
도 8은 도 4에 도 2의 전류원 트랜지스터를 설치한 예를 도시하는 도.
도 9는 도 5에 도 2의 전류원 트랜지스터를 설치한 예를 도시하는 도.
도 10은 도 6에 도 2의 전류원 트랜지스터를 설치한 예를 도시하는 도.
도 11은 도 1, 2, 4, 6의 모든 특징을 갖춘 불휘발성 메모리 회로를 도시한 도.
도 12는 도 11의 불휘발성 메모리 회로를 2행 2열의 셀 매트릭스에 적용한 경우의 회로도.
도 13은 본 실시예에 있어서의 불휘발성 메모리 회로의 기록 방식을 설명하기 위한 도.
도 14는 도 13의 회로를 이용한 기록 방법을 도시하는 그래프도.
도 15는 출력 비교기(20)의 회로예를 도시하는 도.
이하, 도면을 참조하여 본 발명의 실시예를 설명한다. 그러나, 이러한 실시 예가 본 발명의 기술적 범위를 한정하는 것은 아니다.
도 1은 본 발명의 실시예에 있어서 불휘발성 메모리 회로를 도시한 도면이다. 도 1에 나타낸 불휘발성 메모리 회로는 정보를 기억하는 기억용 트랜지스터 (Nc)와 귀환용 트랜지스터(Nf)가 소스 공통으로 접속되고, 이들 트랜지스터(Nc, Nf)의 드레인과 전원(Vcc) 사이에 P채널의 트랜지스터(P0, P1)로 이루어지는 커런트 미러 회로를 구성하는 부하 회로가 설치된다. 이 부하 회로의 트랜지스터(P0, P1)는 함께 포화 영역에서 동작하여, 양 게이트에 동일한 전압이 인가되어 동일한 전류를 공급하는 정전류원으로서 동작한다.
기억용 트랜지스터(Nc)는 플로팅 게이트와 제어 게이트를 갖는 N채널 트랜지스터이며, 귀환용 트랜지스터(Nf)도 플로팅 게이트와 제어 게이트를 갖는 N채널 트랜지스터이다. 양 트랜지스터의 공통으로 접속된 소스 단자는 접지 전위에 접속된다. 따라서, 트랜지스터(Nc, Nf) 및 부하 회로(P0, P1)에 의해, 비교기 회로가 구성된다. 이 비교기 회로에서, 양 트랜지스터의 제어 게이트에 소정의 동일한 전압이 인가되는 경우는 이들 플로팅 게이트의 전압에 따른 전류가 각각의 트랜지스터 (Nc, Nf)로 흘러, 기억용 트랜지스터(Nc)의 드레인 단자의 노드(n10)에 플로팅 게이트의 전압에 의존한 전압이 출력된다.
즉, 양 트랜지스터(Nc, Nf)는 플로팅 게이트의 전압과 제어 게이트의 전압의 조합에 의하여, 게이트·소스간 전압을 부여 받는다. 따라서, 플로팅 게이트에 전하가 많이 축적되어 그 전위가 낮아지면, 동일한 제어 게이트 전압이 인가되어 있더라도, 트랜지스터의 게이트·소스간 전압은 낮아져, 실질적으로 임계치 전압이 높아지도록 동작하여, 임피던스가 높아지고, 드레인 전류가 적어진다. 플로팅 게이트의 전하량이 감소하면, 그 반대로, 실질적으로 임계치 전압이 낮아지도록 동작하여, 임피던스가 낮아지고, 드레인 전류가 많아진다.
기억용 트랜지스터(Nc)의 드레인 단자인 노드(n10)는 P채널의 출력 트랜지스터(P2)의 게이트에 접속된다. 출력 트랜지스터(P2)의 소스는 전원(Vcc)에 접속되고, 그 드레인은 출력 단자(OUT)에 접속된다. 그 결과, 상기한 비교기 회로와 이 출력 트랜지스터(P2)로 연산 증폭기가 구성된다.
출력 단자(OUT)와 귀환용 트랜지스터(Nf)의 플로팅 게이트가, 귀환로(12)에 의해 접속된다. 이러한 구성에 의해, 기억용 트랜지스터(Nc)의 드레인 단자인 노드(n10)와, 귀환용 트랜지스터(Nf)의 플로팅 게이트 사이에는 부귀환 회로(10)가 설치되게 된다. 또한, 출력 트랜지스터(P2)에는 접지 전위와의 사이에 전류원이 되는 N채널 트랜지스터(N0)가 설치되고, 그 게이트에는 소정의 기준 전압(Vref)이 인가된다.
상기 부귀환 회로(10)를 설치한 결과, 출력 단자(OUT)의 전압은 기억용 트랜지스터(Nc)의 플로팅 게이트의 전압과 거의 같아지도록 제어된다. 도 1에 나타낸 메모리 회로의 동작은 소스가 공통 접속된 1쌍의 트랜지스터로 이루어지는 통상의 비교기 회로에, P채널의 출력 트랜지스터를 설치하여, 출력 트랜지스터의 드레인(출력 단자)을 비교기 회로의 반전 입력에 접속함으로써, 출력 단자가 비교기 회로의 비반전 입력의 전압과 거의 같아지는 동작과 같은 식이다.
즉, 기억용 트랜지스터(Nc)의 플로팅 게이트에 소정의 전하를 주입하여, 기 억용 트랜지스터(Nc)를 소정의 임계치 전압으로 제어한다. 그리고, 기억용 트랜지스터(Nc)와 귀환용 트랜지스터(Nf)의 제어 게이트(CG)에는 동등한 전압을 인가한다. 그 결과, 플로팅 게이트의 전위가 출력 단자에 그대로 출력된다.
예컨대, 미기록(미프로그램)의 상태에서, 기억용 트랜지스터(Nc)의 플로팅 게이트의 전하량이 적으면, 기억용 트랜지스터(Nc)의 임계치 전압은 낮다. 그 경우는 기억용 트랜지스터(Nc)를 흐르는 드레인 전류는 많고, 노드(n10)가 접지 전위측으로 저하된다. 이 때, 기억용 트랜지스터(Nc)의 임피던스는 낮아진다. 노드(n10)의 저하에 의해, 출력 트랜지스터(P2)가 보다 도통 상태가 되어, 출력 단자(OUT)의 전위가 올라간다. 이에 따라, 귀환용 트랜지스터(Nf)의 플로팅 게이트의 전위도 상승하여, 출력 단자(OUT)가 기억용 트랜지스터(Nc)의 플로팅 게이트의 전하에 의한 전압치와 거의 같아지면, 비교기는 좌우 밸런스가 잡힌 상태가 된다.
한편, 기록(프로그램)이 행하여져, 플로팅 게이트에 전하가 주입되어 임계치 전압이 상승하면, 기억용 트랜지스터(Nc)를 흐르는 드레인 전류가 감소한다. 이 드레인 전류의 감소에 따라, 노드(n10)의 전위가 상승하여, P채널형 트랜지스터(P2)의 게이트·소스간 전압이 작아지고, 트랜지스터(P2)의 소스·드레인간 전류가 감소하여, 출력 단자(OUT)의 전위가 저하된다.
그 결과, 출력 단자(OUT)가 귀환로(12)에 의해 접속되는 귀환용 트랜지스터 (Nf)의 플로팅 게이트의 전위도 저하된다. 이 전위의 저하는 귀환용 트랜지스터 (Nf)의 플로팅 게이트의 전위와 메모리 셀의 트랜지스터(Nc)의 전하가 주입된 플로팅 게이트의 전위와 거의 같아지는 상태까지 계속하여, 양 플로팅 게이트의 전위가 거의 같아지면, 비교기 회로의 양 트랜지스터(Nc, Nf)의 전류는 같아져, 회로는 밸런스가 잡힌 안정 상태로 된다.
이상과 같이, 도 1에 나타낸 불휘발성 메모리 회로는 기억용 트랜지스터(Nc)의 플로팅 게이트의 전위와 거의 동일한 전위가 항상 출력 단자(OUT)에 생기도록 동작한다. 따라서, 출력 단자(OUT)를 검출함으로써, 기억용 트랜지스터(Nc)의 플로팅 게이트에 축적된 전하량에 따른 전위를 알 수 있다. 즉, 기록시에는 이 출력 단자(OUT)의 전압을 검출하여, 플로팅 게이트에 주입한 전하량을 알 수 있고, 독출시에도 같은 식으로 그 전하량을 알 수 있다. 단, 소거시에는 제어 게이트(CG)에 마이너스 전압을 인가하고, 기억용 트랜지스터(Nc)의 소스에 전원 전압을 인가하여, 플로팅 게이트 내의 전하를 추출할 필요가 있다. 따라서, 소거시의 확인 동작은 소거 동작과 다른 상태로 행해진다.
따라서, 종래예와 같이, 플로팅 게이트에 축적된 전하량에 따른 임계치 전압의 차이를 트랜지스터의 전류치를 통해 간접적으로 검출하는 것이 아니라, 본 실시예의 메모리 회로는 기억용 트랜지스터의 플로팅 게이트에 축적된 전하량을 직접 검출할 수 있다. 그 결과, 다치의 정보나 아날로그치의 정보를 그대로 검출할 수 있어, 기록 및 독출이 용이하게 된다.
또, 본 실시예에 있어서, 기록 동작은 다른 말로 프로그램 동작이며, 플로팅 게이트에 전하(전자)를 주입하는 경우를 말한다. 그리고, 플로팅 게이트로부터 전하(전자)를 인출하는 동작을 소거라 칭한다.
도 2는 본 실시예에 있어서 불휘발성 메모리 회로의 변형예를 도시하는 도면 이다. 도 1과 동일한 부분에는 동일한 인용 번호를 부여하고 있다. 도 2의 메모리 회로는 메모리 셀용의 트랜지스터(Nc)와 귀환용 트랜지스터(Nf)의 공통 소스(n11)와 접지 전위 사이에 게이트가 소정의 기준 전압(Vref)에 접속된 전류원 트랜지스터(N1)가 설치된다. 이 트랜지스터(N1)를 제외하고는 도 1의 메모리 회로와 동일한 구성이다.
도 1의 메모리 회로의 경우는, 양 트랜지스터(Nc, Nf)의 공통 소스(n11)가 직접 접지 전위에 접속되어 있다. 따라서, 양 트랜지스터(Nc, Nf)가 도통 상태를 유지하여, 비교기 회로가 유효하게 동작하기 위해서는 플로팅 게이트와 제어 게이트에 의한 게이트·소스간 전압이 임계치 전압을 초과하여 양 트랜지스터에 전류가 흐르고 있을 필요가 있다. 따라서, 소정 전압이 제어 게이트에 인가되어 있는 상태에서는 플로팅 게이트가 취할 수 있는 전압의 범위는 어느 전압보다 낮게 할 수는 없다. 즉, 제어 게이트 전압은 플로팅 게이트의 전하량에 의해 결정되는 임계치 전압보다 높은 영역일 필요가 있기 때문에, 동일한 제어 게이트 전압에 대해서는 플로팅 게이트에 주입할 수 있는 전하의 양에 제한이 있어, 동적 범위가 좁아진다.
이에 대하여, 도 2의 메모리 회로에서는 공통 소스(n11)와 접지 전위와의 사이에 양 트랜지스터(Nc, Nf)의 공통 소스에 항상 정전류를 공급하는 트랜지스터 (N1)가 설치되어 있다. 따라서, 공통 소스(n11)는 트랜지스터(N1)의 정전류에 의해 인하되어, 양 트랜지스터(Nc, Nf)의 동작 영역을 넓힐 수 있어, 동적 범위가 넓어진다.
도 2의 메모리 회로의 예에서는 출력 트랜지스터(P2)의 정전류원인 트랜지스 터(N0)의 게이트와, 비교기 회로의 정전류원인 트랜지스터(N1)는 동일한 게이트 전압(Vref)을 공급 받는다.
도 2의 메모리 회로의 경우도, 출력 단자(OUT)에, 기억용 트랜지스터(Nc)의 플로팅 게이트의 전압과 거의 동일한 전압이 생성되어, 기억용 트랜지스터(Nc)에 주입되는 전하량의 검출을 용이하게 할 수 있다. 따라서, 다치 또는 아날로그치를 기억하는 플로팅 게이트를 갖는 기억용 트랜지스터의 정보를 용이하게 독출할 수 있다.
도 3은 도 1의 메모리 회로를 이용하여, 2×2의 매트릭스형으로 기억용 트랜지스터를 배치한 경우의 회로예이다. 커런트 미러 회로를 구성하는 트랜지스터(P0, P1), 출력 트랜지스터(P2), 출력 단자(OUT), 귀환용 트랜지스터(Nf) 및 전류원 트랜지스터(N0)는 도 1과 동일하다.
도 3의 회로예에서는, 4개의 메모리 셀(MC00∼MC11)이 기억용 트랜지스터 (Nc)로 구성되고, 이들 트랜지스터의 소스 단자는 소스선(SL0, SL1)을 통해 귀환용 트랜지스터(Nf)의 소스에 접속된다. 메모리 셀을 구성하는 기억용 트랜지스터는 드레인이 비트선(BL0, BL1)에 각각 접속되고, 제어 게이트가 워드선(WL0, WL1)에 각각 접속된다. 비트선(BL0, BL1)은 칼럼 선택 신호(CL0, CL1)에 의해 도통하는 칼럼 게이트(Nc10, Nc11)를 통해, 커런트 미러 회로를 구성하는 트랜지스터(P1)에 접속된다. 또, 귀환용 트랜지스터(Nf)의 제어 게이트는 더미 워드선(DWL)에 접속되어, 그 더미 워드선(DWL)은 선택된 워드선(WL0, WL1)과 동일한 전압이 인가된다. 워드선 및 더미 워드선은 워드 드라이버(WD)에 의해 소정의 전압으로 구동된다.
도 3의 메모리 회로에서는 워드 드라이버(WD)에 의해 워드선이 선택되고, 칼럼 선택 신호(CL0, CL1)에 의해 비트선이 선택된다. 그리고, 기록시(프로그램시)에는 예컨대 프로그램 제어 회로(14)에 의해, 선택된 비트선이 전원 전압(Vcc)보다 높은 기록 전압(Vpp)으로 되고, 워드 드라이버(WD)에 의해 선택된 워드선이 전원 전압(Vcc)으로 구동된다. 또, 그 때 소스선(SL)은 접지 전위에 접속된다. 그 결과, 선택된 메모리 셀(MC)의 트랜지스터의 플로팅 게이트에 전하(전자)가 주입된다.
그 후, 프로그램 제어 회로(14)의 출력이 독출 전압(Vcc)이 되면, 도 3의 회로는 도 1의 메모리 회로와 동일한 구성이 된다. 즉, 메모리 셀을 구성하는 기억용 트랜지스터의 플로팅 게이트의 전압과 거의 동일한 전압이 출력 단자(OUT)에 생성된다. 따라서, 출력 단자(OUT)에 예컨대 오퍼레이션 증폭기 등을 설치함으로써, 메모리 셀의 트랜지스터의 플로팅 게이트에 축적된 전하량에 따라 플로팅 게이트의 전압치를 직접 검출할 수 있다. 이 독출 동작 또는 기록후의 확인 동작에서는 워드 드라이버(WD)는 선택 워드선(WL)과 더미 워드선(DWL)을 동일한 독출 전압으로 구동한다.
도 3의 불휘발성 메모리 회로에서, 소거는 도시하지 않은 회로에 의해, 워드선(WL)이 마이너스 전압(예컨대 -9 V)으로, 소스선(SL)이 전원(Vcc)으로 제어됨으로써, 플로팅 게이트로부터 전하(전자)가 추출된다. 소거후의 확인 동작은 상기 독출 동작과 동일하게 행해진다.
도 4는 본 실시예에 있어서 불휘발성 메모리 회로의 또 다른 변형예를 도시하는 도면이다. 도 1 또는 도 2에 도시한 불휘발성 메모리 회로에서는 플로팅 게이 트의 전하량을 증가시켜 기억용 트랜지스터(Nc)의 임계치 전압을 높게 하면, 그 임피던스가 높아진다. 그 결과, 기억용 트랜지스터의 드레인 전압이 지나치게 높아져, 기억용 트랜지스터(Nc)가 실질적으로 프로그램 상태로 되어, 불필요한 전하의 주입(기록)이 행해진다. 그래서, 이 불필요한 기록 상태를 방지하기 위해서, 도 4의 예에서는 드레인 전압을 억제하는 클램프 회로를 설치한다.
이 드레인 전압을 억제하는 클램프 회로는 N채널 트랜지스터(N3, N4)로 구성되고, 이들 트랜지스터의 게이트에는 기억용 트랜지스터(Nc) 또는 귀환용 트랜지스터(Nf)의 드레인 전압이 상승함에 따라서 하강하는 전압(n13)이 인가된다. 이에 따라, 드레인 전압이 상승하고자 하면, 노드(n13)가 저하하여, 트랜지스터(N3, N4)의 도통도(導通度)를 내려, 양 트랜지스터(Nc, Nf)의 드레인 전압이 상승하는 것을 억제한다.
도 4의 예에서는 귀환용 트랜지스터(Nf)의 드레인 단자(n12)가 피드백 회로의 N채널 트랜지스터(N5)의 게이트에 접속된다. 피드백 회로는 게이트가 접지에 접속되고, 소스가 전원(Vcc)에 접속된 P채널 트랜지스터(P7)와, 저항(R1, R2)에 의해 분압된 정전압(V1)이 게이트에 인가되는 N채널 트랜지스터(N6)와, 트랜지스터(N5)로 구성된다.
이 피드백 회로에서 트랜지스터(P7)는 정전류를 공급하는 부하 회로이다. 트랜지스터(N5)는 귀환용 트랜지스터(Nf)의 드레인 단자(n12)가 상승하면 그 전류가 증가한다. 그에 따라, 노드(n13)의 전압이 하강하고, 클램프 회로(N3, N4)의 게이트 전압이 하강하여, 기억용 트랜지스터(Nc, Nf)의 드레인 전압이 필요 이상으로 상승하는 것을 방지한다. 단, 노드(n13)는 트랜지스터(N6)에 의해 필요 이상으로 저하되는 일은 없으며, 따라서, 양 트랜지스터(Nc, Nf)의 드레인 전압은 소정 범위 내로 제한된다.
이러한 클램프 회로(N3, N4)을 설치하더라도, 기억용 트랜지스터(Nc)의 임계치 전압의 변화에 대응하여 노드(n10)의 전위가 변화되는 동작은 도 1, 2의 경우와 같다.
도 5는 본 실시예에 있어서 불휘발성 메모리 회로의 또 다른 변형예를 도시하는 도면이다. 이 예는 기억용 트랜지스터(Nc)를 CAM(Content Addressable Memory ) 방식으로 한 것이다. 도 5에 나타내는 바와 같이, 기억용 트랜지스터(Nc)는 독출용 트랜지스터(Nc1)와 기록용 트랜지스터(Nc2)로 구성된다. 독출용 트랜지스터 (Nc1)는 도 1, 2, 4의 기억용 트랜지스터(Nc)와 동일한 구성이다. 기록용 트랜지스터(Nc2)는 독출용 트랜지스터(Nc1)와, 플로팅 게이트, 제어 게이트 및 소스가 공통으로 접속된 구성이다.
이 CAM 방식의 메모리 셀의 트랜지스터에서는 기록용 트랜지스터(Nc2)의 드레인에 프로그램용 고전압(Vpp)을 인가하면서, 독출용 트랜지스터(Nc1)의 플로팅 게이트의 전하량의 변화(또는 임계치의 변화)를 감시할 수 있다. 따라서, 도 1, 2, 4의 불휘발성 메모리 회로와 같이, 일단 기억용 트랜지스터(Nc)에 전하를 주입한 후, 기억용 트랜지스터(Nc)의 플로팅 게이트의 전하량의 변화(임계치 전압의 변화)를 출력 단자(OUT)로부터 검출하는 기록 동작(프로그램)과 확인 동작을 시분할로 행할 필요가 없다.
특히, 본 실시예에 있어서의 불휘발성 메모리 회로의 경우, 기억용 트랜지스터(Nc)의 플로팅 게이트의 전압을, 출력 단자(OUT)에서 직접 감시할 수 있다. 따라서, 도 5와 같은 CAM 방식의 메모리 셀용 트랜지스터(Nc1, Nc2)를 이용함으로써, 기억용 트랜지스터의 플로팅 게이트에의 전하의 주입(프로그램)을, 출력 단자(OUT)에서 그 전하량의 변화를 감시하면서 행할 수 있다. 그 결과, 전하 주입 동작 기간과는 별도로 확인 동작 기간을 두는 것이 불필요하게 된다. 말하자면, 확인 동작이 가능하게 된다.
도 6은 도 5를 개량한 예를 도시하는 도면이다. 이 예에서는, 메모리 셀용 트랜지스터(Nc)를 독출용 트랜지스터(Nc1)와 기록용 트랜지스터(Nc2)로 구성하는 동시에, 그것과 쌍을 이루고 있는 귀환용 트랜지스터(Nf) 측도 같은 1쌍의 트랜지스터로 구성한다. 즉, 귀환용 트랜지스터(Nf)는 독출용 트랜지스터(Nc1)와 쌍을 이루는 트랜지스터(Nf1)와, 기록용 트랜지스터(Nc2)와 쌍을 이루는 더미 트랜지스터(Nf2)로 구성된다. 다른 구성은 도 5의 회로예와 동일하다.
메모리 셀용 트랜지스터 측의 기록용 트랜지스터(Nc2)의 드레인에는 프로그램용 전압(Vpp)이 인가되지만, 그것과 아울러, 귀환용 트랜지스터(Nf2)의 드레인에도 더미 전압(Vppref)이 인가된다.
이와 같이, 기억용 트랜지스터(Nc)와 귀환용 트랜지스터(Nf)를 함께 1쌍의 트랜지스터(Nc1, Nc2 및 Nf1, Nf2)로 함으로써, 비교기 회로의 밸런스가 거의 균등하게 되어, 출력 단자(OUT)에 기억용 트랜지스터(Nc)의 플로팅 게이트의 전압치를 정확하게 독출할 수 있다.
도 7은 도 4와 도 6을 조합시킨 불휘발성 메모리 회로를 도시한 도면이다. 즉, 도 6의 기억용 트랜지스터와 귀환용 트랜지스터를 각각 1쌍의 트랜지스터로 구성 하여, 독출을 하면서 플로팅 게이트로 전하 주입을 가능하게 하고, 또한, 트랜지스터(N3, N4)로 이루어지는 클램프 회로를 설치하여, 독출 동작에 있어서 기억용 트랜지스터(Nc1)의 드레인 전압이 상승하여 기록이 행해지지 않도록 한다. 클램프 회로의 구성 및 그 피드백 회로의 구성은 도 4의 예와 동일하다.
도 8은 도 4에 도 2의 전류원 트랜지스터를 설치한 예를 도시하는 도면이다. 도 4의 클램프 회로를 설치한 메모리 회로에 있어서, 공통 소스 단자(n11)와 접지 사이에 정전압(Vref)이 게이트에 인가되어 정전류를 공통 소스 단자에 공급하는 전류원 트랜지스터(N1)를 설치한다.
이 전류원 트랜지스터(N1)를 설치함으로써, 도 2에서 설명한 바와 같이, 기억용 트랜지스터에 기억할 수 있는 전압의 범위(동적 범위)를 넓게 할 수 있다. 그 이외의 구성은 도 4의 예와 동일하다.
도 9는 도 5에 도 2의 전류원 트랜지스터를 설치한 예를 도시하는 도면이다. 도 5의 불휘발성 메모리 회로에 있어서, 공통 소스 단자(n11)와 접지 사이에, 전류원 트랜지스터(N1)를 설치한다. 그것에 따라, 기록용 트랜지스터(Nc2)의 소스 단자는 프로그램 동작을 위해 접지에 직접 접속된다.
도 10은 도 6에 도 2의 전류원 트랜지스터를 설치한 예를 도시하는 도면이다. 도 6의 불휘발성 메모리 회로에 있어서, 공통 소스 단자(n11)와 접지 사이에 전류원 트랜지스터(N1)를 설치한다. 그것에 따라, 도 9의 경우와 같이, 기록용 트 랜지스터(Nc2)의 소스 단자는 프로그램 동작을 위해 접지에 직접 접속된다.
도 11은 도 1, 2, 4, 6의 모든 특징을 갖춘 불휘발성 메모리 회로를 도시한 도면이다. 즉, 도 11의 메모리 회로에서는 기억용 트랜지스터(Nc)와 귀환용 트랜지스터(Nf)의 공통 소스 단자(n11)와 접지 전압과의 사이에 정전류원 트랜지스터(N1)가 설치된다. 이에 따라, 기억 가능한 플로팅 게이트의 전압의 동적 범위가 넓어진다. 더욱이, 기억용 트랜지스터(Nc)에 불필요한 기록이 행해지지 않도록, 트랜지스터(N3, N4)로 이루어지는 클램프 회로가 설치된다.
그리고, 기억용 트랜지스터(Nc)와 귀환용 트랜지스터(Nf)는 각각 한쌍의 트랜지스터(Nc1, Nc2 및 Nf1, Nf2)로 구성되어, 플로팅 게이트 전압을 감시하면서, 플로팅 게이트에 전하 주입을 할 수 있다. 더구나, 비교기 회로의 좌우의 회로 구성은 거의 동일하고 밸런스가 잡혀 있기 때문에, 기억용 트랜지스터(Nc)의 플로팅 게이트의 전압이 정확히 출력 단자(OUT)에 생성된다.
도 12는 도 11의 불휘발성 메모리 회로를 2행 2열의 셀 매트릭스에 적용한 경우의 회로도이다. 도 12는 도 11에 나타낸 각각 한쌍의 기억용 트랜지스터(Nc1, Nc2)가 2행 2열의 합계 4개의 메모리 셀(MC00∼MC11)로서 배치된다. 도 12의 메모리 회로에서는 도 3의 경우와 달리, 각 메모리 셀이 1쌍의 트랜지스터(Nc1, Nc2)로 구성되기 때문에, 비트선과 소스선도 각각 한쌍의 구성이 된다. 또한, 도 12의 예에서는 도 11과 달리 소스선(SL)이 소스 전압 제어부(16)에 의해 제어된다.
메모리 셀(MC00)의 경우는 독출용 트랜지스터(Nc1)의 드레인은 비트선(BL0)에 접속되고, 소스는 소스선(SL0)에 접속되고, 제어 게이트는 워드선(WL0)에 접속 된다. 또, 기록용 트랜지스터(Nc2)의 드레인은 또 하나의 프로그램용의 비트선 (BLP0)에 접속되고, 소스는 소스 전압 제어부(16)에 접속된다. 기록용 트랜지스터 (Nc1)의 제어 게이트는 워드선(WL0)에 접속되고, 플로팅 게이트는 독출용 트랜지스터(Nc1)의 플로팅 게이트와 공통이다.
다른 메모리 셀(MC01∼MC11)도 같은 방식의 구성이다. 독출용 트랜지스터에 접속되는 비트선(BL0, BL1)은 칼럼 게이트(Nc10, Nc11)를 통해, 커런트 미러 회로의 트랜지스터(P1)에 접속된다. 또, 비트선(BL0, BL1)과 칼럼 게이트(Nc10, Nc11) 사이에는 클램프 회로로서 트랜지스터(N30, N31)가 설치된다.
또, 기록용 트랜지스터에 접속되는 프로그램용 비트선(BLP0, BLP1)은 별도의 칼럼 게이트(NP0, NP1)를 통해 프로그램 제어 회로(14)에 접속된다. 이에 따라, 선택된 메모리 셀의 기록용 트랜지스터(Nc2)의 드레인에는 프로그램 전압(Vpp)이 인가된다. 기록용 트랜지스터(Nc2)의 소스 단자는 상기 소스 전압 제어부(16)에 접속된다. 이에 따라, 선택된 메모리 셀의 기록용 트랜지스터(Nc2)의 소스에는 프로그램시에는 접지 전위가, 소거시에는 전원 전압(Vcc)이 각각 인가된다.
메모리 셀의 트랜지스터의 플로팅 게이트 전압을 검출하기 위한 귀환용 트랜지스터(Nf)도 도 11과 같이, 1쌍의 트랜지스터(Nf1, Nf2)로 구성되고, 이 1쌍의 트랜지스터는 플로팅 게이트가 공통이며, 출력 단자(OUT)에 접속된다. 또한, 트랜지스터(Nf2)의 드레인에는 더미의 전압(Vppref) 등이 인가된다. 귀환용 트랜지스터 (Nf1, Nf2)의 제어 게이트에는 더미 워드선(DWL)에 의해 통상의 워드선과 동일한 전압이 인가된다.
도 12에 나타낸 메모리 회로를 이용함으로써, 도 11의 경우와 같이, 각 메모리 셀(MC00∼MC11)에 대하여, 프로그램 제어 회로(14), 소스선 제어부(16) 및 워드 드라이버(WD)에 의해, 기록용 트랜지스터(Nc2)의 드레인, 소스, 제어 게이트를 각각 프로그램 전압(Vpp), 접지, 전원 전압의 전하 주입 상태로 하면서, 독출용 트랜지스터(Nc1)를 이용하여 출력 단자(OUT)에서 그 플로팅 게이트로의 전하량에 따른 전압치를 직접 검출할 수 있다.
또, 소거 동작에서는 기록용 트랜지스터(Nc2)의 제어 게이트가 마이너스 전압(예컨대 -9 V), 드레인이 플로팅, 소스가 전원 전압(Vcc)으로 제어되어, 플로팅 게이트 내의 전하가 추출된다. 그리고, 소거 확인은 다시 제어 게이트를 소정 전압으로 제어하여, 출력 단자(OUT)로부터 플로팅 게이트의 전위를 검출할 수 있다.
[불휘발성 메모리 회로의 기록 회로의 예]
도 13은 상기 본 실시예에 있어서의 불휘발성 메모리 회로의 기록 방식을 설명하기 위한 도면이다. 도 13의 메모리 회로는 간단하게 하기 위해 도 10의 메모리 회로의 예이다. 도 13의 회로에서는 출력 단자(OUT)에 목표로 하는 플로팅 게이트 전압(Vtag) 또는 그 목표 직전의 전압(Vtag+α)과 출력 단자(OUT)를 비교하는 출력 비교기 회로(20)가 설치된다. 그리고, 이 출력 비교기 회로(20)가 프로그램 제어 회로(14)나 소스선 제어 회로(16)를 제어한다.
도 13에 나타낸 기록 회로를 이용함으로써, 기억용 트랜지스터(Nc)의 플로팅 게이트의 전하량을 보다 빠르게 또한 확실하게 목표치로 할 수 있다. 출력 비교기(20)에는 목표 전압치(Vtag)와 그 직전의 값(Vtag+α)이 주어진다.
도 14는 도 13의 회로를 이용한 기록 방법을 도시하는 그래프도이다. 횡축에 시간, 종축에 출력 단자(OUT)의 전압을 나타낸다. 플로팅 게이트에 전하를 주입하여 그 전압치를 내리는 경우는 시각(t1)에서, 기록용 트랜지스터(Nc2)에 대하여 제어 게이트(CG)를 전원 전압(Vcc)으로 하고, 프로그램 제어 회로(14)에 의해 드레인에 전원(Vcc)보다 높은 전압(Vpp)을 공급하고, 소스선 제어부(16)에 의해 소스 단자를 접지 전위(GND)로 한다. 이에 따라, 플로팅 게이트로 전하의 주입이 시작되어 플로팅 게이트의 전압이 저하된다.
시각(t2)에 있어서, 출력 단자(OUT)의 전압이 최초의 전압(V20)에서 목표 전압치(Vtag)보다 α만큼 높은 Vtag+α가 되면, 기록용 트랜지스터(Nc2)의 소스 전압을 접지 전위(GND)에서 백 바이어스 전위(Vbb)(예컨대 +2 V)로 변경한다. 이 변경 제어는 출력 비교기(20)에 의해 제어된다. 이러한 변경에 의해, 기록용 트랜지스터 (Nc2)의 플로팅 게이트로 전하 주입 속도가 저하된다. 그리고, 그 후 시각(t3)에서, 출력 단자(OUT)가 목표 전압(VTAG)에 달하면, 프로그램 제어 회로(14)에 의한 프로그램 전압(Vpp)의 인가를 정지한다.
반대로, 소거 동작에 있어서, 플로팅 게이트로부터 전하를 추출하여 플로팅 게이트 전압을 상승시키는 경우는 독출 동작과 다른 전압이 제어 게이트에 인가되기 때문에, 프로그램시와 같이 플로팅 게이트의 전위를 감시하면서 행할 수 없다. 따라서, 제어 게이트를 마이너스 전압, 드레인을 플로팅, 그리고 소스 전압을 전원 전압으로 제어하여 소거 동작이 행하여진다. 그리고, 소거 동작후에, 독출 상태로 제어하여, 플로팅 게이트의 전위를 확인한다.
도 13의 회로를 이용하면, 도 14에 나타내는 바와 같이, 출력 단자(OUT)의 전압을 출력 비교기(20)가 감시하면서, 목표 전압(Vtag)의 직전에서 플로팅 게이트로 전하 주입 속도를 저하시키고, 그 후의 목표 전압(Vtag)에서 전하 주입 정지를 확실하게 행할 수 있다.
도 15는 출력 비교기(20)의 회로예를 도시하는 도면이다. 도 15(A)는 차동 증폭기형의 비교기 회로이며, 소스가 공통 접속된 1쌍의 N채널 트랜지스터(N10, N11)와, 전류원 트랜지스터(N12)와, 커런트 미러 회로를 구성하는 P채널 트랜지스터(P10, P11)로 구성된다. 트랜지스터(N10)의 게이트에는 목표 전압(Vtag) 또는 그 직전의 전압(Vtag+α)이 인가되고, 트랜지스터(N11)의 게이트에는 출력 단자(OUT)의 전압이 인가된다. 이에 따라, 출력 단자(OUT)가 목표 전압(Vtag) 또는 그 직전 전압(Vtag+α)보다 낮으면, 트랜지스터(N10)의 드레인 단자(n20)는 L 레벨, 높으면 H 레벨이 된다. 이 신호(n20)에 의해, 도 13에 도시한 회로(14, 16)가 제어된다.
도 15(B)는 쵸퍼 비교기 회로(chopper comparator circuit)이다. 인버터 (INV)의 입력과 출력 사이에 단락용 스위치(SWZ)가 설치되어, 스위치(SWZ)를 단락함으로써, 인버터(INV)의 입력 단자(n21)와 출력 단자(n22)의 전위가 초기 설정된다. 인버터(INV)의 입력 단자(n21)에 커패시터(C)의 한쪽의 전극이 접속되고, 커패시터(C)의 다른 쪽의 전극에는 스위치(SW2)를 통해 목표 전압(Vtag) 또는 그 직전 전압(Vtag+α)이 인가되고, 또, 스위치(SW1)를 통해 출력 단자(OUT)가 인가된다.
최초에, 스위치(SWZ)를 단락하고, 스위치(SW2)를 단락하여 목표 전압(Vtag)(또는 그 직전 전압(Vtag+α))을 커패시터(C)에 인가한다. 이 초기 설정의 결과, 커 패시터(C)에 목표 전압(Vtag)이 인가된 상태로 인버터(INV)가 밸런스가 잡힌 상태가 된다.
다음에, 스위치(SWZ)를 오픈으로 하고, 스위치(SW2) 대신에 스위치(SW1)를 단락하여, 출력 단자(OUT)의 전위를 커패시터(C)에 인가한다. 이 때, 출력 단자(OUT)의 전압이 목표 전압(Vtag)(또는 그 직전 전압(Vtag+α))보다 낮으면, 인버터(INV)의 출력(n22)의 전압이 H 레벨로 되고, 또한, 출력 단자(OUT)의 전압이 목표 전압(Vtag)(또는 직전 전압(Vtag+α))보다 높으면, 인버터(INV)의 출력(n22)의 전압이 L 레벨이 된다.
출력 비교기 회로는 이 외에도 여러 가지 변형예를 생각할 수 있다.
상기 실시예에서는 기억용 트랜지스터에 다치 정보 또는 아날로그 정보를 기록하는 경우에, 기록이나 독출이 용이하게 된다고 설명했지만, 2진 정보를 기록하는 경우도, 플로팅 게이트의 전하량에 따른 전압치를 직접 검출할 수 있기 때문에, 마찬가지로 기록이나 독출이 용이하게 된다.
본 발명의 보호 범위는 상기 실시예에 의해 한정되는 것은 아니라, 어디까지나 청구범위의 기재에 의한 발명과 그 균등물에 미치는 것이다.
이상, 본 발명에 따르면, 기억용 트랜지스터의 플로팅 게이트에 축적된 전하량에 따라 전압치를 직접 검출할 수 있어, 다치의 정보 또는 아날로그 정보를 기록하는 경우에, 기록 및 독출을 용이하게 할 수 있다. 또한, 2진 정보를 기록하는 경우에도 이용할 수 있어, 그 경우도 기록 및 독출이 용이하게 된다.

Claims (8)

  1. 불휘발성 메모리 회로에 있어서,
    기억용 플로팅 게이트를 갖는 기억용 트랜지스터와,
    상기 기억용 트랜지스터와 소스가 공통으로 접속되고, 귀환용 플로팅 게이트를 갖는 귀환용 트랜지스터와,
    상기 기억용 트랜지스터 및 귀환용 트랜지스터의 드레인에 접속된 부하 회로와,
    상기 기억용 트랜지스터의 드레인에 게이트가 접속되어, 상기 게이트 전압에 따른 전압을 출력 단자에서 생성하는 출력용 트랜지스터와,
    상기 출력 단자와 상기 귀환용 플로팅 게이트의 사이에 설치된 귀환 경로를 포함하는 것을 특징으로 하는 불휘발성 메모리 회로.
  2. 제1항에 있어서, 상기 기억용 트랜지스터와 귀환용 트랜지스터의 공통 소스에 접속된 정전류 회로를 더 포함하는 것을 특징으로 하는 불휘발성 메모리 회로.
  3. 제1항 또는 제2항에 있어서, 상기 기억용 트랜지스터 및 귀환용 트랜지스터와, 상기 부하 회로의 사이에 설치되어 상기 양 트랜지스터 중 어느 하나의 드레인 전압이 반전하여 피드백된 게이트를 갖고, 상기 양 트랜지스터의 드레인 전압을 클램프하는 클램프용 트랜지스터를 더 포함하는 것을 특징으로 하는 불휘발성 메모리 회로.
  4. 제1항 또는 제2항에 있어서, 상기 기억용 트랜지스터는 제어 게이트, 상기 기억용 플로팅 게이트 및 소스를 공통으로 지니고, 드레인에 소정의 제어 전압이 인가되는 기록용 트랜지스터를 더 포함하는 것을 특징으로 하는 불휘발성 메모리 회로.
  5. 제4항에 있어서, 상기 귀환용 트랜지스터는 상기 기록용 트랜지스터와 거의 동등한 더미 트랜지스터를 더 포함하는 것을 특징으로 하는 불휘발성 메모리 회로.
  6. 제1항 또는 제2항에 있어서, 상기 기억용 트랜지스터의 상기 기억용 플로팅 게이트에 전하를 주입하면서 상기 출력 단자의 전위를 감시하고, 상기 출력 단자의 전위가 소정의 전위에 달했을 때, 상기 기억용 트랜지스터로의 상기 전하 주입을 완화하는 전압 제어 회로를 더 포함하는 것을 특징으로 하는 불휘발성 메모리 회로.
  7. 제6항에 있어서, 상기 전압 제어 회로는 상기 출력 단자의 전위가 상기 소정의 전위에 달했을 때, 상기 기억용 트랜지스터의 게이트·소스간 전압을 낮게 하는 것을 특징으로 하는 불휘발성 메모리 회로.
  8. 제6항에 있어서, 상기 전압 제어 회로는 상기 출력 단자의 전위가 상기 소정 의 전위에 달했을 때, 상기 기억용 트랜지스터의 소스 전압을 변경하는 것을 특징으로 하는 불휘발성 메모리 회로.
KR1020017016305A 1999-06-24 2000-02-28 불휘발성 메모리 회로 KR100642613B1 (ko)

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JP17861499A JP3933817B2 (ja) 1999-06-24 1999-06-24 不揮発性メモリ回路
JPJP-P-1999-00178614 1999-06-24

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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4663094B2 (ja) * 2000-10-13 2011-03-30 株式会社半導体エネルギー研究所 半導体装置
US6687155B2 (en) 2001-01-11 2004-02-03 Oki Electric Industry Co., Ltd. Analog storage semiconductor memory that uses plural write voltages and plural read voltages having different voltage levels
JP2002269994A (ja) * 2001-03-09 2002-09-20 Oki Electric Ind Co Ltd アナログ半導体メモリの冗長メモリ回路
US6600363B2 (en) * 2001-04-05 2003-07-29 Cornell Research Foundation, Inc. Folded floating-gate differential pair amplifier
US6867622B2 (en) * 2003-01-07 2005-03-15 Xicor, Inc. Method and apparatus for dual conduction analog programming
US7113017B2 (en) * 2004-07-01 2006-09-26 Intersil Americas Inc. Floating gate analog voltage level shift circuit and method for producing a voltage reference that operates on a low supply voltage
US6898123B2 (en) * 2003-01-07 2005-05-24 Intersil Americas Inc. Differential dual floating gate circuit and method for programming
US6870764B2 (en) * 2003-01-21 2005-03-22 Xicor Corporation Floating gate analog voltage feedback circuit
US6815983B2 (en) * 2003-01-28 2004-11-09 Xicor, Inc. Analog floating gate voltage sense during dual conduction programming
EP1453057B1 (en) * 2003-02-28 2008-12-24 STMicroelectronics S.r.l. Voltage regulation system for a multibit programming of a reduced integration area non volatile memory
US6985389B2 (en) * 2003-10-27 2006-01-10 Stmicroelectronics, Inc. Phase change based memory device and method for operating same
KR100719697B1 (ko) * 2005-10-10 2007-05-17 주식회사 하이닉스반도체 플래시 메모리 소자의 프로그램 방법
JP5081434B2 (ja) * 2006-11-20 2012-11-28 セイコーＮｐｃ株式会社 不揮発性半導体記憶装置
JP2009129470A (ja) * 2007-11-20 2009-06-11 Toshiba Corp 半導体記憶装置
JP5922935B2 (ja) * 2012-01-24 2016-05-24 エスアイアイ・セミコンダクタ株式会社 不揮発性メモリ装置の読出し回路
US10303998B2 (en) 2017-09-28 2019-05-28 International Business Machines Corporation Floating gate for neural network inference

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2829156B2 (ja) * 1991-07-25 1998-11-25 株式会社東芝 不揮発性半導体記憶装置の冗長回路
JPH05282881A (ja) * 1992-03-31 1993-10-29 Toshiba Corp 半導体記憶装置
JP3421365B2 (ja) * 1992-07-29 2003-06-30 直 柴田 半導体装置
JP3114611B2 (ja) 1996-03-28 2000-12-04 日本電気株式会社 半導体記憶装置
JP4031079B2 (ja) * 1997-02-10 2008-01-09 株式会社東芝 不揮発性半導体メモリ
ITMI981193A1 (it) * 1998-05-29 1999-11-29 St Microelectronics Srl Dispositivo circuitale e relativo metodo per la propgrammazione di una cella di memoria non volatile a singola tensione di

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