JPH0554690A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH0554690A JPH0554690A JP3210989A JP21098991A JPH0554690A JP H0554690 A JPH0554690 A JP H0554690A JP 3210989 A JP3210989 A JP 3210989A JP 21098991 A JP21098991 A JP 21098991A JP H0554690 A JPH0554690 A JP H0554690A
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- JP
- Japan
- Prior art keywords
- memory cell
- pulse
- cell array
- address
- circuit
- Prior art date
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Abstract
(57)【要約】
【構成】 冗長メモリーセルアレイの選択に必要な時間
だけビット線イコライズ信号及びビット線プリチャージ
信号の信号幅を長くする手段として前記正規メモリーセ
ルアレイに欠陥があるかい否かに応じて所定の出力を発
生する冗長アドレスデコーダ回路と、この冗長アドレス
デコーダ回路の出力を受けて所定のパルスを発生するパ
ルス発生回路と、さらにこのパルス発生回路の出力パル
スを受けて所定の長さのビット線プリチャージ信号及び
ビット線イコライズ信号を発生するための制御信号発生
回路により構成する。 【効果】 冗長メモリーセルアレイからのデータ読み出
し時の誤動作を防ぐ事が可能となる。
だけビット線イコライズ信号及びビット線プリチャージ
信号の信号幅を長くする手段として前記正規メモリーセ
ルアレイに欠陥があるかい否かに応じて所定の出力を発
生する冗長アドレスデコーダ回路と、この冗長アドレス
デコーダ回路の出力を受けて所定のパルスを発生するパ
ルス発生回路と、さらにこのパルス発生回路の出力パル
スを受けて所定の長さのビット線プリチャージ信号及び
ビット線イコライズ信号を発生するための制御信号発生
回路により構成する。 【効果】 冗長メモリーセルアレイからのデータ読み出
し時の誤動作を防ぐ事が可能となる。
Description
【０００１】
【産業上の利用分野】本発明は冗長回路を有する大容量
の半導体記憶装置に関する。
の半導体記憶装置に関する。
【０００２】
【従来の技術】半導体記憶装置は、市場の要求から大容
量化が進められてきた。これに伴い、メモリーセルの増
大及びメモリーセル構造の微細化によりプロセスのバラ
ツキやゴミによる一個の半導体記憶装置内に発生する不
良メモリーセルの割合も増加してきた。そこで冗長回路
を有する半導体記憶装置が使用されるようになってき
た。
量化が進められてきた。これに伴い、メモリーセルの増
大及びメモリーセル構造の微細化によりプロセスのバラ
ツキやゴミによる一個の半導体記憶装置内に発生する不
良メモリーセルの割合も増加してきた。そこで冗長回路
を有する半導体記憶装置が使用されるようになってき
た。
【０００３】以下に従来の冗長回路を有する半導体記憶
装置の回路及び動作について図３、図４を用いて説明を
行なう。Ａ0〜Ａnはメモリーセルの番地を指定するアド
レス信号であり、ＡＤＢ0〜ＡＤＢnはデコーダ回路３を
駆動するアドレス・バッファ回路であり、ＡＴＤ0〜Ａ
ＴＤnはアドレス信号の変化を検出し一定のパルスを発
生するためのパルス発生回路である。制御信号発生回路
１は前記ＡＴＤ0〜ＡＴＤnから発生されたパルスを受け
てビット線のイコライズ信号及びプリチャージ信号を発
生する。また２は冗長用のアドレスデコード回路であ
る。
装置の回路及び動作について図３、図４を用いて説明を
行なう。Ａ0〜Ａnはメモリーセルの番地を指定するアド
レス信号であり、ＡＤＢ0〜ＡＤＢnはデコーダ回路３を
駆動するアドレス・バッファ回路であり、ＡＴＤ0〜Ａ
ＴＤnはアドレス信号の変化を検出し一定のパルスを発
生するためのパルス発生回路である。制御信号発生回路
１は前記ＡＴＤ0〜ＡＴＤnから発生されたパルスを受け
てビット線のイコライズ信号及びプリチャージ信号を発
生する。また２は冗長用のアドレスデコード回路であ
る。
【０００４】以下に従来技術の動作について説明を行な
う。
う。
【０００５】アドレス信号Ａ0〜Ａnがアドレスバッファ
回路ＡＤＢ1〜ＡＤＢnに入力される。それを受けて前記
アドレスバッファ回路ＡＤＢ0〜ＡＤＢnはデコーダ回路
を駆動する。同時にＡＴＤ0〜nはアドレス信号Ａ0〜Ａn
の変化を検出して論理「Ｈ」のパルス（パルス幅Ｔ）を
発生させ、制御信号発生回路によりビット線がプリチャ
ージされる。次に前記アドレス信号に応じて、一つある
いは複数の通常のデコーダ出力が論理「Ｈ」レベルとな
る。通常のデコーダ出力が確定し、つづいてワード線ド
ライブ信号が出力され、ワード線が駆動され、論理
「Ｈ」になった後、メモリーセルが選択され、前記メモ
リーセルに記憶されていたデータがビット線に読み出さ
れる。読みだされたデータはセンスアンプ回路により増
幅され出力ドライバーを介し出力される。
回路ＡＤＢ1〜ＡＤＢnに入力される。それを受けて前記
アドレスバッファ回路ＡＤＢ0〜ＡＤＢnはデコーダ回路
を駆動する。同時にＡＴＤ0〜nはアドレス信号Ａ0〜Ａn
の変化を検出して論理「Ｈ」のパルス（パルス幅Ｔ）を
発生させ、制御信号発生回路によりビット線がプリチャ
ージされる。次に前記アドレス信号に応じて、一つある
いは複数の通常のデコーダ出力が論理「Ｈ」レベルとな
る。通常のデコーダ出力が確定し、つづいてワード線ド
ライブ信号が出力され、ワード線が駆動され、論理
「Ｈ」になった後、メモリーセルが選択され、前記メモ
リーセルに記憶されていたデータがビット線に読み出さ
れる。読みだされたデータはセンスアンプ回路により増
幅され出力ドライバーを介し出力される。
【０００６】同様にして冗長メモリーセルアレイ５を選
択する場合には、前記アドレス信号Ａ0〜Ａnにより一つ
あるいは、複数の通常のデコーダ出力が論理「Ｈ」にな
る。しかし、入力されたアドレス信号に対応したセルは
欠陥のあるセルであり冗長アドレスデコーダ１にプログ
ラムされたアドレスと一致するために、前記冗長アドレ
スデコーダの出力も論理「Ｈ」となる。これにより、通
常のデコーダ回路３の出力が論理「Ｌ」となり正規メモ
リーセルアレイ４は選択されない。またこの時すでに冗
長メモリーセルアレイ５のビット線は正規メモリーセル
アレイ４の選択経路で発生されたパルス幅Ｔのプリチャ
ージ及びイコライズ信号によりプリチャージ及びイコラ
イズが行われている。この後、ワード線及び列選択信号
が論理「Ｈ」に変化し冗長メモリーセルアレイ５よりデ
ータが読み出され、センスアンプ６によりデータは増幅
され出力バッファ７を介して出力される。
択する場合には、前記アドレス信号Ａ0〜Ａnにより一つ
あるいは、複数の通常のデコーダ出力が論理「Ｈ」にな
る。しかし、入力されたアドレス信号に対応したセルは
欠陥のあるセルであり冗長アドレスデコーダ１にプログ
ラムされたアドレスと一致するために、前記冗長アドレ
スデコーダの出力も論理「Ｈ」となる。これにより、通
常のデコーダ回路３の出力が論理「Ｌ」となり正規メモ
リーセルアレイ４は選択されない。またこの時すでに冗
長メモリーセルアレイ５のビット線は正規メモリーセル
アレイ４の選択経路で発生されたパルス幅Ｔのプリチャ
ージ及びイコライズ信号によりプリチャージ及びイコラ
イズが行われている。この後、ワード線及び列選択信号
が論理「Ｈ」に変化し冗長メモリーセルアレイ５よりデ
ータが読み出され、センスアンプ６によりデータは増幅
され出力バッファ７を介して出力される。
【０００７】
【発明が解決しようとする課題】従来技術において冗長
メモリーセルアレイを選択する場合、正規メモリーセル
アレイの行方向を選択するためのアドレス信号の変化を
検出するＡＴＤ回路によりパルスを発生させ、それを受
けて制御信号発生回路により一定のパルスを発生させ、
前記冗長メモリーセルアレイのビット線プリチャージ・
パルス及びイコライズ・パルスとしていた。また通常ワ
ード線及び列選択信号が論理「Ｈ」になる時間は正規メ
モリーセルアレイよりも冗長メモリーセルアレイを選択
する場合の方が長く要する。そのためプリチャージ期間
及びイコライズ期間が過ぎてからの時間が長く経過して
から冗長メモリーセルアレイのワード線及び列選択信号
が論理「Ｈ」に立ち上がるため、冗長メモリーセルアレ
イ５からのデータ読み出し時において誤動作を生じると
いう問題点があった。
メモリーセルアレイを選択する場合、正規メモリーセル
アレイの行方向を選択するためのアドレス信号の変化を
検出するＡＴＤ回路によりパルスを発生させ、それを受
けて制御信号発生回路により一定のパルスを発生させ、
前記冗長メモリーセルアレイのビット線プリチャージ・
パルス及びイコライズ・パルスとしていた。また通常ワ
ード線及び列選択信号が論理「Ｈ」になる時間は正規メ
モリーセルアレイよりも冗長メモリーセルアレイを選択
する場合の方が長く要する。そのためプリチャージ期間
及びイコライズ期間が過ぎてからの時間が長く経過して
から冗長メモリーセルアレイのワード線及び列選択信号
が論理「Ｈ」に立ち上がるため、冗長メモリーセルアレ
イ５からのデータ読み出し時において誤動作を生じると
いう問題点があった。
【０００８】
【課題を解決するための手段】正規メモリーセルアレイ
及び冗長メモリーセルアレイを有し、前記正規メモリー
セルアレイのアドレスを指定する第１のアドレス指定手
段と前記冗長メモリーセルアレイのアドレスを指定する
第２のアドレス指定手段と、前記各指定手段によいり指
定された選択線を活性化させる駆動手段とを備えた半導
体記憶装置において、前記冗長メモリーセルアレイの選
択に必要な時間だけビット線イコライズ信号及びビット
線プリチャージ信号の信号幅を長くする手段として前記
正規メモリーセルアレイに欠陥があるかい否かに応じて
所定の出力を発生する冗長アドレスデコーダ回路と、こ
の冗長アドレスデコーダ回路の出力を受けて所定のパル
スを発生するパルス発生回路と、さらにこのパルス発生
回路の出力パルスを受けて所定の長さのビット線プリチ
ャージ信号及びビット線イコライズ信号を発生するため
の制御信号発生回路により構成された事を特徴とする。
及び冗長メモリーセルアレイを有し、前記正規メモリー
セルアレイのアドレスを指定する第１のアドレス指定手
段と前記冗長メモリーセルアレイのアドレスを指定する
第２のアドレス指定手段と、前記各指定手段によいり指
定された選択線を活性化させる駆動手段とを備えた半導
体記憶装置において、前記冗長メモリーセルアレイの選
択に必要な時間だけビット線イコライズ信号及びビット
線プリチャージ信号の信号幅を長くする手段として前記
正規メモリーセルアレイに欠陥があるかい否かに応じて
所定の出力を発生する冗長アドレスデコーダ回路と、こ
の冗長アドレスデコーダ回路の出力を受けて所定のパル
スを発生するパルス発生回路と、さらにこのパルス発生
回路の出力パルスを受けて所定の長さのビット線プリチ
ャージ信号及びビット線イコライズ信号を発生するため
の制御信号発生回路により構成された事を特徴とする。
【０００９】
【作用】本発明の構成を採る事により冗長メモリーセル
アレイを使用する場合はパルス発生回路８を冗長アドレ
スデコード回路及び制御信号発生回路２の間に挿入し、
一定時間遅延したパルスを前記制御信号発生回路２に入
力する事によりビット線のイコライズ信号及びプリチャ
ージ信号の信号幅を長くする。
アレイを使用する場合はパルス発生回路８を冗長アドレ
スデコード回路及び制御信号発生回路２の間に挿入し、
一定時間遅延したパルスを前記制御信号発生回路２に入
力する事によりビット線のイコライズ信号及びプリチャ
ージ信号の信号幅を長くする。
【００１０】
【実施例】以下に本発明における一実施例の回路及びそ
の動作について図１、図２を用いて説明を行なう。図１
は本発明における実施例の構成を示すブロック図であ
る。Ａ0〜Ａnはメモリーセルの番地を指定するアドレス
信号であり、ＡＤＢ0〜ＡＤＢnはデコーダ回路３を駆動
するアドレス・バッファ回路であり、ＡＴＤ0〜ＡＴＤn
はアドレス信号の変化を検出し一定のパルスを発生する
ためのパルス発生回路である。制御信号発生回路１は前
記ＡＴＤ0〜ＡＴＤnから発生されたパルスを受けてビッ
ト線のイコライズ信号及びプリチャージ信号を発生す
る。また２は冗長用のアドレスデコード回路である。８
はパルス発生回路である。
の動作について図１、図２を用いて説明を行なう。図１
は本発明における実施例の構成を示すブロック図であ
る。Ａ0〜Ａnはメモリーセルの番地を指定するアドレス
信号であり、ＡＤＢ0〜ＡＤＢnはデコーダ回路３を駆動
するアドレス・バッファ回路であり、ＡＴＤ0〜ＡＴＤn
はアドレス信号の変化を検出し一定のパルスを発生する
ためのパルス発生回路である。制御信号発生回路１は前
記ＡＴＤ0〜ＡＴＤnから発生されたパルスを受けてビッ
ト線のイコライズ信号及びプリチャージ信号を発生す
る。また２は冗長用のアドレスデコード回路である。８
はパルス発生回路である。
【００１１】以下に実施例の動作について図２に示され
るタイミングチャートを参照して説明を行なう。
るタイミングチャートを参照して説明を行なう。
【００１２】アドレス信号Ａ0〜Ａnがアドレスバッファ
回路ＡＤＢ0〜ＡＤＢnに入力される。それを受けて前記
アドレスバッファ回路ＡＤＢ0〜ＡＤＢnはデコーダ回路
を駆動する。同時にＡＴＤ0〜nはアドレス信号Ａ0〜Ａn
の変化を検出して論理「Ｈ」のパルスを発生させ、前記
制御信号発生回路２によりパルス幅Ｔのビット線のプリ
チャージ・パルス及びイコライズ・パルスが発生され
る。次に前記アドレス信号に応じて、一つあるいは複数
の通常のデコーダ出力が論理「Ｈ」レベルとなる。通常
のデコーダ出力が確定し、つづいてワード線ドライブ信
号が出力され、ワード線が駆動され、論理「Ｈ」になっ
た後、メモリーセルが選択される。その後、前記メモリ
ーセルに記憶されていたデータがビット線に読み出され
る。読みだされたデータはセンスアンプ回路により増幅
され出力ドライバーを介し出力される。
回路ＡＤＢ0〜ＡＤＢnに入力される。それを受けて前記
アドレスバッファ回路ＡＤＢ0〜ＡＤＢnはデコーダ回路
を駆動する。同時にＡＴＤ0〜nはアドレス信号Ａ0〜Ａn
の変化を検出して論理「Ｈ」のパルスを発生させ、前記
制御信号発生回路２によりパルス幅Ｔのビット線のプリ
チャージ・パルス及びイコライズ・パルスが発生され
る。次に前記アドレス信号に応じて、一つあるいは複数
の通常のデコーダ出力が論理「Ｈ」レベルとなる。通常
のデコーダ出力が確定し、つづいてワード線ドライブ信
号が出力され、ワード線が駆動され、論理「Ｈ」になっ
た後、メモリーセルが選択される。その後、前記メモリ
ーセルに記憶されていたデータがビット線に読み出され
る。読みだされたデータはセンスアンプ回路により増幅
され出力ドライバーを介し出力される。
【００１３】同様にして冗長メモリーセルアレイを選択
する場合には、前記アドレス信号Ａ0〜Ａnにより一つあ
るいは、複数の通常のデコーダ出力が論理「Ｈ」にな
る。
する場合には、前記アドレス信号Ａ0〜Ａnにより一つあ
るいは、複数の通常のデコーダ出力が論理「Ｈ」にな
る。
【００１４】しかし、入力されたアドレス信号に対応し
たセルは欠陥のあるセルであり冗長アドレスデコーダに
プログラムされたアドレスと一致するために、前記冗長
アドレスデコーダの出力も論理「Ｈ」となる。これによ
り、通常のデコーダ出力が論理「Ｌ」となり通常のメモ
リーセルアレイは選択されない。この時冗長アドレスデ
コード回路の出力を受けて前記パルス発生回路８は一定
の期間遅延したパルスを発生させ、そのパルスを受けて
前記制御信号発生回路２はパルス幅ｔのパルスを発生さ
せる。このパルスにより冗長メモリーセルアレイのビッ
ト線はプリチャージ及びイコライズされる。すなわち正
規のメモリーセルアレイ４を選択する経路で発生させた
プリチャージ及びイコライズパルスのパルス幅Ｔと冗長
メモリーセルアレイを選択する経路で発生されたプリチ
ャージ及びイコライズパルスのパルス幅ｔの合計パルス
幅Ｔ＋ｔのパルスが発生された事になる。つまりＴ＋ｔ
の充分な期間ビット線のプリチャージ及びイコライズが
行われる。これにより前記冗長メモリーセルアレイ５の
ワード線及び列選択信号が論理「Ｈ」に立ち上がる直前
まで充分なプリチャージ及びイコライズが行われる事に
なる。つまり従来技術で問題となっていた前記正規メモ
リーセルアレイ４を選択するワード線及び列選択信号の
立ち上がりに比べ前記冗長メモリーセルアレイ５のワー
ド線及び列選択信号の立ち上がるまでの時間差Ｔ１に比
べイコライズ及びプリチャージ期間が短いため、データ
読み出し時において誤動作を生じるという問題点を解決
する事が可能となる。
たセルは欠陥のあるセルであり冗長アドレスデコーダに
プログラムされたアドレスと一致するために、前記冗長
アドレスデコーダの出力も論理「Ｈ」となる。これによ
り、通常のデコーダ出力が論理「Ｌ」となり通常のメモ
リーセルアレイは選択されない。この時冗長アドレスデ
コード回路の出力を受けて前記パルス発生回路８は一定
の期間遅延したパルスを発生させ、そのパルスを受けて
前記制御信号発生回路２はパルス幅ｔのパルスを発生さ
せる。このパルスにより冗長メモリーセルアレイのビッ
ト線はプリチャージ及びイコライズされる。すなわち正
規のメモリーセルアレイ４を選択する経路で発生させた
プリチャージ及びイコライズパルスのパルス幅Ｔと冗長
メモリーセルアレイを選択する経路で発生されたプリチ
ャージ及びイコライズパルスのパルス幅ｔの合計パルス
幅Ｔ＋ｔのパルスが発生された事になる。つまりＴ＋ｔ
の充分な期間ビット線のプリチャージ及びイコライズが
行われる。これにより前記冗長メモリーセルアレイ５の
ワード線及び列選択信号が論理「Ｈ」に立ち上がる直前
まで充分なプリチャージ及びイコライズが行われる事に
なる。つまり従来技術で問題となっていた前記正規メモ
リーセルアレイ４を選択するワード線及び列選択信号の
立ち上がりに比べ前記冗長メモリーセルアレイ５のワー
ド線及び列選択信号の立ち上がるまでの時間差Ｔ１に比
べイコライズ及びプリチャージ期間が短いため、データ
読み出し時において誤動作を生じるという問題点を解決
する事が可能となる。
【００１５】以上本発明を実施例に基づき具体的に説明
してきたが、本発明は上記実施例に限定されるものでは
なく、その要旨を逸脱しない範囲で種々変更可能である
ことは言うまでもない。
してきたが、本発明は上記実施例に限定されるものでは
なく、その要旨を逸脱しない範囲で種々変更可能である
ことは言うまでもない。
【００１６】
【発明の効果】実施例に示したように従来技術のプリチ
ャージ及びイコライズ期間Ｔに対し本発明ではＴ＋ｔの
期間ビット線のプリチャージ及びイコライズを行う事が
可能となった事により冗長メモリーセルアレイからのデ
ータ読み出し時の誤動作を防ぐ事が可能となる。また冗
長メモリーセルアレイを使用しない場合においては従来
技術と同様にプリチャージ及びイコライズのパルス幅は
Ｔで済むため高速化を図る事が可能となる。さらに加え
て冗長メモリーセルアレイを使用する時と使用しない時
で特にタイミング操作を行う必要がない。
ャージ及びイコライズ期間Ｔに対し本発明ではＴ＋ｔの
期間ビット線のプリチャージ及びイコライズを行う事が
可能となった事により冗長メモリーセルアレイからのデ
ータ読み出し時の誤動作を防ぐ事が可能となる。また冗
長メモリーセルアレイを使用しない場合においては従来
技術と同様にプリチャージ及びイコライズのパルス幅は
Ｔで済むため高速化を図る事が可能となる。さらに加え
て冗長メモリーセルアレイを使用する時と使用しない時
で特にタイミング操作を行う必要がない。
【図１】本発明の一実施例を示す回路図。
【図２】本発明の一実施例の動作を示すタイミング・チ
ャート図。
ャート図。
【図３】従来技術の一例を示す回路図。
【図４】従来技術の動作を示すタイミングチャート図。
１・・・・冗長アドレスデコード回路 ２・・・・制御信号発生回路 ３・・・・デコーダ回路 ４・・・・正規メモリーセルアレイ ５・・・・冗長メモリーセル ６・・・・センスアンプ ７・・・・出力バッファ Ａ0〜Ａn ・・・・アドレス信号 ＡＴＤ0〜ＡＴＤn・・・・ＡＴＤ回路 ＡＴＤＢ0〜ＡＴＤＢn・・・・アドレス・バッファ回路
Claims (1)
- 【請求項１】正規メモリーセルアレイ及び冗長メモリー
セルアレイを有し、前記正規メモリーセルアレイのアド
レスを指定する第１のアドレス指定手段と前記冗長メモ
リーセルアレイのアドレスを指定する第２のアドレス指
定手段と、前記各指定手段によいり指定された選択線を
活性化させる駆動手段とを備えた半導体記憶装置におい
て、 前記冗長メモリーセルアレイの選択に必要な時間だけビ
ット線イコライズ信号及びビット線プリチャージ信号の
信号幅を長くする手段として前記正規メモリーセルアレ
イに欠陥があるか、否かに応じて所定の出力を発生する
冗長アドレスデコーダ回路と、この冗長アドレスデコー
ダ回路の出力を受けて所定のパルスを発生するパルス発
生回路と、さらにこのパルス発生回路の出力パルスを受
けて所定の長さのビット線プリチャージ信号及びビット
線イコライズ信号を発生するための制御信号発生回路に
より構成された事を特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3210989A JPH0554690A (ja) | 1991-08-22 | 1991-08-22 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3210989A JPH0554690A (ja) | 1991-08-22 | 1991-08-22 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0554690A true JPH0554690A (ja) | 1993-03-05 |
Family
ID=16598479
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3210989A Pending JPH0554690A (ja) | 1991-08-22 | 1991-08-22 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0554690A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7324339B2 (en) | 2005-12-21 | 2008-01-29 | International Business Machines Corporation | Dual impeller push-pull axial fan heat sink |
| US7397715B2 (en) | 2005-10-19 | 2008-07-08 | Samsung Electronics Co., Ltd. | Semiconductor memory device for testing redundancy cells |
-
1991
- 1991-08-22 JP JP3210989A patent/JPH0554690A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7397715B2 (en) | 2005-10-19 | 2008-07-08 | Samsung Electronics Co., Ltd. | Semiconductor memory device for testing redundancy cells |
| US7324339B2 (en) | 2005-12-21 | 2008-01-29 | International Business Machines Corporation | Dual impeller push-pull axial fan heat sink |
| US7385816B1 (en) | 2005-12-21 | 2008-06-10 | International Business Machines Corporation | Dual impeller push-pull axial fan heat sink |
| US7385815B2 (en) | 2005-12-21 | 2008-06-10 | International Business Machines Corporation | Dual impeller push-pull axial fan |
| US7391612B2 (en) | 2005-12-21 | 2008-06-24 | International Business Machines Corporation | Dual impeller push-pull axial fan sink |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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