JP2848619B2 - テスト容易化回路 - Google Patents
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明はLSIの動作テストを行なうためのテスト容
易化回路に関し、特にスキャンパス方式によってテスト
データを内部レジスタに入出力するテスト容易化回路に
関する。
易化回路に関し、特にスキャンパス方式によってテスト
データを内部レジスタに入出力するテスト容易化回路に
関する。
（従来の技術） 従来、LSIの動作テストを行なう場合には、多数の論
理ゲートを少数の外部端子から効率良く試験するため
に、シリアルスキャン方式やパラレルスキャン方式等の
スキャンパス方式が使用されている。スキャンパス方式
を使用した動作テストでは、まずテストモードでLSI内
の内部レジスタに対して所定のテストデータパターンが
書込まれ、次いで通常のLSI動作モードすなわちノーマ
ルモードでそのデータパターンを内部回路に供給して１
クロック分だけ実行させた後、その内部回路の出力がテ
ストモードで読出される。
理ゲートを少数の外部端子から効率良く試験するため
に、シリアルスキャン方式やパラレルスキャン方式等の
スキャンパス方式が使用されている。スキャンパス方式
を使用した動作テストでは、まずテストモードでLSI内
の内部レジスタに対して所定のテストデータパターンが
書込まれ、次いで通常のLSI動作モードすなわちノーマ
ルモードでそのデータパターンを内部回路に供給して１
クロック分だけ実行させた後、その内部回路の出力がテ
ストモードで読出される。
このようなスキャンパス方式によるテストは、内部レ
ジスタに対するテストデータの入出力が容易なので、単
一のクロックに同期して動作する内部レジスタに対して
は非常に有効である。しかしながら、位相または周波数
が異なる互いに独立したクロックで内部レジスタおよび
内部回路が動作する場合には、ノーマルモードで内部回
路にテストパターンに対する処理を１クロック分だけ実
行させることが困難である。したがって、独立した複数
のクロックで動作制御される回路を備えたLSIについて
は、スキャンパス方式による動作テストを行なうことが
困難であった。
ジスタに対するテストデータの入出力が容易なので、単
一のクロックに同期して動作する内部レジスタに対して
は非常に有効である。しかしながら、位相または周波数
が異なる互いに独立したクロックで内部レジスタおよび
内部回路が動作する場合には、ノーマルモードで内部回
路にテストパターンに対する処理を１クロック分だけ実
行させることが困難である。したがって、独立した複数
のクロックで動作制御される回路を備えたLSIについて
は、スキャンパス方式による動作テストを行なうことが
困難であった。
（発明が解決しようとする課題） この発明は前述の事情に鑑みてなされたもので、従来
では位相または周波数が異なる独立した複数のクロック
で動作する回路を備えたLSIの動作テストが困難であっ
た点を改善し、このようなLSIに対してもスキャンパス
方式を適用できるようにし、独立した複数のクロックで
動作する回路を備えたLSIの動作テストを容易に実行で
きるテスト容易化回路を提供することを目的とする。
では位相または周波数が異なる独立した複数のクロック
で動作する回路を備えたLSIの動作テストが困難であっ
た点を改善し、このようなLSIに対してもスキャンパス
方式を適用できるようにし、独立した複数のクロックで
動作する回路を備えたLSIの動作テストを容易に実行で
きるテスト容易化回路を提供することを目的とする。
［発明の構成］ （課題を解決するための手段） この発明は、互いに位相または周波数が異なる複数の
ノーマルモードクロック信号を入力して動作する内部回
路を有するLSI内に設けられたテスト容易化回路におい
て、入力クロック信号に応じてそれぞれデータ入出力動
作が制御され、前記内部回路へ与えるデータを入力する
ための第１のデータ入力端子と前記内部回路からの出力
を入力するための第２のデータ入力端子とを有し、前記
第１のデータ入力端子から入力したデータを保持し且つ
前記第２のデータ入力端子から入力した前記内部回路か
らの出力によって前記保持データが更新されるように構
成された複数のデータ記憶手段と、前記複数のノーマル
クロック信号が供給され、テストモード時には前記複数
のノーマルクロック信号の中の特定の一つのノーマルク
ロック信号を前記複数のデータ記憶手段に前記入力クロ
ック信号として共通に出力し、ノーマルモード時には前
記複数のデータ記憶手段に前記複数のノーマルクロック
信号を前記入力クロック信号としてそれぞれ出力するク
ロック選択手段と、所定の制御信号に基づいて、テスト
モード時に前記各データ記憶手段に対する前記特定の一
つのノーマルクロック信号の入力を許可または禁止する
ゲート手段とを具備し、前記複数のデータ記憶手段に前
記特定の一つのノーマルクロック信号に同期してテスト
データを前記第１のデータ入力端子から入力した後、前
記ゲート手段により前記特定の一つのノーマルクロック
信号の制御によって前記特定の一つのノーマルクロック
信号を１クロック分だけ前記複数のデータ記憶手段に共
通に供給して前記複数のデータ記憶手段と前記内部回路
との間のデータ入出力動作を１クロック分だけ実行させ
ることにより、前記複数のデータ記憶手段に保持された
テストデータを前記内部回路に出力し、そのテストデー
タに対する前記内部回路からの出力を前記第２のデータ
入力端子から入力して前記複数のデータ記憶手段に保持
するように構成されていることを特徴とする。
ノーマルモードクロック信号を入力して動作する内部回
路を有するLSI内に設けられたテスト容易化回路におい
て、入力クロック信号に応じてそれぞれデータ入出力動
作が制御され、前記内部回路へ与えるデータを入力する
ための第１のデータ入力端子と前記内部回路からの出力
を入力するための第２のデータ入力端子とを有し、前記
第１のデータ入力端子から入力したデータを保持し且つ
前記第２のデータ入力端子から入力した前記内部回路か
らの出力によって前記保持データが更新されるように構
成された複数のデータ記憶手段と、前記複数のノーマル
クロック信号が供給され、テストモード時には前記複数
のノーマルクロック信号の中の特定の一つのノーマルク
ロック信号を前記複数のデータ記憶手段に前記入力クロ
ック信号として共通に出力し、ノーマルモード時には前
記複数のデータ記憶手段に前記複数のノーマルクロック
信号を前記入力クロック信号としてそれぞれ出力するク
ロック選択手段と、所定の制御信号に基づいて、テスト
モード時に前記各データ記憶手段に対する前記特定の一
つのノーマルクロック信号の入力を許可または禁止する
ゲート手段とを具備し、前記複数のデータ記憶手段に前
記特定の一つのノーマルクロック信号に同期してテスト
データを前記第１のデータ入力端子から入力した後、前
記ゲート手段により前記特定の一つのノーマルクロック
信号の制御によって前記特定の一つのノーマルクロック
信号を１クロック分だけ前記複数のデータ記憶手段に共
通に供給して前記複数のデータ記憶手段と前記内部回路
との間のデータ入出力動作を１クロック分だけ実行させ
ることにより、前記複数のデータ記憶手段に保持された
テストデータを前記内部回路に出力し、そのテストデー
タに対する前記内部回路からの出力を前記第２のデータ
入力端子から入力して前記複数のデータ記憶手段に保持
するように構成されていることを特徴とする。
（作用） このテスト容易化回路にあっては、複数の記憶手段に
特定の一つのノーマルモードクロックを同時に１クロッ
ク分だけ供給することにより、本来は複数のノーマルモ
ードクロックによって独立して動作する内部回路部の動
作を特定の一つのノーマルモードクロックに同期して１
クロック分だけ実行させ、その結果を複数の記憶手段に
保持できるので、複数の非同期クロックで動作するLSI
に適用した場合においても、テストモード時は単一クロ
ックで動作する回路と全く同じ様に動作機能を容易に検
証することが可能となる。
特定の一つのノーマルモードクロックを同時に１クロッ
ク分だけ供給することにより、本来は複数のノーマルモ
ードクロックによって独立して動作する内部回路部の動
作を特定の一つのノーマルモードクロックに同期して１
クロック分だけ実行させ、その結果を複数の記憶手段に
保持できるので、複数の非同期クロックで動作するLSI
に適用した場合においても、テストモード時は単一クロ
ックで動作する回路と全く同じ様に動作機能を容易に検
証することが可能となる。
（実施例） 以下、図面を参照してこの発明の実施例を説明する。
第１図にこの発明の一実施例としてスキャンパス方式
のテスト容易化回路を示す。このテスト容易化回路はLS
I内に組込まれて形成されており、フリップフロップFF1
〜FFnと、セレクタS1〜Snと、ANDゲートA1を含んでい
る。組合わせ回路19はLSIの内部回路であり、この組合
わせ回路10がテスト容易化回路による評価対象となる。
のテスト容易化回路を示す。このテスト容易化回路はLS
I内に組込まれて形成されており、フリップフロップFF1
〜FFnと、セレクタS1〜Snと、ANDゲートA1を含んでい
る。組合わせ回路19はLSIの内部回路であり、この組合
わせ回路10がテスト容易化回路による評価対象となる。
ノーマルモードクロック信号φ１〜φｎはそれぞれ位
相または周波数が異なる独立したクロックであり、これ
らクロック信号φ１〜φｎは対応するセレクタS1〜Snに
それぞれ供給される。また、セレクタS1〜Snの各々に
は、テストモード設定信号TMODEと、２入力ANDゲートA1
の出力が供給される。２入力ANDゲートA1の一方の入力
にはテストモードクロック信号TLCKが供給され、他方の
入力にはクロックイネーブル信号CEが供給されている。
すなわち、テストモードクロック信号TCLKは、クロック
イネーブル信号CEがアクティブ状態すなわち“H"レベル
の時だけANDゲートA1からセレクタS1〜Snにそれぞれ供
給される。
相または周波数が異なる独立したクロックであり、これ
らクロック信号φ１〜φｎは対応するセレクタS1〜Snに
それぞれ供給される。また、セレクタS1〜Snの各々に
は、テストモード設定信号TMODEと、２入力ANDゲートA1
の出力が供給される。２入力ANDゲートA1の一方の入力
にはテストモードクロック信号TLCKが供給され、他方の
入力にはクロックイネーブル信号CEが供給されている。
すなわち、テストモードクロック信号TCLKは、クロック
イネーブル信号CEがアクティブ状態すなわち“H"レベル
の時だけANDゲートA1からセレクタS1〜Snにそれぞれ供
給される。
セレクタS1〜Snは全て同様の構成であるので、ここで
はセレクタS1についてのみ、その構成を説明する。セレ
クタS1は、インバータ11と、２個の２入力ANDゲート12,
13と、２入力ORゲート14を含んでいる。このセレクタS1
において、ANDゲート12の一方の入力にはテストモード
設定信号TMODEがインバータ11を介して供給され、また
その他方の入力にはノーマルモードクロック信号φ１が
供給されている。ANDゲート13の一方の入力にはテスト
モード設定信号TMODEが供給され、その他方の入力にはA
NDゲートA1の出力が供給されている。ANDゲート12およ
び13の出力はORゲート14に供給され、そのORゲート14の
出力はクロックφ１′としてフリップフロップFF1のク
ロック入力端子CKに供給される。すなわち、セレクタS1
は、テストモード設定信号が“L"レベルの時にノーマル
モードクロック信号φ１をクロックφ１′としてフリッ
プフロップFF1に供給し、またクロックイネーブル信号C
Eが“H"レベルでしかもテストモード設定信号が“H"レ
ベルの時にテストモードクロック信号TCLKをクロックφ
１′としてフリップフロップFF1に供給する。
はセレクタS1についてのみ、その構成を説明する。セレ
クタS1は、インバータ11と、２個の２入力ANDゲート12,
13と、２入力ORゲート14を含んでいる。このセレクタS1
において、ANDゲート12の一方の入力にはテストモード
設定信号TMODEがインバータ11を介して供給され、また
その他方の入力にはノーマルモードクロック信号φ１が
供給されている。ANDゲート13の一方の入力にはテスト
モード設定信号TMODEが供給され、その他方の入力にはA
NDゲートA1の出力が供給されている。ANDゲート12およ
び13の出力はORゲート14に供給され、そのORゲート14の
出力はクロックφ１′としてフリップフロップFF1のク
ロック入力端子CKに供給される。すなわち、セレクタS1
は、テストモード設定信号が“L"レベルの時にノーマル
モードクロック信号φ１をクロックφ１′としてフリッ
プフロップFF1に供給し、またクロックイネーブル信号C
Eが“H"レベルでしかもテストモード設定信号が“H"レ
ベルの時にテストモードクロック信号TCLKをクロックφ
１′としてフリップフロップFF1に供給する。
他のセレクタもセレクタS1と同様に、テストモード設
定信号が“L"レベルの時に対応するノーマルモードクロ
ック信号を対応するフリップフロップに供給し、またク
ロックイネーブル信号CEが“H"レベルでしかもテストモ
ード設定信号TMODEが“H"レベルの時にテストモードク
ロック信号TCLKを対応するフリップフロップに供給す
る。
定信号が“L"レベルの時に対応するノーマルモードクロ
ック信号を対応するフリップフロップに供給し、またク
ロックイネーブル信号CEが“H"レベルでしかもテストモ
ード設定信号TMODEが“H"レベルの時にテストモードク
ロック信号TCLKを対応するフリップフロップに供給す
る。
フリップフロップFF1〜FFnの各Ｑ出力は、組合わせ回
路10に供給されると共に、フリップフロップFF1〜FFnが
全体でシフトレジスタを構成するように前段のフリップ
フロップのＱ出力は次段のフリップフロップの第１のデ
ータ入力D1に供給される。この場合、初段のフリップフ
ロップすなわちフリップフロップFF1の第１のデータ入
力D1にはシリアルスキャン入力データSSCAN・INが供給
され、最終段のフリップフロップFFnのＱ出力はシリア
ルスキャン出力データSSCAN・OUTとして取出される。ま
た、各フリップフロップFF1〜FFnのスキャンモード端子
SCにはシリアルスキャンモード信号SSCANが供給され、
リセット入力端子Ｒにはリセット信号RESETが供給され
る。さらに、各フリップフロップFF1〜FFnの第２のデー
タ入力端子D2には組合せ回路10からの出力データがそれ
ぞれ供給され、また動作制御入力端子OPには組合わせ回
路10内の所定のノードの信号が供給される。この信号
は、組合わせ回路10内で実行される所定の演算結果を表
わすものであり、入力クロックと同期して信号レベルが
切換えられる。
路10に供給されると共に、フリップフロップFF1〜FFnが
全体でシフトレジスタを構成するように前段のフリップ
フロップのＱ出力は次段のフリップフロップの第１のデ
ータ入力D1に供給される。この場合、初段のフリップフ
ロップすなわちフリップフロップFF1の第１のデータ入
力D1にはシリアルスキャン入力データSSCAN・INが供給
され、最終段のフリップフロップFFnのＱ出力はシリア
ルスキャン出力データSSCAN・OUTとして取出される。ま
た、各フリップフロップFF1〜FFnのスキャンモード端子
SCにはシリアルスキャンモード信号SSCANが供給され、
リセット入力端子Ｒにはリセット信号RESETが供給され
る。さらに、各フリップフロップFF1〜FFnの第２のデー
タ入力端子D2には組合せ回路10からの出力データがそれ
ぞれ供給され、また動作制御入力端子OPには組合わせ回
路10内の所定のノードの信号が供給される。この信号
は、組合わせ回路10内で実行される所定の演算結果を表
わすものであり、入力クロックと同期して信号レベルが
切換えられる。
フリップフロップFF1〜FFnの各動作状態は第２図の真
理値表に示す通りである。すなわち、“H"レベルのシリ
アルスキャンモード信号SSCANが端子SCに供給されてい
る場合は、端子OPの信号レベルに関係なく入力端子D1の
データがＱ出力端子から出力される。また、“L"レベル
のシリアルスキャンモード信号SSCANが端子SCに供給さ
れていない場合には、端子OPの信号レベルによりＱ出力
の信号が変化される。つまり、端子OPに“H"レベルが供
給されている時は入力端子D2のデータがＱ出力として出
力され、それが“L"レベルの時は前の出力状態がそのま
ま維持される。また、リセット入力端子Ｒに“H"レベル
のリセット入力信号が供給された時は、Ｑ出力は強制的
に“L"レベルに設定される。
理値表に示す通りである。すなわち、“H"レベルのシリ
アルスキャンモード信号SSCANが端子SCに供給されてい
る場合は、端子OPの信号レベルに関係なく入力端子D1の
データがＱ出力端子から出力される。また、“L"レベル
のシリアルスキャンモード信号SSCANが端子SCに供給さ
れていない場合には、端子OPの信号レベルによりＱ出力
の信号が変化される。つまり、端子OPに“H"レベルが供
給されている時は入力端子D2のデータがＱ出力として出
力され、それが“L"レベルの時は前の出力状態がそのま
ま維持される。また、リセット入力端子Ｒに“H"レベル
のリセット入力信号が供給された時は、Ｑ出力は強制的
に“L"レベルに設定される。
次に、第２図の真理値表および第３のタイミングチャ
ートを参照して第１図のテスト容易化回路のテスト動作
を説明する。
ートを参照して第１図のテスト容易化回路のテスト動作
を説明する。
このテスト容易化回路は、テストモード設定信号TMOD
Eが“H"レベルの時にテストモードに設定される。この
テストモードにおいて、クロックイネーブル信号CEが
“H"レベルの時はフリップフロップFF1〜FFnにテストモ
ードクロック信号TCLKが入力クロックとして共通に供給
される。この状態で、シリアルスキャンモード信号SSCA
Nが“H"レベルになると、各フリップフロップはデータ
入力端子D1に供給されたデータをそのＱ出力として出力
する。したがって、フリップフロップFF1〜FFnはテスト
モードクロック信号TCLKに同期して動作制御されるシフ
トレジスタとして機能し、シリアルスキャン入力データ
SSCAN・INによって与えられるデータ列がフリップフロ
ップFF1〜FFnに書込まれる。これにより、テストデータ
の書込みが行われる。
Eが“H"レベルの時にテストモードに設定される。この
テストモードにおいて、クロックイネーブル信号CEが
“H"レベルの時はフリップフロップFF1〜FFnにテストモ
ードクロック信号TCLKが入力クロックとして共通に供給
される。この状態で、シリアルスキャンモード信号SSCA
Nが“H"レベルになると、各フリップフロップはデータ
入力端子D1に供給されたデータをそのＱ出力として出力
する。したがって、フリップフロップFF1〜FFnはテスト
モードクロック信号TCLKに同期して動作制御されるシフ
トレジスタとして機能し、シリアルスキャン入力データ
SSCAN・INによって与えられるデータ列がフリップフロ
ップFF1〜FFnに書込まれる。これにより、テストデータ
の書込みが行われる。
続いて、テストモード設定信号TMODEが“H"レベルに
維持された状態で、シリアルスキャンモード信号SSCAN
が“L"レベルに設定されると共に、クロックイネーブル
信号CEによってテストモードクロック信号TCLKが１クロ
ック分だけフリップフロップFF1〜FFnに供給される。こ
の結果、各フリップフロップと組合わせ回路10との間の
データの入出力動作が１クロック分だけ実行される。即
ち、各フリップフロップからはテストデータがＱ出力と
して組合わせ回路10にい供給され、また組合わせ回路10
からはそのテストデータの処理結果に相当するデータが
各フリップフロップの第２のデータ入力端子D2に供給さ
れる。この時、端子OPに供給される信号が“H"レベルの
場合には、入力端子D2に供給されたデータがＱ出力とし
て出力され、また端子OPに供給される信号が“L"レベル
の場合には、入力端子D1のデータすなわち書込みデータ
がＱ出力としてそのまま出力される。このようにして、
各フリップフロップのＱ出力データの内容が更新され
る。
維持された状態で、シリアルスキャンモード信号SSCAN
が“L"レベルに設定されると共に、クロックイネーブル
信号CEによってテストモードクロック信号TCLKが１クロ
ック分だけフリップフロップFF1〜FFnに供給される。こ
の結果、各フリップフロップと組合わせ回路10との間の
データの入出力動作が１クロック分だけ実行される。即
ち、各フリップフロップからはテストデータがＱ出力と
して組合わせ回路10にい供給され、また組合わせ回路10
からはそのテストデータの処理結果に相当するデータが
各フリップフロップの第２のデータ入力端子D2に供給さ
れる。この時、端子OPに供給される信号が“H"レベルの
場合には、入力端子D2に供給されたデータがＱ出力とし
て出力され、また端子OPに供給される信号が“L"レベル
の場合には、入力端子D1のデータすなわち書込みデータ
がＱ出力としてそのまま出力される。このようにして、
各フリップフロップのＱ出力データの内容が更新され
る。
次いで、シリアルスキャンモード信号SSCANが“H"レ
ベル、クロックイネーブル信号CEが“1"レベルに設定さ
れると、フリップフロップFF1〜FFnは再びシフトレジス
タとして動作して、各フリップフロップのＱ出力データ
がシリアルスキャン出力データSSCAN・OUTとして順次読
出される。この読出されたデータパターンと書込んだテ
ストパターンとの関係を調べることにより、組合わせ回
路10が正常に動作しているか否かが判別される。
ベル、クロックイネーブル信号CEが“1"レベルに設定さ
れると、フリップフロップFF1〜FFnは再びシフトレジス
タとして動作して、各フリップフロップのＱ出力データ
がシリアルスキャン出力データSSCAN・OUTとして順次読
出される。この読出されたデータパターンと書込んだテ
ストパターンとの関係を調べることにより、組合わせ回
路10が正常に動作しているか否かが判別される。
このようにこのテスト容易化回路では、テストモード
においてはノーマルモードクロックφ１〜φｎに関係な
くフリップフロップFF1〜FFn、および組合わせ回路10を
全て共通のテストモードクロックTCLKに同期させて動作
させることができ、シリアルスキャンパス方式によるテ
ストデータの入出力を容易に実行することが可能であ
る。
においてはノーマルモードクロックφ１〜φｎに関係な
くフリップフロップFF1〜FFn、および組合わせ回路10を
全て共通のテストモードクロックTCLKに同期させて動作
させることができ、シリアルスキャンパス方式によるテ
ストデータの入出力を容易に実行することが可能であ
る。
第４図にこの発明の第２の実施例としてパラレルスキ
ャン方式のテスト容易化回路を示す。
ャン方式のテスト容易化回路を示す。
このテスト容易化回路は、第１図の構成に加え、アド
レスデコーダ20、ANDゲートB1〜Bn、およびセレクタ30
を備えている。アドレスデコーダ20は、テストモードア
ドレス信号TADRSの内容に基づいて出力D1〜Dnの内の１
つを“H"レベルに設定する。デコーダ20の出力D1〜Dnは
ANDゲートB1〜Bnの各一方の入力にそれぞれ供給されて
いる。これらANDゲートB1〜Bnの各他方の入力には、AND
ゲートA1の出力が共通に供給されている。ANDゲートB1
〜Bnの出力は、各対応するセレクタS1〜Snに供給されて
いる。セレクタS1〜Snは第１図に示したものと同様の構
成であり、テストモード設定信号TMODEが“L"レベルの
時にノーマルモードクロック信号φ１〜φｎを選択し、
またテストモード設定信号TMODEが“H"レベルの時にAND
ゲートB1〜Bnの出力を選択する。そして、その選択され
た信号はクロックφ１′〜φｎ′としてフリップフロッ
プFF1〜FFnに供給される。
レスデコーダ20、ANDゲートB1〜Bn、およびセレクタ30
を備えている。アドレスデコーダ20は、テストモードア
ドレス信号TADRSの内容に基づいて出力D1〜Dnの内の１
つを“H"レベルに設定する。デコーダ20の出力D1〜Dnは
ANDゲートB1〜Bnの各一方の入力にそれぞれ供給されて
いる。これらANDゲートB1〜Bnの各他方の入力には、AND
ゲートA1の出力が共通に供給されている。ANDゲートB1
〜Bnの出力は、各対応するセレクタS1〜Snに供給されて
いる。セレクタS1〜Snは第１図に示したものと同様の構
成であり、テストモード設定信号TMODEが“L"レベルの
時にノーマルモードクロック信号φ１〜φｎを選択し、
またテストモード設定信号TMODEが“H"レベルの時にAND
ゲートB1〜Bnの出力を選択する。そして、その選択され
た信号はクロックφ１′〜φｎ′としてフリップフロッ
プFF1〜FFnに供給される。
したがって、テストモード設定信号TMODEが“H"レベ
ルの時、すなわちテストモード時においては、デコーダ
20によって指定されたセレクタだけがテストモードクロ
ック信号TCLKを出力することになる。
ルの時、すなわちテストモード時においては、デコーダ
20によって指定されたセレクタだけがテストモードクロ
ック信号TCLKを出力することになる。
フリップフロップFF1〜FFnの各第１のデータ入力端子
D1は共通のデータ入力線に接続されており、これら第１
のデータ入力端子D1にはパラレルスキャン入力データが
共通に供給される。また、各フリップフロップFF1〜FFn
の各Ｑ出力は組合わせ回路20に供給されると共に、セレ
クタ30に供給される。このセレクタ30は、テストモード
アドレス信号TADRSに基づいてフリップフロップFF1〜FF
nのＱ出力の内の１つを選択して、それをパラレルスキ
ャン出力データPSCAN・OUTとして出力する。
D1は共通のデータ入力線に接続されており、これら第１
のデータ入力端子D1にはパラレルスキャン入力データが
共通に供給される。また、各フリップフロップFF1〜FFn
の各Ｑ出力は組合わせ回路20に供給されると共に、セレ
クタ30に供給される。このセレクタ30は、テストモード
アドレス信号TADRSに基づいてフリップフロップFF1〜FF
nのＱ出力の内の１つを選択して、それをパラレルスキ
ャン出力データPSCAN・OUTとして出力する。
次に、第５図のタイミングチャートを参照して第４図
のテスト容易化回路のテスト動作について説明する。
のテスト容易化回路のテスト動作について説明する。
このテスト容易化回路は、テストモード設定信号TMOD
Eが“H"レベルの時にテストモードに設定される。この
テストモードにおいて、クロックイネーブル信号CEが
“H"レベルの時はANDゲートB1〜Bnにテストモードクロ
ック信号TCLKが入力される。そして、フリップフロップ
FF1〜FFnの内でデコーダ20によって指定されたフリップ
フロップに対しては、そのテストモードクロックが入力
クロックとして供給される。この状態で、パラレルスキ
ャンモード信号PSCANが“H"レベルになると、デコーダ2
0により指定されたフリップフロップにはデータ入力端
子D1に供給されるデータすなわちパラレルスキャンデー
タPSCAN・INが書込まれ、そのデータをＱ出力として出
力する。したがって、テストモードアドレス信号TADRS
を順次更新することによって、フリップフロップFF1〜F
Fnに所望のテストデータを書込むことができる。
Eが“H"レベルの時にテストモードに設定される。この
テストモードにおいて、クロックイネーブル信号CEが
“H"レベルの時はANDゲートB1〜Bnにテストモードクロ
ック信号TCLKが入力される。そして、フリップフロップ
FF1〜FFnの内でデコーダ20によって指定されたフリップ
フロップに対しては、そのテストモードクロックが入力
クロックとして供給される。この状態で、パラレルスキ
ャンモード信号PSCANが“H"レベルになると、デコーダ2
0により指定されたフリップフロップにはデータ入力端
子D1に供給されるデータすなわちパラレルスキャンデー
タPSCAN・INが書込まれ、そのデータをＱ出力として出
力する。したがって、テストモードアドレス信号TADRS
を順次更新することによって、フリップフロップFF1〜F
Fnに所望のテストデータを書込むことができる。
続いて、テストモード設定信号TMODEが“H"レベルに
維持された状態で、パラレルスキャンモード信号SSCAN
が“L"レベルに設定されると共に、クロックイネーブル
信号CEによってテストモードクロック信号TCLKが１クロ
ック分だけフリップフロップFF1〜FFnに供給される。こ
の結果、各フリップフロップと組合わせ回路10との間の
データの入出力動作が１クロック分だけ実行される。即
ち、各フリップフロップからはテストデータがＱ出力と
して組合わせ回路10に供給され、また組合わせ回路10か
らはそのテストデータの処理結果に相当するデータがフ
リップフロップの第２のデータ入力端子D2に供給され
る。この時、端子OPに供給される信号が“H"レベルの場
合には、入力端子D2に供給されたデータがＣ出力として
出力され、また端子OPに供給される信号が“L"レベルの
場合には、前の状態がそのまま出力される。このように
して、各フリップフロップのＱ出力データの内容が決定
される。
維持された状態で、パラレルスキャンモード信号SSCAN
が“L"レベルに設定されると共に、クロックイネーブル
信号CEによってテストモードクロック信号TCLKが１クロ
ック分だけフリップフロップFF1〜FFnに供給される。こ
の結果、各フリップフロップと組合わせ回路10との間の
データの入出力動作が１クロック分だけ実行される。即
ち、各フリップフロップからはテストデータがＱ出力と
して組合わせ回路10に供給され、また組合わせ回路10か
らはそのテストデータの処理結果に相当するデータがフ
リップフロップの第２のデータ入力端子D2に供給され
る。この時、端子OPに供給される信号が“H"レベルの場
合には、入力端子D2に供給されたデータがＣ出力として
出力され、また端子OPに供給される信号が“L"レベルの
場合には、前の状態がそのまま出力される。このように
して、各フリップフロップのＱ出力データの内容が決定
される。
続いて、パラレルスキャンモード信号PSCANが“H"レ
ベルに設定されると、フリップフロップFF1〜FFnの内で
テストモードアドレス信号TADRSによって指定されたフ
リップフロップのＱ出力データがセレクタ30からパラレ
ルスキャン出力データPSCAN・OUTとして読出される。
ベルに設定されると、フリップフロップFF1〜FFnの内で
テストモードアドレス信号TADRSによって指定されたフ
リップフロップのＱ出力データがセレクタ30からパラレ
ルスキャン出力データPSCAN・OUTとして読出される。
このようにこのテスト容易化回路にあっても、テスト
モードにおいてはノーマルモードクロックφ１〜φｎに
関係なく、フリップフロップFF1〜FFn、および組合わせ
回路10を全て共通のテストモードクロックTCLKに同期さ
せて動作させることができ、パラレルスキャンパス方式
によるテストデータの入出力を容易に実行することが可
能である。
モードにおいてはノーマルモードクロックφ１〜φｎに
関係なく、フリップフロップFF1〜FFn、および組合わせ
回路10を全て共通のテストモードクロックTCLKに同期さ
せて動作させることができ、パラレルスキャンパス方式
によるテストデータの入出力を容易に実行することが可
能である。
第１および第２実施例では、ノーマルモードクロック
信号φ１〜φｎとは別にテストモードクロック信号を設
けたが、ノーマルモードクロック信号φ１〜φｎの内の
１つをそのテストモードクロック信号TCLKとして使用す
ることもできる。例えば、第１図および第４図にそれぞ
れ破線で図示するように、クロックTCLKの代わりにクロ
ックφ１をANDゲートA1の一方の入力に入力すれば、ク
ロックφ１をテストモードクロックとして使用すること
ができる。
信号φ１〜φｎとは別にテストモードクロック信号を設
けたが、ノーマルモードクロック信号φ１〜φｎの内の
１つをそのテストモードクロック信号TCLKとして使用す
ることもできる。例えば、第１図および第４図にそれぞ
れ破線で図示するように、クロックTCLKの代わりにクロ
ックφ１をANDゲートA1の一方の入力に入力すれば、ク
ロックφ１をテストモードクロックとして使用すること
ができる。
また、１個のテスト容易化回路にシリアルスキャンモ
ードでテストデータが入出力されるフリップフロップ群
と、パラレルスキャンモードでテストデータが入出力さ
れるフリップフロップ群の双方を設けることも可能であ
る。
ードでテストデータが入出力されるフリップフロップ群
と、パラレルスキャンモードでテストデータが入出力さ
れるフリップフロップ群の双方を設けることも可能であ
る。
第６図に第１図および第２図にそれぞれ示したフリッ
プフロップFF1〜FFnの具体的な構成を示す。各フリップ
フロップFFは、セレクタ41、インバータ42,46、ANDゲー
ト43、ラッチ回路44,45を含んでいる。ラッチ44,45は、
第７図に示すようにそれぞれインバータ51〜54、および
転送ゲート55,56により構成される。第６図において、
セレクタ41は、端子SCおよび端子OPの信号レベルに応じ
て入力データD1,D2またはＱ出力のいずれかを選択して
出力する。この選択動作は第２図に示した真理値表に従
って行われる。セレクタ41の出力はANDゲート43の一方
の入力に供給される。このANDゲート43の他方の入力に
は、インバータ42を介してリセット信号が供給される。
ANDゲート43の出力はラッチ44のデータ入力端子Ｄに供
給される。ラッチ44のＱ出力はラッチ45のデータ入力端
子Ｄに供給され、そのラッチ45のＱ出力はフリップフロ
ップFFのＱ出力として出力されると共に、セレクタ41に
供給される。ラッチ45は入力クロックφ′によって動作
制御され、またラッチ44はインバータ46の出力すなわち
反転クロック′によって動作制御される。
プフロップFF1〜FFnの具体的な構成を示す。各フリップ
フロップFFは、セレクタ41、インバータ42,46、ANDゲー
ト43、ラッチ回路44,45を含んでいる。ラッチ44,45は、
第７図に示すようにそれぞれインバータ51〜54、および
転送ゲート55,56により構成される。第６図において、
セレクタ41は、端子SCおよび端子OPの信号レベルに応じ
て入力データD1,D2またはＱ出力のいずれかを選択して
出力する。この選択動作は第２図に示した真理値表に従
って行われる。セレクタ41の出力はANDゲート43の一方
の入力に供給される。このANDゲート43の他方の入力に
は、インバータ42を介してリセット信号が供給される。
ANDゲート43の出力はラッチ44のデータ入力端子Ｄに供
給される。ラッチ44のＱ出力はラッチ45のデータ入力端
子Ｄに供給され、そのラッチ45のＱ出力はフリップフロ
ップFFのＱ出力として出力されると共に、セレクタ41に
供給される。ラッチ45は入力クロックφ′によって動作
制御され、またラッチ44はインバータ46の出力すなわち
反転クロック′によって動作制御される。
［発明の効果］ 以上のように、この発明によれば、位相や周波数の点
で互いに独立な複数のクロックに同期して動作する回路
を備えたLSIであっても、テストモード時には単一クロ
ックで動作する回路として動作機能を検証することが可
能になり、LSI評価を容易に実行することができる。
で互いに独立な複数のクロックに同期して動作する回路
を備えたLSIであっても、テストモード時には単一クロ
ックで動作する回路として動作機能を検証することが可
能になり、LSI評価を容易に実行することができる。
第１図はこの発明の一実施例に係るシリアルスキャン方
式のテスト容易化回路を示す回路図、第２図は第１図の
テスト容易化回路に設けられるフリップフロップの動作
を説明するための図、第３図は第１図に示したテスト容
易化回路のテスト動作を説明するタイミングチャート、
第４図はこの発明の第２の実施例に係るパラレルスキャ
ン方式のテスト容易化回路を示す回路図、第５図は第４
図に示したテスト容易化回路のテスト動作を説明するタ
イミングチャート、第６図は第１図および第４図のテス
ト容易化回路にそれぞれ設けられるフリップフロップの
具体的な構成を示す回路図、第７図は第６図に示したフ
リップフロップに設けられるラッチの具体的な構成を示
す回路図である。 FF1〜FFn……フリップフロップ、S1〜Sn……セレクタ、
10……組合せ回路、20……アドレスデコーダ。
式のテスト容易化回路を示す回路図、第２図は第１図の
テスト容易化回路に設けられるフリップフロップの動作
を説明するための図、第３図は第１図に示したテスト容
易化回路のテスト動作を説明するタイミングチャート、
第４図はこの発明の第２の実施例に係るパラレルスキャ
ン方式のテスト容易化回路を示す回路図、第５図は第４
図に示したテスト容易化回路のテスト動作を説明するタ
イミングチャート、第６図は第１図および第４図のテス
ト容易化回路にそれぞれ設けられるフリップフロップの
具体的な構成を示す回路図、第７図は第６図に示したフ
リップフロップに設けられるラッチの具体的な構成を示
す回路図である。 FF1〜FFn……フリップフロップ、S1〜Sn……セレクタ、
10……組合せ回路、20……アドレスデコーダ。
Claims (3)
- 【請求項１】互いに位相または周波数が異なる複数のノ
ーマルモードクロック信号を入力して動作する内部回路
を有するLSI内に設けられたテスト容易化回路におい
て、 入力クロック信号に応じてそれぞれデータ入出力動作が
制御され、前記内部回路へ与えるデータを入力するため
の第１のデータ入力端子と前記内部回路からの出力を入
力するための第２のデータ入力端子とを有し、前記第１
のデータ入力端子から入力したデータを保持し且つ前記
第２のデータ入力端子から入力した前記内部回路からの
出力によって前記保持データが更新されるように構成さ
れた複数のデータ記憶手段と、 前記複数のノーマルクロック信号が供給され、テストモ
ード時には前記複数のノーマルクロック信号の中の特定
の一つのノーマルクロック信号を前記複数のデータ記憶
手段に前記入力クロック信号として共通に出力し、ノー
マルモード時には前記複数のデータ記憶手段に前記複数
のノーマルクロック信号を前記入力クロック信号として
それぞれ出力するクロック選択手段と、 所定の制御信号に基づいて、テストモード時に前記各デ
ータ記憶手段に対する前記特定の一つのノーマルクロッ
ク信号の入力を許可または禁止するゲート手段とを具備
し、 前記複数のデータ記憶手段に前記特定の一つのノーマル
クロック信号に同期してテストデータを前記第１のデー
タ入力端子から入力した後、前記ゲート手段による前記
特定の一つのノーマルクロック信号の制御によって前記
特定の一つのノーマルクロック信号を１クロック分だけ
前記複数のデータ記憶手段に共通に供給して前記複数の
データ記憶手段と前記内部回路との間のデータ入出力動
作を１クロック分だけ実行させることにより、前記複数
のデータ記憶手段に保持されたテストデータを前記内部
回路に出力し、そのテストデータに対する前記内部回路
からの出力を前記第２のデータ入力端子から入力して前
記複数のデータ記憶手段に保持するように構成されてい
ることを特徴とするテスト容易化回路。 - 【請求項２】前記複数のデータ記憶手段は、テストモー
ド時に前記入力クロック信号として入力される前記特定
の一つのノーマルクロック信号によって動作制御される
シフトレジスタを全体で構成しており、前記各データ記
憶手段に対するテストデータの入出力がシリアルスキャ
ン方式によって実行されることを特徴とする請求項１記
載のテスト容易化回路。 - 【請求項３】前記複数のデータ記憶手段の中から所定の
データ記憶手段をアドレス信号に基づいて選択する手段
をさらに具備し、前記複数のデータ記憶手段は共通のデ
ータ入力線に接続され、前記データ記憶手段に対するテ
ストデータの入出力がパラレルスキャン方式によって実
行されることを特徴とする請求項１記載のテスト容易化
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1035471A JP2848619B2 (ja) | 1989-02-15 | 1989-02-15 | テスト容易化回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1035471A JP2848619B2 (ja) | 1989-02-15 | 1989-02-15 | テスト容易化回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02213780A JPH02213780A (ja) | 1990-08-24 |
| JP2848619B2 true JP2848619B2 (ja) | 1999-01-20 |
Family
ID=12442693
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1035471A Expired - Fee Related JP2848619B2 (ja) | 1989-02-15 | 1989-02-15 | テスト容易化回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2848619B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61240174A (ja) * | 1985-04-18 | 1986-10-25 | Fujitsu Ltd | スキヤン回路 |
-
1989
- 1989-02-15 JP JP1035471A patent/JP2848619B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02213780A (ja) | 1990-08-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |