JPH066209A - プログラマブル・ロジック・アレイ - Google Patents
プログラマブル・ロジック・アレイInfo
- Publication number
- JPH066209A JPH066209A JP4165591A JP16559192A JPH066209A JP H066209 A JPH066209 A JP H066209A JP 4165591 A JP4165591 A JP 4165591A JP 16559192 A JP16559192 A JP 16559192A JP H066209 A JPH066209 A JP H066209A
- Authority
- JP
- Japan
- Prior art keywords
- write
- programmable logic
- read
- circuit
- logic array
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
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Landscapes
- Shift Register Type Memory (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】
【目的】 論理回路として使用するＦ／Ｆやラッチを書
き込み／読み出し専用レジスタと兼用にすることによっ
て、最小の回路規模で構成可能なプログラマブル・ロジ
ック・アレイを提供する。 【構成】 論理形成を行うノーマルモードと、外部から
入力されたデータの書き込み及びメモリセルからの読み
出しを行う書き込み／読み出しモードとを有するプログ
ラマブル・ロジック・アレイにおいて、書き込み／読み
出しモード時に使用される書き込み／読み出しシフトレ
ジスタを、ノーマルモードにおいて、論理形成用マクロ
セル中のフリップフロップとして兼用する兼用回路５を
具備する。
き込み／読み出し専用レジスタと兼用にすることによっ
て、最小の回路規模で構成可能なプログラマブル・ロジ
ック・アレイを提供する。 【構成】 論理形成を行うノーマルモードと、外部から
入力されたデータの書き込み及びメモリセルからの読み
出しを行う書き込み／読み出しモードとを有するプログ
ラマブル・ロジック・アレイにおいて、書き込み／読み
出しモード時に使用される書き込み／読み出しシフトレ
ジスタを、ノーマルモードにおいて、論理形成用マクロ
セル中のフリップフロップとして兼用する兼用回路５を
具備する。
Description
【０００１】
【産業上の利用分野】本発明は、ＡＮＤ／ＯＲアレイ及
び、Ｆ／Ｆ（フリップフロップ）やラッチ等を含むマク
ロセルを有するプログラマブル・ロジック・アレイ（Ｐ
ＬＡ）又はＰＬＤに関する。
び、Ｆ／Ｆ（フリップフロップ）やラッチ等を含むマク
ロセルを有するプログラマブル・ロジック・アレイ（Ｐ
ＬＡ）又はＰＬＤに関する。
【０００２】
【従来の技術】図３は従来のＰＬＡの回路構成図を示
す。図において、１０２、１０６は書き込み／読み出し
シフトレジスタであり、１０４はＡＮＤアレイであり、
１０８はＯＲアレイであり、１１０は論理回路として使
用されるＦ／Ｆ付きマクロセルである。さらに、１０
０、１１２はＭＵＸ（マルチプレクサ）である。従来の
ＰＬＡにおいては、図から明らかなように、書き込み／
読み出しシフトレジスタ１０２、１０６はデータの書き
込み／読み出し専用に用いられており、マクロセル１１
０内のＦ／Ｆとは別に構成されている。
す。図において、１０２、１０６は書き込み／読み出し
シフトレジスタであり、１０４はＡＮＤアレイであり、
１０８はＯＲアレイであり、１１０は論理回路として使
用されるＦ／Ｆ付きマクロセルである。さらに、１０
０、１１２はＭＵＸ（マルチプレクサ）である。従来の
ＰＬＡにおいては、図から明らかなように、書き込み／
読み出しシフトレジスタ１０２、１０６はデータの書き
込み／読み出し専用に用いられており、マクロセル１１
０内のＦ／Ｆとは別に構成されている。
【０００３】
【発明が解決しようとする課題】上記したように、従来
のＰＬＡにおいては、書き込み／読み出しシフトレジス
タと、マクロセルに含まれるＦ／Ｆやラッチとは別構成
になっている。このため、マクロセル及び入出力ピンを
増加させた場合、Ｆ／Ｆやラッチの素子数が増加し、Ｐ
ＬＡの回路規模が大きくなってしまうという欠点があっ
た。
のＰＬＡにおいては、書き込み／読み出しシフトレジス
タと、マクロセルに含まれるＦ／Ｆやラッチとは別構成
になっている。このため、マクロセル及び入出力ピンを
増加させた場合、Ｆ／Ｆやラッチの素子数が増加し、Ｐ
ＬＡの回路規模が大きくなってしまうという欠点があっ
た。
【０００４】本発明のプログラマブル・ロジック・アレ
イはこのような課題に着目してなされたものであり、そ
の目的とするところは、論理回路として使用するＦ／Ｆ
やラッチを書き込み／読み出し専用レジスタと兼用にす
ることによって、最小の回路規模で構成可能なプログラ
マブル・ロジック・アレイを提供することにある。
イはこのような課題に着目してなされたものであり、そ
の目的とするところは、論理回路として使用するＦ／Ｆ
やラッチを書き込み／読み出し専用レジスタと兼用にす
ることによって、最小の回路規模で構成可能なプログラ
マブル・ロジック・アレイを提供することにある。
【０００５】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明は、論理形成を行うノーマルモードと、外
部から入力されたデータの書き込み及びメモリセルから
の読み出しを行う書き込み／読み出しモードとを有する
プログラマブル・ロジック・アレイにおいて、書き込み
／読み出しモード時に使用される書き込み／読み出しシ
フトレジスタを、ノーマルモードにおいて、論理形成用
マクロセル中のフリップフロップとして兼用させ、各モ
ードにおいて選択的に使用する。
めに、本発明は、論理形成を行うノーマルモードと、外
部から入力されたデータの書き込み及びメモリセルから
の読み出しを行う書き込み／読み出しモードとを有する
プログラマブル・ロジック・アレイにおいて、書き込み
／読み出しモード時に使用される書き込み／読み出しシ
フトレジスタを、ノーマルモードにおいて、論理形成用
マクロセル中のフリップフロップとして兼用させ、各モ
ードにおいて選択的に使用する。
【０００６】
【作用】すなわち、本発明においては、書き込み／読み
出しシフトレジスタと論理形成用マクロセル中のフリッ
プフロップとを兼用させて、各モードにおいてこれらを
選択的に使用するものである。
出しシフトレジスタと論理形成用マクロセル中のフリッ
プフロップとを兼用させて、各モードにおいてこれらを
選択的に使用するものである。
【０００７】
【実施例】図１、図２は本発明のプログラマブル・ロジ
ック・アレイの一実施例を示す回路構成図である。
ック・アレイの一実施例を示す回路構成図である。
【０００８】図１において、ＡＮＤアレイ１及びＯＲア
レイ３を含むメモリセルに対してデータの書き込み／読
み出しを行うための書き込み／読み出しシフトレジスタ
とロジック用Ｆ／Ｆとが兼用された兼用回路５が接続さ
れている。この兼用回路５はロジッククロック（ＳＣＬ
Ｋ）が入力される端子と、プログラムのシリアルデータ
（ＳＤＡＴＡ）が入力される端子と、書き込み／読み出
し用シフトクロックが入力される端子を有し、さらに、
読み出しのシリアルデータを出力するための端子Ｓout
を有する。さらに、この兼用回路５の出力にはＡＮＤア
レイ１に接続されたＩ／Ｏ切り替え回路７が接続されて
いる。図２は上記した兼用回路５の詳細な回路構成図で
ある。
レイ３を含むメモリセルに対してデータの書き込み／読
み出しを行うための書き込み／読み出しシフトレジスタ
とロジック用Ｆ／Ｆとが兼用された兼用回路５が接続さ
れている。この兼用回路５はロジッククロック（ＳＣＬ
Ｋ）が入力される端子と、プログラムのシリアルデータ
（ＳＤＡＴＡ）が入力される端子と、書き込み／読み出
し用シフトクロックが入力される端子を有し、さらに、
読み出しのシリアルデータを出力するための端子Ｓout
を有する。さらに、この兼用回路５の出力にはＡＮＤア
レイ１に接続されたＩ／Ｏ切り替え回路７が接続されて
いる。図２は上記した兼用回路５の詳細な回路構成図で
ある。
【０００９】同図において、第１段目のＤ型Ｆ／Ｆ（フ
リップフロップ）１０1 のＤ入力には、ＯＲアレイ３か
らの出力が入力されるＡ端子と、ＳＤＡＴＡが入力され
るＢ端子と、制御端子Ｃとを有するマルチプレクサ（Ｍ
ＵＸ）２０1 が接続されており、クロック端子ＣＫに
は、ＳＣＬＫが入力されるＢ端子とロジッククロック
（ノーマルモード時のＦ／Ｆの同期クロック）が入力さ
れるＡ端子と制御端子Ｃを有するＭＵＸ２２1 の出力が
接続されている。
リップフロップ）１０1 のＤ入力には、ＯＲアレイ３か
らの出力が入力されるＡ端子と、ＳＤＡＴＡが入力され
るＢ端子と、制御端子Ｃとを有するマルチプレクサ（Ｍ
ＵＸ）２０1 が接続されており、クロック端子ＣＫに
は、ＳＣＬＫが入力されるＢ端子とロジッククロック
（ノーマルモード時のＦ／Ｆの同期クロック）が入力さ
れるＡ端子と制御端子Ｃを有するＭＵＸ２２1 の出力が
接続されている。
【００１０】このＤ型Ｆ／Ｆ１０1 のＱ出力はＭＵＸ２
０2 のＢ端子に接続されている。ＭＵＸ２０2 の出力は
２段目のＤ型Ｆ／Ｆ１０2 のＤ入力に接続されており、
以下、同様に、ＭＵＸとＤ型Ｆ／Ｆとが接続され、最終
段目のＤ型Ｆ／Ｆ１０n からはＳout が出力される。こ
こで、ＭＵＸ２０2 〜２０n の各々のＡ端子には同様に
ＯＲアレイ３からの出力が入力される。また、ＭＵＸ２
２1 の出力は２段目以降のＤ型Ｆ／Ｆ１０2 〜１０n の
ＣＫ端子にも接続されている。ＭＵＸ２０2 〜２０n の
Ｂ端子にはＦ／Ｆ出力用Ａ端子とメモリセル用Ｂ端子と
制御端子Ｃとを有するＩ／Ｏコントロール７1 〜７n が
接続されている。以下に、図２の回路の動作説明を行
う。
０2 のＢ端子に接続されている。ＭＵＸ２０2 の出力は
２段目のＤ型Ｆ／Ｆ１０2 のＤ入力に接続されており、
以下、同様に、ＭＵＸとＤ型Ｆ／Ｆとが接続され、最終
段目のＤ型Ｆ／Ｆ１０n からはＳout が出力される。こ
こで、ＭＵＸ２０2 〜２０n の各々のＡ端子には同様に
ＯＲアレイ３からの出力が入力される。また、ＭＵＸ２
２1 の出力は２段目以降のＤ型Ｆ／Ｆ１０2 〜１０n の
ＣＫ端子にも接続されている。ＭＵＸ２０2 〜２０n の
Ｂ端子にはＦ／Ｆ出力用Ａ端子とメモリセル用Ｂ端子と
制御端子Ｃとを有するＩ／Ｏコントロール７1 〜７n が
接続されている。以下に、図２の回路の動作説明を行
う。
【００１１】まず、ノ―マルモ―ド（ユーザが所望のロ
ジックを形成する）の場合の動作を説明する。ＭＵＸ２
０1 〜２０n はＯＲアレイ３からの出力とＳＤＡＴＡと
のいずれかを選択して各Ｄ型Ｆ／Ｆに入力させる機能を
有する。ノ―マルモ―ドでは、レベル０の制御信号がＭ
ＵＸ２０1 のＣ端子に入力されることによってＯＲアレ
イ３からの出力信号が選択されて各Ｄ型Ｆ／Ｆに入り、
ＭＵＸ２２1 によって選択されたロジッククロックに同
期してＱ出力に出力され、Ｉ／Ｏコントロ―ル回路７1
に入力される。このモ―ドでは、Ｉ／Ｏコントロ―ル回
路７1 のＣ端子にレベル０の制御信号が供給されるので
Ｆ／Ｆ出力が選択される。したがって、Ｉ／Ｏコントロ
―ル回路７1 からはＦ／Ｆ出力がそのまま出力される。
ジックを形成する）の場合の動作を説明する。ＭＵＸ２
０1 〜２０n はＯＲアレイ３からの出力とＳＤＡＴＡと
のいずれかを選択して各Ｄ型Ｆ／Ｆに入力させる機能を
有する。ノ―マルモ―ドでは、レベル０の制御信号がＭ
ＵＸ２０1 のＣ端子に入力されることによってＯＲアレ
イ３からの出力信号が選択されて各Ｄ型Ｆ／Ｆに入り、
ＭＵＸ２２1 によって選択されたロジッククロックに同
期してＱ出力に出力され、Ｉ／Ｏコントロ―ル回路７1
に入力される。このモ―ドでは、Ｉ／Ｏコントロ―ル回
路７1 のＣ端子にレベル０の制御信号が供給されるので
Ｆ／Ｆ出力が選択される。したがって、Ｉ／Ｏコントロ
―ル回路７1 からはＦ／Ｆ出力がそのまま出力される。
【００１２】このように、ノーマルモード時において
は、兼用回路５は論理形成用マクロセル中のフリップフ
ロップとして使用され、ユーザは論理回路を例えばカウ
ンタ−等の順序回路として所望の動作をさせることがで
きる。
は、兼用回路５は論理形成用マクロセル中のフリップフ
ロップとして使用され、ユーザは論理回路を例えばカウ
ンタ−等の順序回路として所望の動作をさせることがで
きる。
【００１３】一方、書き込み／読み出しモ―ド（プログ
ラム／ベリファイ）においては、レベル１の制御信号が
ＭＵＸ２０1 のＣ端子に入力されることによってＳＤＡ
ＴＡがＭＵＸ２０1 によって選択されてＤ型Ｆ／Ｆ１０
1 に入力される。そして、ＭＵＸ２２1 によって選択さ
れたＳＣＬＫに同期してＱ出力に出力され次段のＭＵＸ
２０2 に入力されるとともに、Ｉ／Ｏコントロ―ル回路
７1 にも入力される。このモ―ドでは、Ｉ／Ｏコントロ
―ル回路７1 のＣ端子にレベル１の制御信号が供給され
るのでメモリセルが選択される。したがって、Ｉ／Ｏコ
ントロ―ル回路７1 からはＦ／Ｆ出力がメモリセルヘ出
力される。
ラム／ベリファイ）においては、レベル１の制御信号が
ＭＵＸ２０1 のＣ端子に入力されることによってＳＤＡ
ＴＡがＭＵＸ２０1 によって選択されてＤ型Ｆ／Ｆ１０
1 に入力される。そして、ＭＵＸ２２1 によって選択さ
れたＳＣＬＫに同期してＱ出力に出力され次段のＭＵＸ
２０2 に入力されるとともに、Ｉ／Ｏコントロ―ル回路
７1 にも入力される。このモ―ドでは、Ｉ／Ｏコントロ
―ル回路７1 のＣ端子にレベル１の制御信号が供給され
るのでメモリセルが選択される。したがって、Ｉ／Ｏコ
ントロ―ル回路７1 からはＦ／Ｆ出力がメモリセルヘ出
力される。
【００１４】さらに、次段のＤ型Ｆ／Ｆ１０2 には前段
のＤ型Ｆ／Ｆ１０1 のＱ出力がそのまま入力される。こ
のように信号が順次シフトされてＳout まで伝達され、
メモリセルのベリファイを行うときに使用できる。ま
た、Ｎビットのシフトレジスタを構成した場合はＮビッ
トのＦ／Ｆも構成できる。
のＤ型Ｆ／Ｆ１０1 のＱ出力がそのまま入力される。こ
のように信号が順次シフトされてＳout まで伝達され、
メモリセルのベリファイを行うときに使用できる。ま
た、Ｎビットのシフトレジスタを構成した場合はＮビッ
トのＦ／Ｆも構成できる。
【００１５】
【発明の効果】以上詳述したように、本発明において
は、書き込み／読み出しシフトレジスタと論理形成用マ
クロセル中のフリップフロップとを兼用させることによ
って、最小の回路規模で従来と同一の機能を達成するこ
とができる。また、ロジック形成用フリップフロップの
ビット数増加に応じて５％程度パタ―ン面積が減少でき
る。さらに、コントロ―ル回路を変更することによっ
て、本発明をパラレルシリアル変換回路及びシリアルパ
ラレル変換回路に適用することも可能である。
は、書き込み／読み出しシフトレジスタと論理形成用マ
クロセル中のフリップフロップとを兼用させることによ
って、最小の回路規模で従来と同一の機能を達成するこ
とができる。また、ロジック形成用フリップフロップの
ビット数増加に応じて５％程度パタ―ン面積が減少でき
る。さらに、コントロ―ル回路を変更することによっ
て、本発明をパラレルシリアル変換回路及びシリアルパ
ラレル変換回路に適用することも可能である。
【図１】本発明のプログラマブル・ロジック・アレイの
一実施例を示すブロック図である。
一実施例を示すブロック図である。
【図２】図１の回路の一部の構成を詳細に示す図であ
る。
る。
【図３】従来のプログラマブル・ロジック・アレイの回
路構成を示すブロック図である。
路構成を示すブロック図である。
１…ＡＮＤアレイ、３…ＯＲアレイ、５…兼用回路、７
…Ｉ／Ｏ切替え回路。
…Ｉ／Ｏ切替え回路。
Claims (2)
- 【請求項１】 論理形成を行うノーマルモードと、外部
から入力されたデータの書き込み及びメモリセルからの
読み出しを行う書き込み／読み出しモードとを有するプ
ログラマブル・ロジック・アレイにおいて、書き込み／
読み出しモード時に使用される書き込み／読み出しシフ
トレジスタを、ノーマルモードにおいて、論理形成用マ
クロセル中のフリップフロップとして兼用させて、各モ
ードごとに選択的に使用することを特徴とするプログラ
マブル・ロジック・アレイ。 - 【請求項２】 上記プログラマブル・ロジック・アレイ
が、上記書き込み／読み出しシフトレジスタへの入力の
１つを上記各モードに応じて選択する選択手段を含むこ
とを特徴とする請求項１記載のプログラマブル・ロジッ
ク・アレイ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4165591A JPH066209A (ja) | 1992-06-24 | 1992-06-24 | プログラマブル・ロジック・アレイ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4165591A JPH066209A (ja) | 1992-06-24 | 1992-06-24 | プログラマブル・ロジック・アレイ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH066209A true JPH066209A (ja) | 1994-01-14 |
Family
ID=15815266
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4165591A Withdrawn JPH066209A (ja) | 1992-06-24 | 1992-06-24 | プログラマブル・ロジック・アレイ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH066209A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6339341B1 (en) | 1999-02-09 | 2002-01-15 | Nec Corporation | Programmable logic LSI |
| US7596829B2 (en) | 2005-05-18 | 2009-10-06 | Samsung Gwangju Electronics Co., Ltd. | Vacuum cleaner |
-
1992
- 1992-06-24 JP JP4165591A patent/JPH066209A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6339341B1 (en) | 1999-02-09 | 2002-01-15 | Nec Corporation | Programmable logic LSI |
| US7596829B2 (en) | 2005-05-18 | 2009-10-06 | Samsung Gwangju Electronics Co., Ltd. | Vacuum cleaner |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990831 |