JPS60192276A - 論理ｌｓｉのテスト方式 - Google Patents
論理ｌｓｉのテスト方式Info
- Publication number
- JPS60192276A JPS60192276A JP59047902A JP4790284A JPS60192276A JP S60192276 A JPS60192276 A JP S60192276A JP 59047902 A JP59047902 A JP 59047902A JP 4790284 A JP4790284 A JP 4790284A JP S60192276 A JPS60192276 A JP S60192276A
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- JP
- Japan
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- test
- circuit
- signal
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/24—Marginal checking or other specified testing methods not covered by G06F11/26, e.g. race tests
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- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は論理ＬＳＩのテスト方式に関する。
〔発明の技術的背景とその問題点り
近年、半導体技術の進歩に伴ないＬＥＩＩは益々高密度
化・高機能化の道をたどりつつある。
化・高機能化の道をたどりつつある。
このことにより、ＬＳＩ開発においても、ＤＣ・ＡＣ−
ＦＣテスト等製品として必要な一連のテストを行なうた
めの順序が人的あるいは時間的・機械的に非常に大きな
比重を占める様になった。特に順序回路を含む、ｃｐｔ
ｒ（中央処理装Ｒ）、ＡＬＵ（論理演算回路）、コント
ローラ等の論理ＬＳＩのテスｌｔａ雑で多くの人達がテ
ストの容易性を追求し、様々な方法を提案して来た。こ
れらの代表的なものに、ＬＳＳＤ法（Ｌｅｖｅｌ ５ｅ
ｎｓｉｔｉｖｅ ５ｃａｎ Ｄｅｓｉｇｎ ）、スキャ
ンパス法あるいはＬ Ｆ Ｓ Ｒ（Ｌｉｎｅａｒ Ｆｅ
ｅｄｂａｃｋ ＳｈｉｆｔＲｅｇｉｓｔｅｒ ） によ
る符号解析回路を利用する方法、回路分割による方法等
がある。ここでは最もポピユラーな方法として有名なＬ
ＳＳＤ法のみｍ〕単に説明を加える。
ＦＣテスト等製品として必要な一連のテストを行なうた
めの順序が人的あるいは時間的・機械的に非常に大きな
比重を占める様になった。特に順序回路を含む、ｃｐｔ
ｒ（中央処理装Ｒ）、ＡＬＵ（論理演算回路）、コント
ローラ等の論理ＬＳＩのテスｌｔａ雑で多くの人達がテ
ストの容易性を追求し、様々な方法を提案して来た。こ
れらの代表的なものに、ＬＳＳＤ法（Ｌｅｖｅｌ ５ｅ
ｎｓｉｔｉｖｅ ５ｃａｎ Ｄｅｓｉｇｎ ）、スキャ
ンパス法あるいはＬ Ｆ Ｓ Ｒ（Ｌｉｎｅａｒ Ｆｅ
ｅｄｂａｃｋ ＳｈｉｆｔＲｅｇｉｓｔｅｒ ） によ
る符号解析回路を利用する方法、回路分割による方法等
がある。ここでは最もポピユラーな方法として有名なＬ
ＳＳＤ法のみｍ〕単に説明を加える。
第１図にその動作原理が示されている。図はＬＳＳＤ法
を実現するテスト容易化回路の構成例を示す図である。
を実現するテスト容易化回路の構成例を示す図である。
Ｌ８ＳＤの！１４１徴は論理回路の全てのレジスタをテ
スト時のみシフトレジスタ化することにある。即ち、ノ
Ｉ！１常ル１１作時にはシフトクロック（５ＨＴｐ”ｒ
ＣＬＫ ）−＠固定し、システムクロック（ｓｙｓ
ＣＬＫ）ｆ、１制御することで必要な機能が実現される
。一方、テスト時には所望するテストデータをスギャン
入力端子（５ＣＡＮ工Ｎ）に力え、シフトクロック（５
ＨＦＴ ＣＬＫ ）によるコントロールの下、全てのシ
フトレジスタラッチ１２ 、 Ｚ ３． ｌ ４にデー
タセットを行なう。セットされたデータはりを部入力端
子（ｇｘ工Ｎ）より与えられるデータと共に、組合せ回
路１１のテストデータとなり、その出力は各シフトレジ
スタラッチ１２，１３．１４に対するデータ人力（Ｄ）
として供給される。次にシステムクロック（ＳＹＳ Ｃ
ＬＫ）を制御することによりこのデータをそれぞれのシ
フトレジスタラッチ１２．１ 、？ 、 １４に取込み
、再びシフトクロック（５ＨＩＦＴ ＣＬＫ ）を制御
することにより各シフトレジスタラッチ１２，１３．１
４のデータをスキャン出力（５ＣＡＮ ０ＵＴ）として
取り出す。この出力を期待値と比戦することで回路の正
常性をテストできる。
スト時のみシフトレジスタ化することにある。即ち、ノ
Ｉ！１常ル１１作時にはシフトクロック（５ＨＴｐ”ｒ
ＣＬＫ ）−＠固定し、システムクロック（ｓｙｓ
ＣＬＫ）ｆ、１制御することで必要な機能が実現される
。一方、テスト時には所望するテストデータをスギャン
入力端子（５ＣＡＮ工Ｎ）に力え、シフトクロック（５
ＨＦＴ ＣＬＫ ）によるコントロールの下、全てのシ
フトレジスタラッチ１２ 、 Ｚ ３． ｌ ４にデー
タセットを行なう。セットされたデータはりを部入力端
子（ｇｘ工Ｎ）より与えられるデータと共に、組合せ回
路１１のテストデータとなり、その出力は各シフトレジ
スタラッチ１２，１３．１４に対するデータ人力（Ｄ）
として供給される。次にシステムクロック（ＳＹＳ Ｃ
ＬＫ）を制御することによりこのデータをそれぞれのシ
フトレジスタラッチ１２．１ 、？ 、 １４に取込み
、再びシフトクロック（５ＨＩＦＴ ＣＬＫ ）を制御
することにより各シフトレジスタラッチ１２，１３．１
４のデータをスキャン出力（５ＣＡＮ ０ＵＴ）として
取り出す。この出力を期待値と比戦することで回路の正
常性をテストできる。
上記ＬＳＳＤ法を含めたテスト容易化の技術はかなり実
績があるけれども大きな間ｖＢをかかえている。１つは
テスト専用の人出力端子全３〜４本必要とすることであ
り、又、シフトレジスタラッチは通常のレジスタに比べ
動作が複雑で回路面積が大きいこと、同時に動作スピー
ドも遅れること等があげられる。（にタイミング的な制
御が煩雑になること、ＡＣテストの困難さがあげられる
。
績があるけれども大きな間ｖＢをかかえている。１つは
テスト専用の人出力端子全３〜４本必要とすることであ
り、又、シフトレジスタラッチは通常のレジスタに比べ
動作が複雑で回路面積が大きいこと、同時に動作スピー
ドも遅れること等があげられる。（にタイミング的な制
御が煩雑になること、ＡＣテストの困難さがあげられる
。
本発明は上記欠点に鑑みてなされたものであり、双方向
の入出力端子と内部論理回路を利用してリング発振ｌｐ
ｌ路を構成することにより、少ないテスト専用の入出力
端子で且つ効率的・ｒｉｉ；便的・ＡＣテスト法を笑味
する論理ＬＳＩのテスト方式ヲ従供することを目的とす
る。
の入出力端子と内部論理回路を利用してリング発振ｌｐ
ｌ路を構成することにより、少ないテスト専用の入出力
端子で且つ効率的・ｒｉｉ；便的・ＡＣテスト法を笑味
する論理ＬＳＩのテスト方式ヲ従供することを目的とす
る。
本発明は、内部回路として奇数段から成る怜１生反転素
子を組合せて構成されるリング発振回路を、双方向の人
出力バツファを介してＬＳＩの人出力）シ；に子に接続
し、双方向人出カバソファをコントロールすることによ
り、ノーマルモードでのデータへフハ もしくけテスト
モード時のテストデータの取込みを行なう構成としたも
のである。上記人出カバソファの制御法としては制御端
子にテスト専用端子を介してテストモード信号を供給す
る方法と、仙常動作時にはあり得ない信号の組合せのデ
コード信号を供給する方法が考えられる。後者の方法に
よればテスト専用端子も不要となる。
子を組合せて構成されるリング発振回路を、双方向の人
出力バツファを介してＬＳＩの人出力）シ；に子に接続
し、双方向人出カバソファをコントロールすることによ
り、ノーマルモードでのデータへフハ もしくけテスト
モード時のテストデータの取込みを行なう構成としたも
のである。上記人出カバソファの制御法としては制御端
子にテスト専用端子を介してテストモード信号を供給す
る方法と、仙常動作時にはあり得ない信号の組合せのデ
コード信号を供給する方法が考えられる。後者の方法に
よればテスト専用端子も不要となる。
このことにより、論理ＬＳＩのＡＣ特性が容易に測定出
来、且つテスト専用端子を少なくすることが出来る。
来、且つテスト専用端子を少なくすることが出来る。
以下、第２図以降を１９、−用して本発明実施案１に関
し詳細に説明する。
し詳細に説明する。
第２図は本発明の一実側例を示す図である。
図においせ、２１は双方向の入出力端子である。
抵抗２２及びダイオード２３．２４は入力バッファ２５
の保護回路？！１″１−１４成している。２８〜２ｎは
奇欽段接続されるインバータ素子である。
の保護回路？！１″１−１４成している。２８〜２ｎは
奇欽段接続されるインバータ素子である。
ここでインバータ素子とは単純なインバータのみならず
ナントゲート・ノアゲート■・、人力極性と出力極性の
異なる全ての素子を意味するものとする。２６はトライ
ステートの出力バッファであり、コントロール端子にテ
スト専用ビン２１を介して到来するテストモード信号が
供給される。
ナントゲート・ノアゲート■・、人力極性と出力極性の
異なる全ての素子を意味するものとする。２６はトライ
ステートの出力バッファであり、コントロール端子にテ
スト専用ビン２１を介して到来するテストモード信号が
供給される。
上記構成において、通常動作時、テスト専用ビン２７を
介して到来するテストモードイキ号（σ計）は“１′′
であり、出力バッファ２６はディセーブル状態（高イン
ピーダンス）にある。
介して到来するテストモードイキ号（σ計）は“１′′
であり、出力バッファ２６はディセーブル状態（高イン
ピーダンス）にある。
従って、双方向端子２１は入力端子としてのみ動作し、
人力信号は信号１ （８１ｇ、１ ）として内部回路へ
伝播される。一方、テストモード時、テスト専用ピン２
７を介して供給される信号ＴＥＳＴ ［“０“となり、
従って、人力バッファ２５、インバータ素子２８〜２ｎ
、出力バッファ２６がリング状に結合され、リング発橡
回路として機能する。このことを利用し、双方向端子２
１から発振周波数を観測すれば内部回路のＡＣ特性を容
易に推測できる。
人力信号は信号１ （８１ｇ、１ ）として内部回路へ
伝播される。一方、テストモード時、テスト専用ピン２
７を介して供給される信号ＴＥＳＴ ［“０“となり、
従って、人力バッファ２５、インバータ素子２８〜２ｎ
、出力バッファ２６がリング状に結合され、リング発橡
回路として機能する。このことを利用し、双方向端子２
１から発振周波数を観測すれば内部回路のＡＣ特性を容
易に推測できる。
第３図は本発明の他の実施列を示す図である。
第２図に示した実施例との差異は、セレクタ（ｓｇＬ、
ｖｚ）の追加により、段数の異なるリング発掘回路の測
定が実現出来ること、及び出力バッファ２６のコントロ
ールをデコーダ（ｏｍｃ３２）によって行なっているこ
とにある。即ち、詳数段のインバータ素子２８〜２ｎの
うち、任意段より出力を取出し、段数の異なるリング発
振周波数を覗１測することでより正確なＡＣ特性を推測
しようとするものである。セレクタ３１の選択信号とし
て、通常動作時に必要な信号、又は外部より制御可能な
内部信号ＳＥＬ、 ＃８１ＤＬ２を使うことによりテス
ト専用ピンは設けていない。又、出力バッファ２６のコ
ントロール信号として通常動作時にはあり得ない信号の
組合せ（Ｉ、〜ＩＭ）によるデコード信号（デコーダ３
２出力）を１史うことにより第２図に示すテスト専用端
子２７も省いている。
ｖｚ）の追加により、段数の異なるリング発掘回路の測
定が実現出来ること、及び出力バッファ２６のコントロ
ールをデコーダ（ｏｍｃ３２）によって行なっているこ
とにある。即ち、詳数段のインバータ素子２８〜２ｎの
うち、任意段より出力を取出し、段数の異なるリング発
振周波数を覗１測することでより正確なＡＣ特性を推測
しようとするものである。セレクタ３１の選択信号とし
て、通常動作時に必要な信号、又は外部より制御可能な
内部信号ＳＥＬ、 ＃８１ＤＬ２を使うことによりテス
ト専用ピンは設けていない。又、出力バッファ２６のコ
ントロール信号として通常動作時にはあり得ない信号の
組合せ（Ｉ、〜ＩＭ）によるデコード信号（デコーダ３
２出力）を１史うことにより第２図に示すテスト専用端
子２７も省いている。
第４図は本発明の更に他の実施例を示す図である。第２
図、第３図に示した実施例との差異は、符数段のインバ
ータ素子（２８〜２ｎ）の代りに通常の論理回路４２〜
４ｎを利用し、それ故、極性を会周整するためのインバ
ータ素子４１を１史用していることにある。即ち、第２
図、第３図ｉ＋Ｕ示した実施ＰＩＩｆは、テスト専用回
路としてインバータ素子チェインを付加しているのに対
し、第４図に示した実施列は通常動作用の内部論理回路
を利用している。通常動作にて扱うクロックやクリア信
号等のコントロール１＠号は、意識せずとも図示する回
路枯或となることが多く、適当な信号全外部に引出す手
段であるセレクタ３１、出力バッファ２６、そして極性
調整のためのインバータ素子４１を設けることにより正
確なＡＣ特性が測定可能である。又、クロック信号やク
リア信号は配線負荷やファンアウト的にも最も厳しい条
件となることが多く、この点に関してもこの回路に適し
た信号となる。
図、第３図に示した実施例との差異は、符数段のインバ
ータ素子（２８〜２ｎ）の代りに通常の論理回路４２〜
４ｎを利用し、それ故、極性を会周整するためのインバ
ータ素子４１を１史用していることにある。即ち、第２
図、第３図ｉ＋Ｕ示した実施ＰＩＩｆは、テスト専用回
路としてインバータ素子チェインを付加しているのに対
し、第４図に示した実施列は通常動作用の内部論理回路
を利用している。通常動作にて扱うクロックやクリア信
号等のコントロール１＠号は、意識せずとも図示する回
路枯或となることが多く、適当な信号全外部に引出す手
段であるセレクタ３１、出力バッファ２６、そして極性
調整のためのインバータ素子４１を設けることにより正
確なＡＣ特性が測定可能である。又、クロック信号やク
リア信号は配線負荷やファンアウト的にも最も厳しい条
件となることが多く、この点に関してもこの回路に適し
た信号となる。
第５図は本発明の更に他の実施列を示す図である。第２
図に示した実施列との差異は、双方向の入出力端子２１
に発」辰周波都・調整のための容量性負荷５１全取付け
たこと、発振信号を内部クロックとして１史用するだめ
、引出し線５２〜５ｎｆ：設けたことにある。各発振信
号は通常動作時の内部クロックもしくはテスト時Ｋかけ
るＬ８ＳＤ等のシフトクロックとして利用できる。
図に示した実施列との差異は、双方向の入出力端子２１
に発」辰周波都・調整のための容量性負荷５１全取付け
たこと、発振信号を内部クロックとして１史用するだめ
、引出し線５２〜５ｎｆ：設けたことにある。各発振信
号は通常動作時の内部クロックもしくはテスト時Ｋかけ
るＬ８ＳＤ等のシフトクロックとして利用できる。
図示した引出し線５２〜５ｎを介して得られるクロック
ＣＫ、〜ａＫｎｏｌＱ相がそれぞれ異なることは言う寸
でもない。
ＣＫ、〜ａＫｎｏｌＱ相がそれぞれ異なることは言う寸
でもない。
以上説明の如く本発明によれば、醍理ＬＳＩのＡＣ特性
が容易に且つ正確に測定あるいは推測でき、又、テスト
専用端子の数を減らすことが出きる他、以下に列挙する
効果に得ることが出来る。
が容易に且つ正確に測定あるいは推測でき、又、テスト
専用端子の数を減らすことが出きる他、以下に列挙する
効果に得ることが出来る。
［＋１ （ｉ相の異なる、いくつものクロックを内部ク
ロックとして利用できる。又、タト都にコンデンサを（
−ｄ加することで発振同波数を可変とすることが出来る
。
ロックとして利用できる。又、タト都にコンデンサを（
−ｄ加することで発振同波数を可変とすることが出来る
。
（２１Ａ Ｃ特性的に特にクリティカルになりがちなコ
ントロール信号の開側に適した回路＋４成となる。
ントロール信号の開側に適した回路＋４成となる。
（３）不発ＧＪ１によりＡＣ’特性をＩＥ確に測定もし
くは推測できる様に々る為、ＦＣテストはラフなタイミ
ングにて測定することが出き、又、測定結果をシミュレ
ータにフィードバックすることでより正確なシミュレー
ションを行なうことが出来る。
くは推測できる様に々る為、ＦＣテストはラフなタイミ
ングにて測定することが出き、又、測定結果をシミュレ
ータにフィードバックすることでより正確なシミュレー
ションを行なうことが出来る。
第１図は従来方式を実現するテスト容易化回路の構成列
を示す図、）占２図、第３図、第４図、第５図は不発明
の一実施し１］を示す図である。 ２１・・・双方同人出力端子、２６・・・双方向人出カ
バツファ、２７・・・テスト入力端子、２８〜２ｎ、４
１・・・インバータ素子、３１・・・セレクタ、３２・
・・デコーダ、５１・・・容量性負荷、５２Ｎ５ｎ・・
・引出し緑。 出願人代理人 弁理士 鈴 江 武 彦第１図 第２図 １ 第３図 第４図 第５図
を示す図、）占２図、第３図、第４図、第５図は不発明
の一実施し１］を示す図である。 ２１・・・双方同人出力端子、２６・・・双方向人出カ
バツファ、２７・・・テスト入力端子、２８〜２ｎ、４
１・・・インバータ素子、３１・・・セレクタ、３２・
・・デコーダ、５１・・・容量性負荷、５２Ｎ５ｎ・・
・引出し緑。 出願人代理人 弁理士 鈴 江 武 彦第１図 第２図 １ 第３図 第４図 第５図
Claims (1)
- 【特許請求の範囲】 ＋１１内部回路として命数段の極性反転素子を組合せて
成るリング発振回路を双方向の人出カバツファを介して
ＬＳＩの入出力端子へ接続し、上記人出力バツファの制
御端子へ供給される信号により上記入出力端子を通常動
作時におけるデータ人力もしくはテストデータの取込み
に使用することを特徴とする論理ＬＳＩのテスト方式。 （２）上記内部回路全構成する極性反転素子の任意の段
より得られる各々異なった発振信号のうちいずれか１個
ｔａ択し、上記入出力バッファへ供給するセレクタと、
上記入出力バッファの制御を通常動作時にはあり得ない
信号のデコード出力により行なうデコーダとを備えて成
る特許請求の範囲 Ｉのテスト方式。 （３）発振周波数の調整のため、上記入出力端子に容袖
性負荷を接続し、ここで得られる発振信号を内部クロッ
クとして使用することを特徴とする特許請求の範囲第１
項記載の論理ＬＳＩのテスト方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59047902A JPS60192276A (ja) | 1984-03-13 | 1984-03-13 | 論理ｌｓｉのテスト方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59047902A JPS60192276A (ja) | 1984-03-13 | 1984-03-13 | 論理ｌｓｉのテスト方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60192276A true JPS60192276A (ja) | 1985-09-30 |
Family
ID=12788321
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59047902A Pending JPS60192276A (ja) | 1984-03-13 | 1984-03-13 | 論理ｌｓｉのテスト方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60192276A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62224058A (ja) * | 1986-03-26 | 1987-10-02 | Hitachi Ltd | 半導体集積回路装置のテスト方法 |
| WO1988001060A1 (en) * | 1986-07-25 | 1988-02-11 | Plessey Overseas Limited | Integrated circuits and method of testing same |
| EP0336444A2 (en) * | 1988-04-08 | 1989-10-11 | Fujitsu Limited | Semiconductor integrated circuit device having improved input/output interface circuit |
| EP0464746A2 (en) * | 1990-06-29 | 1992-01-08 | Nec Corporation | Easily and quickly testable master-slave flipflop circuit |
-
1984
- 1984-03-13 JP JP59047902A patent/JPS60192276A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62224058A (ja) * | 1986-03-26 | 1987-10-02 | Hitachi Ltd | 半導体集積回路装置のテスト方法 |
| WO1988001060A1 (en) * | 1986-07-25 | 1988-02-11 | Plessey Overseas Limited | Integrated circuits and method of testing same |
| EP0336444A2 (en) * | 1988-04-08 | 1989-10-11 | Fujitsu Limited | Semiconductor integrated circuit device having improved input/output interface circuit |
| EP0464746A2 (en) * | 1990-06-29 | 1992-01-08 | Nec Corporation | Easily and quickly testable master-slave flipflop circuit |
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