CN1082207C

CN1082207C - 高速动态二进制加法器

Info

Publication number: CN1082207C
Application number: CN95116550A
Authority: CN
Inventors: 斯蒂芬·克莱格·巴林
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1994-10-14
Filing date: 1995-09-21
Publication date: 2002-04-03
Anticipated expiration: 2015-09-21
Also published as: CN1138717A; CA2155380A1; KR100221517B1; EP0707261A1; DE69525209D1; DE69525209T2; US5619441A; JPH08123663A; EP0707261B1; MX9504338A; KR960015197A; ATE212737T1; BR9504269A; TW357317B

Abstract

高速动态二进制加法器，无论该加法器的位宽如何，只需要两级。二进制加法器使用逻辑的进位表达式的反作为第一级。求和级接收已求反的进位和输入信号来提供加得的值。动态连线或门被有效地用来提供动态二进制加法器。

Description

高速动态二进制加法器

本发明涉及一种二进制加法器，尤其涉及一种在高速应用中使用的动态二进制加法器。

一个加法器可以被认为只有一个输入端(A输入端)和一个进位输入信号的求和器。相应地，该加法器通过该进位输入信号加1到A输入端进行相加。典型地，动态二进制加法器是使用一种超前进位结构实现的。

EP0180005A2公开了一种二进制加法器，其中披露了以下技术特征：包括用于产生进位信号的第一级，包含多个用来接收输入信号、提供进位信号的逻辑单元，且多个逻辑块并行地耦合；产生求和信号的第二级，包含了多个逻辑单元，用来接收一个进位信号和相关的输入信号进行相加而得到求和信号。

一个使用二进制超前进位结构的N位二进制加法器传统上需要2+Log₂N步来实现。

该方案可以用4位加法器的设计来解释说明，尽管这种技术对于大型位宽的加法器最有用。一个4位二进制加法器有4个数据输入端A3、A2、A1、A0和一个进位输入端(Cin)。一个4位二进制加法器有4个数据输出端S3、S2、S1、S0和一个进位输出端(Cout)。在这个例子中，S3代表最高位，S0代表最低位。

描述该加法器功能的布尔等式如下说明：

Cout＝GP30&Cin

组传播(GP)

S3＝A3 XOR C2

S2＝A2 XOR C1

S1＝A1 XOR C0

S0＝A0 XOR Cin

其中：

C2＝GP20&Cin

C1＝GP10&Cin

C0＝GP0&Cin

GP30＝A3&A2&A1&A0

GP20＝A2&A1&A0

GP10＝A1&A0

GP0＝A0

因此，如果一个4位加法器用一个二进制超前进位结构实现，它会是如下所示地构成：

步骤1：GP32＝A3&A2 GP21＝A2&A1 GP10＝A1&A0 C0＝A0&Cin

步骤2：GP30＝GP32&GP10 GP20＝GP21&A0 C1＝GP10&Cin

步骤3：Cout＝GP30&CinC2＝GP20&Cin

步骤4：S3＝A3 XOR C2 S2＝A2 XOR C1 S1＝A1 XOR C0 S0＝A0 XOR Cin

于是，对于一个4位加法器，它的操作需要2+Log₂4＝4步逻辑步骤。

正如从上述等式可以看到的，实现加法器所需的步数和逻辑门数将随加法器中位数的增加而增加。因而需要的加法器应是容易实现的，而且需要的步数应大大地少于已知的动态加法器。此外，加法器还应很容易地用标准逻辑装置实现。本发明在于满足这种需要。

对这一问题已有一种新颖的逻辑/线路解决方法，它用2步逻辑步骤实现N位二进制加法器，与该加法器的位宽(N)无关。

根据本发明提供的动态二进制加法器使用进位表达式的逻辑反来提供第一步。然后这些进位表达式提供给求和这一步，它依次接收这些进位表达式和输入信号来提供加得的值。

根据本发明，提供一个动态二进制加法器，其在两级中完成相加，包括多个进位输入端，并包括：第一级，用于提供一个进位表达式的逻辑反，该第一级包含多个进位单元，每个进位单元用来接收一个输入信号和提供一个进位信号，特定进位单元的输入信号是该二进制加法器的每个输入信号反码的逻辑或，从当前位开始到最低位LSB，包括这两位，多个进位单元是并行地耦合的；以及第二级，该第二级包含多个求和单元，每个求和单元用来从对应的多个输入单元中的一个接收进位信号和相关的输入信号值并提供一个和数的输出，其特征在于，每个进位单元还包括输入信号的逻辑反和C_in的逻辑反的逻辑或，其中C_in是二进制加法器的进位输入。

通过使用进位表达式的逻辑反，允许用动态OR逻辑元件，提供一种加法器，它可以用比同等超前进位二进制加法器少的步骤。这种加法器有显著的实用性，尤其是在二进制加法器的位宽增加时。

图1是常规的32位二进制加法器的框图。

图2是根据本发明的32位二进制加法器的框图。

图3是图2所示加法器的进位电路的线路图。

图4是图2所示加法器的求和电路的线路图。

本发明涉及一种二进制加法器的改进。提出下面的说明能使本领域普通技术人员制造和使用本发明，同时在专利申请及其要求的上下文中提供下面的说明。最佳实施方式的各种改进对于熟练的技术人员来说将是显而易见的，这里的一般原理也可能适用于其它实施方式。因此，本发明并不只局限于所述的实施方式，而是符合与所述原理和特征一致的最广泛范围。

为了较具体地说明常规的超前进位加法器的工作，现请参考图1及下面的讨论。图1是一个32位加法器的框图。该加法器包含多个单元12，它们作为单元14的第一组产生进位生成信号(CG)的第一级。单元16、18和20提供下一级CG信号。单元28提供下一级CG信号。单元22、24和26提供附加级GP信号。单元30提供求和信号。单元32将进位反相，并为本发明提供出口缓冲区。请在下面查找在图1的各种单元12-32中逻辑功能的例子。

组传播(GP)单元12

有输入D、C、B、A，其中MSB是A并形成下面的输出：

XGP_DLBA＝XA_D+XA_C+XA_B+XA_A

XGP_LBA＝ XA_C+XA_B+XA_A

XGP_BA＝ XA_B+XA_A

XGP_A＝ XA_A

进位生成(CG)单元14

XC₃＝XA₃+XA₂+XA₁+XA₀+XCin

XC₁＝XA₂+XA₁+XA₀+Xcin

XC₁＝ XA₁+XA₀+Xcin

XC₀＝ XA₀+Xcin

CG单元16

有输入XGP₇₄，XGP₆₄，XGP₅₄，XGP₄，XC₃

输出：

XC₇＝XGP₇₄+XC₃

XC₆＝XGP₆₄+XC₃

XC₅＝XGP₅₄+XC₃

XC₄＝XGP₄+XC₃

CG单元18

有输入XGP₁₁₈，XGP₁₀₈，XGP₉₈，XGP₈，XGP₇₄，XC₃

输出：

XC₁₁＝XGP₁₁₈+XGP₇₄+XC₃

XC₁₀＝XGP₁₀₈+XGP₇₄+XC₃

XC₉＝XGP₉₈+XGP₇₄+XC₃

XC₈＝XGP₈+XGP₇₄+XC₃

CG单元20

有输入XGP₁₅₁₂，XGP₁₄₁₂，XGP₁₃₁₂，XGP₁₂，XGP₁₁₈，

XGP₇₄，XC₃

输出：

XC₁₅＝XGP₁₅₁₂+XGP₁₁₈+XGP₇₄+XC₃

XC₁₄＝XGP₁₄₁₂+XGP₁₁₈+XGP₇₄+XC₃

XC₁₃＝XGP₁₃₁₂+XGP₁₁₈+XGP₇₄+XC₃

XC₁₂＝XGP₁₂+XGP₁₁₈+XGP₇₄+XC₃

GP单元22

输入：XGP₂₃₂₀，XGP₂₂₂₀，XGP₂₁₂₀，XGP₂₀，XGP₁₉₁₆

输出：

XGP₂₃₁₆＝XGP₂₃₂₀+XGP₁₉₁₆

XGP₂₂₁₆＝XGP₂₂₂₀+XGP₁₉₁₆

XGP₂₁₁₆＝XGP₂₁₂₀+XGP₁₉₁₆

XGP₂₀₁₆＝XGP₂₀+XGP₁₉₁₆

GP单元24

输入：XGP₂₇₂₄，XGP₂₆₂₄，XGP₂₅₂₄，XGP₂₄，XGP₂₃₂₀，XGP₁₉₁₆

输出：

XGP₂₇₁₆＝XGP₂₇₂₄+XGP₂₃₂₀+XGP₁₉₁₆

XGP₂₆₁₆＝XGP₂₆₂₄+XGP₂₃₂₀+XGP₁₉₁₆

XGP₂₅₁₆＝XGP₂₅₂₄+XGP₂₃₂₀+XGP₁₉₁₆

XGP₂₄₁₆＝XGP₂₄+XGP₂₃₂₀+XGP₁₉₁₆

GP单元26

输入：XGP₃₁₂₈，XGP₃₀₂₈，XGP₂₉₂₈，XGP₂₈，XGP₂₇₂₄，XGP₂₃₂₀，XGP₁₉₁₆

输出：

XGP₃₁₁₆＝XGP₃₁₂₈+XGP₂₇₂₄+XGP₂₃₂₀+XGP₁₉₁₆

XGP₃₀₁₆＝XGP₃₀₂₈+XGP₂₇₂₄+XGP₂₃₂₀+XGP₁₉₁₆

XGP₂₉₁₆＝XGP₂₉₂₈+XGP₂₇₂₄+XGP₂₃₂₀+XGP₁₉₁₆

XGP₂₈₁₆＝XGP₂₈+XGP₂₇₂₄+XGP₂₃₂₀+XGP₁₉₁₆

CG单元28

输入：XD，XC，XB，XA，XC_i，其中XD是MSB。

输出：

XC_D＝XD+XC_i

XC_C＝XC+XC_i

XC_B＝XB+XC_i

XC_A＝XA+XC_i

SUM单元30

Sum_i＝XA_i XOR XC_i-1(Sum_i是MSB)

Sum_i-1＝XA_i-1 XOR XG_i-2

Sum_i-2＝XA_i-2 XOR XC_i-3

Sum_i-3＝XA_i-3 XOR XC_i-4(Sum_i-3是MSB)

进位单元32

C₃₁＝XC₃₁

从上例可以看出，实现一个32位动态加法器是相对复杂的，它需要若干不同级的GP和CG单元。另外，还可以看出其中的不同单元有功能上的变化。相应地，这种变化的功能所需的许多不同逻辑装置进一步增加了加法器的复杂性。

本发明的目的是动态二进制加法器，其中减少了级的数目，且每级功能的实现也大幅度地简化。为了较具体地说明根据本发明制造的动态二进制加法器，请参考下面的讨论。

为使本发明原理便于理解，其概念将在一个4位动态二进制加法器的描述中加以说明。(在本说明中X将表示一个布尔变量的逻辑反。)

相应地，在根据本发明的4位动态加法器中，每位的进位表达式可以使用一个如下单一级直接实现：

级1：X_cout＝XA₃+XA₂+XA₁+XA₀+X_cin

XC₂＝XA₂+XA₁+XA₀+X_cin

XC₁＝XA₁+XA₀+Xcin

XC₀＝XA₀+Xcin

因此，将由下面的级完成求和：

级2：S₃＝XA₃ XOR XC₂

S₂＝XA₂ XOR XC₁

S₁＝XA₁ XOR XC₀

S₀＝XA₀ XOR Xcin

这个新加法器的逻辑功能可以用下面的例子说明：

A3 A2 A₁ A₀ Cin

0 ｜｜｜｜

累加之后的和以及进位输出将是：

Cout S3 S2 S1 S0

0 ｜｜｜｜

为了执行依据本发明的累加功能，A3、A2、A1、A0和Cin的逻辑反如下说明：

XA₃ XA₂ XA₁ XA₀ X_cin

1 0 0 0 0

XA₃ XA₂ XA₁ XA₀ X_cin

X_Cout＝ 1 + 0 + 0 + 0 + 0 ＝1

X_C2＝ 0 + 0 + 0 + 0 ＝0

X_C1＝ 0 + 0 + 0 ＝0

X_C0＝ 0 + 0 +0

S₃＝1 XOR 0＝1

S₂＝0 XOR 0＝0

S₁＝0 XOR 0＝0

S₀＝0 XOR 0＝0

于是，新加法器产生与原来等式相同的结果(注：和的输出是正逻辑，而进位输出是原来的进位输出的逻辑反)。

为了较具体地说明根据本发明的加法器的优点，现参看图2。图2所示的是根据本发明的一个32位动态加法器100的框图。如图所示，在第一进位级102中的每个进位的位(XCi)是直接完成的，所以，与传统的动态加法器相关联的超前结构被取消了。包括求和单元的第二级104和相关联的进位单元耦合来提供加得的和数。

现参考图3，如图所示是图2的32位加法器的进位电路102的一种实施方式。进位电路102包括与多个晶体管204耦合的动态连线的OR门202，每个晶体管用作进位信号(Xci)输入端的一位。在最佳实施方式中的OR门202是一个多米诺型的OR门。32位(XC₃₁)进位信号的等式如下所示：

XC₃₁＝XA₃₁+XA₃₀+XA₂₉+…+XA₁+XA₀+X_ci

现参看图3A，如图所示是一个进位电路102’，它包括与一个晶体管204耦合的动态连线的OR门202来提供一位输入信号给进位单元。从进位信号的每个附加位的最低位(LSB)开始，进位电路102’可以简单地用一个晶体管来增加。相应地，进位电路102的实现比图1所示包含一个超前结构的常规32位动态二进制加法器10的进位电路更为直接和简单。

现参考图4，如图所示是一个SUM级电路104，它可以在图2的32位动态二进制加法器100中使用。SUM级电路104包括接收输入信号和进位信号的异OR功能。相应地，SUM(Sum_i)的等式是：

Sum_i＝XA_iC_i-1+A_iXC_i-1＝XA_iXORXC_i-1

相应地，由于提供动态二进制加法器，它以单级实现进位和以一级实现求和信号，动态二进制加法器的复杂性显著地降低了。此外，通过消除与常规动态二进制加法器相关联的超前进位结构，根据本发明的同样大小的动态二进制加法器明显地快些。

虽然本发明根据所示的实施方式来描述，但普通技术人员将迅速地认识到，这些实施方式会有许多变化，这些变化均在本发明的实质和范围内。相应地，普通技术人员可能做出许多修改而不脱离所附的权利要求书的实质和范围。

Claims

1.一个动态二进制加法器，其在两级中完成相加，包括多个进位输入端，并包括：

第一级，用于提供一个进位表达式的逻辑反，该第一级包含多个进位单元，每个进位单元用来接收一个输入信号和提供一个进位信号，特定进位单元的输入信号是该二进制加法器的每个输入信号反码的逻辑或，从当前位开始到最低位LSB，包括这两位，多个进位单元是并行地耦合的；以及

第二级，该第二级包含多个求和单元，每个求和单元用来从对应的多个输入单元中的一个接收进位信号和相关的输入信号值并提供一个和数的输出，

其特征在于，每个进位单元还包括输入信号的逻辑反和C_in的逻辑反的逻辑或，其中C_in是二进制加法器的进位输入。

2.权利要求1的动态二进制加法器，其特征在于：进位表达式的逻辑反包括XC_i＝(XA_i+XA_i-i+XA_i-2+...XC_in)，其中A_i是输入信号的最高位MSB，X是布尔变量的逻辑反。

3.权利要求1的动态二进制加法器，其特征在于：第二级包括一个求和级电路，该求和级电路提供一个和输出Sum_i，它有表达式Sum_i＝XA_iXORXC_i-1，其中A_i是输入信号的最高位MSB，C_i-1是来自输入信号的下一个最低位的进位信号，X是布尔变量的逻辑反。

4.权利要求1的动态二进制加法器，其特征在于：第一级包括一个进位电路；该进位电路进一步包括：

一个动态连线或门，用于接收输入信号；以及

与动态连线或门耦合的多个晶体管，多个晶体管中的每一个向进位单元提供一个输入信号。

5.权利要求4的动态二进制加法器，其特征在于：动态连线或门是一个多米诺或门。

6.权利要求1的动态二进制加法器，其特征在于：第二级包括一个求和电路，该求和电路进而包括异或电路，该异或电路接收一个输入信号、一个进位信号并提供由此产生的输出信号。