CN1159647C - 加法器及其实现方法 - Google Patents

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CN1159647C CNB001049593A CN00104959A CN1159647C CN 1159647 C CN1159647 C CN 1159647C CN B001049593 A CNB001049593 A CN B001049593A CN 00104959 A CN00104959 A CN 00104959A CN 1159647 C CN1159647 C CN 1159647C
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Abstract

本发明提供了一种加法器，该加法器摒弃了其他同步加法器的分组方式，提出了一种采用二分法原则进行分组的方法，以及在加法器的每个加法运算单元中以2位为一组进行基本加法运算。在增加求和与求进位的并行度方面，在分组后所形成的每个加法运算单元中的2位基本加法运算子单元内采用了和数预测技术，在产生的每个基本加法运算子单元之间的进位时采用了先行进位技术。在设计方法上，改变了传统的正向逻辑思维方式所形成的正逻辑电路设计方法，采用了反向逻辑的电路设计方法。

Description

加法器及其实现方法
技术领域
本发明涉及计算机逻辑电路设计领域中的二进制数据加法运算电路，更具体地说，涉及一种加法器及其实现方法。
背景技术
在计算机系统中，加法运算是一切算术运算的核心。因此如何提高加法运算的速度是业内人士所共同追求的目标。
最初的计算机都采用行波进位加法器(ripple-carryaddition)。对于这种加法器第i位的和Si为
Si＝AiBiCi
其中Ai和Bi分别是两个操作数的第i位，Ci是向第i位的进位。下一级(i+1)位的进位是
Ci+1＝Ai·Bi+Ci·(Ai+Bi)
因此两个n位的操作数相加最大需要n-1个进位延时和一个求和的延时。这显然不能满足当今计算机运算高速度的需求。经过多年来对加法器的不断改进，目前改进后的加法器主要有两类，一类是异步加法器，另一类是同步加法器。当今绝大多数计算机系统中的加法器都采用了后者。同步加法器的种类虽然很多，都有源于各自不同的设计思想形成了不同的电路结构，但它们的共同特点，都是克服行波进位加法器的串行进位，增加求和与求进位的并行度，以尽量减少求和时等待进位的延时，从而提高加法器的执行速度。但它们的共同缺点在于还是不能满足对运算速度提出的不断提高的要求。
发明内容
本发明的目的是提供一种高速的加法器，以提高计算机系统的运算速度。
本发明的另一个目的是提供一种实现多位数的加法运算的分组方案，使得多位的加法器的电路规模大大降低，从而提高加法运算的速度。
本发明揭示了一种利用反逻辑进行逻辑电路设计的方法，不仅可以提高电路的执行速度，还可以降低电路规模。
本发明的另一个目的是提出了一种提高求和与求进位的并行度的方法，即组内采用和数预测技术，组间采用先行进位技术。
为了实现上述目的，本发明提供了一种实现多位加法运算的装置及其实现方法，其中：
根据本发明的第一方面，提供一种加法器，包括：二根数据线，用于传输进行加法运算的两个n位操作数，n为正整数；多个加法运算单元，m为正整数，且m＜n，其中，每个加法运算单元用于从所述二根数据线接收所述两个n位操作数的相应位并对所述相应位进行加法运算操作，以便产生所述相应位的和数以及该加法运算单元的本地进位信号和进位传递信号，其中，i为正整数，且i＜m；一个进位装置，用于接收各个加法运算单元进行加法运算所产生的本地进位信号和进位传递信号，根据各个所述本地进位信号和进位传递信号来产生每个加法运算单元在进行加法运算时所需要的进位信号，并将该进位信号输入到相应的加法运算单元中以便对所述两个n位操作数的相应位进行加法运算操作，从而最终完成对所述两个n位操作数的加法运算；所述的多个加法运算单元中的每一个都由一个或多个2位的基本加法运算子单元构成，由所述各个基本加法运算子单元完成所述各个加法运算单元中对所述两个n位操作数的相应位进行的加法运算操作。
根据本发明第二方面，提供一种用于实现n位操作数的加法运算的方法，其中，加法运算由加法器完成，该加法器包括：二根数据线，用于传输进行加法运算的两个n位操作数，n为正整数；多个加法运算单元，m为正整数，且m＜n，其中，每个加法运算单元用于从所述二根数据线接收所述两个n位操作数的相应位并对所述相应位进行加法运算操作，以便产生所述相应位的和数以及该加法运算单元的本地进位信号和进位传递信号，其中，i为正整数，且i＜m；一个进位装置，用于接收各个加法运算单元进行加法运算所产生的本地进位信号和进位传递信号，根据各个所述本地进位信号和进位传递信号来产生每个加法运算单元在进行加法运算时所需要的进位信号，并将该进位信号输入到相应的加法运算单元中以便对所述两个n位操作数的相应位进行加法运算操作，从而完成对所述两个n位操作数的加法运算；在每个加法运算单元中，以2位为一组进行基本加法运算，以便在所述各个加法运算单元中对所述两个n位操作数的相应位进行加法运算操作，从而最终完成对所述两个n位操作数的加法运算。
本发明的技术效果在于：本发明的加法器属于同步加法器的一种，它摈弃了常规同步加法器的分组方式，在一种优选实施方式中，提出了一种采用二分法原则的分组方法。在增加求和与求进位的并行度方面，在分组后所形成的每个加法运算单元中的2位的基本加法运算子单元中采用了和数预测技术，在产生每个2位基本加法运算子单元之间的进位时采用了先行进位技术。在设计方法上，改变了传统的正向逻辑思维方式所形成的正逻辑电路设计方法。而采用了反向逻辑的电路设计方法。
附图说明
图1是本发明的加法器的整体结构图；
图2是一个4位加法运算单元的电路图；
图3是带5个加法运算单元的先行进位链的电路图。
具体实施方式
下面参照附图对本发明的一个优选实施例进行详细描述。
为了进一步提高加法器的速度，在该优选实施例中我们提出了一种几何级数分层分组方案即二分法分组方案。以n位的最低一半位结成一组，依次再以 位结成一组，以
Figure C0010495900083
结成一组等，其中n是加法运算的位数。这是第一层分组。每一组再依此规律分成若干子组，以此类推，每组或子组均分到2为止，即，最终以2位为一组进行基本加法运算。依此方案可推算出电路的总门数为：
f(n)＝2nlog2(2n)+3log2n+6。
这是我们所得到的所用门数最少的分组方案。
就工程实现来说，反向的门电路总是比正向的门电路速度快、所用管子少。根据这一特性，我们一改传统的正向逻辑思维方式，采用反向逻辑，用反向的门电路实现加法器。
我们以4位作为一个加法运算单元为例来详细说明本发明的加法器。
图1是本发明的整体结构图。本装置可以完成两个n位数的加法运算。
图1中的A<0:n-1>、B<0:n-1>为两个n位的二进制数。
图1中的S<0:n01>为A<0:n-1>+B<0:n-1>的和。
图1中的ADDER0、ADDER1、...、ADDERm是按二分方法进行分组的4位加法运算单元。
每个加法运算单元都是完全相同的。任一加法运算单元ADDERi接收两个位宽为4的操作数A<i，i+3>、B<i，i+3>，以及此加法运算单元所需的进位信号Ci，通过逻辑运算产生一个位宽为4的和数S<i，i+3>，和此加法运算单元的本地进位信号Gi和进位传递信号Ti。
图1中的ADDER0是n位加法器的第一个加法运算单元，因此其前面不会产生进位，由于我们的加法运算单元中使用反向的进位信号，所以NC0接高电平，当然若加法运算单元中使用正向的进位信号，C0就要接低电平。并且其进位传递信号也不需输入到先行进位链CLAL中去。
图1中的ADDERm是n位加法器的最后一个加法运算单元，因此它所产生的本地进位信号NGm和进位传递信号均不需要输入到CLAL中去。
图1中的CLAL为按二分方法进行分组的先行进位链。CLAL接收所有加法运算单元产生的本地进位信号Gi和进位传递信号Ti，通过逻辑运算产生每一个加法运算单元所需的进位信号Ci。
图2是本发明的4位的加法运算单元的电路。
在加法运算单元中，为了提高求和与求进位的并行度，采用了和数预测技术。和数预测技术主要遵循的原则是：对每一位求和时产生两个和的值，一个为加进位的(认为进位为1)，另一个为不加进位的(认为进位为0)。每一位最终的值根据实际的进位来选择。
图2中的X0为加法运算的第一操作数的4位一组第一位；X1为加法运算的第一操作数的4位一组的第二位；X2为加法运算的第一操作数的4位一组第三位；X3为加法运算的第一操作数的4位一组第四位。
图2中的Y0为加法运算的第二操作数的4位一组第一位；Y1为加法运算的第二操作数的4位一组的第二位；Y2为加法运算的第二操作数的4位一组第三位；Y3为加法运算的第二操作数的4位一组第四位。
图2中的NC0为此加法运算单元的进位的反向信号。
图2中的
Figure C0010495900101
为NC0＝0的X0+Y0的和的反向： 为NC0＝1的X0+Y0的和的反向。
图2中的
Figure C0010495900103
为NC0＝0的X1+Y1的和的反向：
Figure C0010495900104
为NC0＝1的X1+Y1的和的反向。
图2中的
Figure C0010495900105
为NC0＝0的X2+Y2的和的反向： 为NC0＝1的X2+Y2的和的反向。
图2中的 为NC0＝0的X3+Y3的和的反向：
Figure C0010495900108
为NC0＝1的X3+Y3的和的反向。
图2中的G′E为NC0＝0的X0X1与Y0Y1相加所产生的进位；G′N为NC0＝1的X0X1与Y0Y1相加所产生的进位；
图2中的S0为X0+Y0的真正的和；S1为X1+Y1的真正的和；S2为X2+Y2的真正的和；S3为X0+Y0的真正的和。
为了进一步便于本发明的硬件实现，我们对本发明的加法运算单元电路进行逻辑推导。
对第一位来说，由于C0就是此位的进位可以用下式表达，这样可以使电路更加简化。
S 0 = X 0 &CirclePlus; Y 0 &CirclePlus; C 0
= X 0 &CirclePlus; Y 0 &CirclePlus; C 0 &OverBar; &OverBar;
= X 0 &CirclePlus; Y 0 &OverBar; &CirclePlus; C 0 &OverBar;
= X 0 &CirclePlus; Y 0 &OverBar; &CirclePlus; C 0 &OverBar;
S N 1 = X 1 &CirclePlus; Y 1 &CirclePlus; C N 1
= X 1 &CirclePlus; Y 1 &CirclePlus; ( X 0 &CenterDot; Y 0 )
= X 1 &CirclePlus; Y 1 &CirclePlus; ( X 0 &CenterDot; Y 0 ) &OverBar; &OverBar;
= X 1 &CirclePlus; Y 1 &OverBar; &CirclePlus; ( X 0 &CenterDot; Y 0 ) &OverBar;
= X 1 &CirclePlus; Y 1 &OverBar; &CirclePlus; X 0 &CenterDot; Y 0 &OverBar;
S N 1 &OverBar; = X 1 &CirclePlus; Y 1 &OverBar; &CirclePlus; X 0 &CenterDot; Y 0 &OverBar; &OverBar;
S E 1 = X 1 &CirclePlus; Y 1 &CirclePlus; C E 1
= X 1 &CirclePlus; Y 1 &CirclePlus; ( X 0 + Y 0 )
= X 1 &CirclePlus; Y 1 &CirclePlus; ( X 0 + Y 0 ) &OverBar; &OverBar;
= X 1 &CirclePlus; Y 1 &OverBar; &CirclePlus; ( X 0 + Y 0 ) &OverBar;
= X 1 &CirclePlus; Y 1 &OverBar; &CirclePlus; X 0 + Y 0 &OverBar;
S E 1 &OverBar; = X 1 &CirclePlus; Y 1 &OverBar; &CirclePlus; X 0 + Y 0 &OverBar; &OverBar;
根据低组向本组的进位，选择最后的结果S1。S1可以用一个一位的反向输出的2选1的选通器MUX21_1L来完成。MUX21_1L的功能为，当控制信号为1时，选通左边的输入，并对其反向输出；当控制信号为0时，选通右边的输入，并对其反向输出。用低组向本组的进位信号控制MUX21_1L的选通，这一进位信号可根据进位链用最少的级数产生的正向的或反向的信号来调整MUX21_1L输入。若产生的进位信号为正向的则MUX21_1L的左边输入为SN1，右边的输入为SE1。若产生的进位信号为反向的则MUX21_1L的左边输入为SE1，右边的输入为SN1。对于S2、S3都是同样的道理。在图2-3中，我们以反向的进位信号为例。
由于采用两位一结组进行基本加法运算，因此要产生低两位向高两位的进位信号G′N和G′E。
G &prime; E = G 1 + T 1 &CenterDot; G E 0
= X 1 &CenterDot; Y 1 + ( X 1 + Y 1 ) &CenterDot; ( X 0 + Y 0 )
= X 1 &CenterDot; Y 1 + ( X 1 + Y 1 ) &CenterDot; ( X 0 + Y 0 ) &OverBar; &OverBar;
= X 1 &CenterDot; Y 1 &OverBar; &CenterDot; ( X 1 + Y 1 &OverBar; + X 0 + Y 0 ) &OverBar; &OverBar;
= X 1 &CenterDot; Y 1 &OverBar; &CenterDot; ( X 1 &CirclePlus; Y 1 &OverBar; + X 0 + Y 0 ) &OverBar; &OverBar;
G &prime; N = G 1 + T 1 &CenterDot; G N 0
= X 1 &CenterDot; Y 1 + ( X 1 + Y 1 ) &CenterDot; X 0 &CenterDot; Y 0
= X 1 &CenterDot; Y 1 + ( X 1 + Y 1 ) &CenterDot; X 0 &CenterDot; Y 0 &OverBar; &OverBar;
= X 1 &CenterDot; Y 1 &OverBar; &CenterDot; ( X 1 + Y 1 &OverBar; + X 0 &CenterDot; Y 0 ) &OverBar; &OverBar;
由于在此条件下， X 1 + Y 1 &OverBar; = X 1 &CirclePlus; Y 1 &OverBar; , 因此可
Figure C00104959001116
替代
Figure C00104959001117
G &prime; N = X 1 &CenterDot; Y 1 &OverBar; &CenterDot; ( X 1 &CirclePlus; Y 1 &OverBar; + X 0 &CenterDot; Y 0 ) &OverBar; &OverBar;
SN2＝X2Y2G′N
S N 2 &OverBar; = X 1 &CirclePlus; Y 2 &OverBar; &CirclePlus; G &prime; N
SE2＝X2Y2G′E
S E 2 &OverBar; = X 2 &CirclePlus; Y 2 &OverBar; &CirclePlus; G &prime; E
SN3＝X3Y3CN3＝X3Y3(X2·Y2+T2·G′N)
   ＝X3Y3(X2·Y2+(X2+Y2)·G′N)
由于在此条件下，X2+Y2＝X2Y2，因此可X2Y2替代X2+Y2
SN3＝X3Y3(X2·Y2+(X2Y2)·G′N)
S N 3 &OverBar; = X 3 &CirclePlus; Y 3 &CirclePlus; X 2 &CenterDot; Y 2 + ( X 2 &CirclePlus; Y 2 ) &CenterDot; G &prime; N &OverBar;
SN3＝X3Y3CE3＝X3Y3(X2·Y2+T2·G′E)
   ＝X3Y3(X2·Y2+(X2+Y2)·G′E)
由于在此条件下，X2+Y2＝X2Y2，因此可X2Y2替代X2+Y2
SE3＝X3Y3(X2·Y2+(X2Y2)·G′E
S E 3 &OverBar; = X 3 &CirclePlus; Y 3 &CirclePlus; X 2 &CenterDot; Y 2 + ( X 2 &CirclePlus; Y 2 ) &CenterDot; G &prime; E &OverBar;
四位一组的本地进位信号为G。
G = X 3 &CenterDot; Y 3 + ( X 3 + Y 3 ) &CenterDot; X 2 &CenterDot; Y 2 + ( X 3 + Y 3 ) &CenterDot; ( X 2 + Y 2 ) &CenterDot; G &prime; N
= X 3 &CenterDot; Y 3 + ( X 3 + Y 3 ) &CenterDot; X 2 &CenterDot; Y 2 + ( X 3 + Y 3 ) &CenterDot; ( X 2 + Y 2 ) &CenterDot; G &prime; N &OverBar; &OverBar;
= X 3 &CenterDot; Y 3 &OverBar; &CenterDot; ( X 3 + Y 3 &OverBar; + X 2 &CenterDot; Y 2 ) &OverBar; &CenterDot; ( X 3 + Y 3 &OverBar; + X 2 + Y 2 &OverBar; + G &prime; N &OverBar; &OverBar;
= X 3 &CenterDot; Y 3 &OverBar; &CenterDot; ( X 3 + Y 3 &OverBar; + X 2 &CenterDot; Y 2 ) &OverBar; &OverBar; + X 3 + Y 3 &OverBar; + X 2 + Y 2 &OverBar; + G &prime; N &OverBar; &OverBar;
= X 3 &CenterDot; Y 3 &OverBar; &CenterDot; ( X 3 + Y 3 &OverBar; + X 2 &CenterDot; Y 2 ) &OverBar; &OverBar; + X 3 + Y 3 &OverBar; + X 2 + Y 2 &OverBar; &OverBar; &CenterDot; G &prime; N
G &OverBar; = X 3 &CenterDot; Y 3 &OverBar; &CenterDot; ( X 3 + Y 3 &OverBar; + X 2 &CenterDot; Y 2 ) &OverBar; &OverBar; + X 3 + Y 3 &OverBar; + X 2 + Y 2 &OverBar; &OverBar; &CenterDot; G &prime; N &OverBar;
同样用
Figure C00104959001211
替换
Figure C00104959001212
用 替换
Figure C00104959001214
G &OverBar; = X 3 &CenterDot; Y 3 &OverBar; &CenterDot; ( X 3 &CirclePlus; Y 3 &OverBar; + X 2 &CenterDot; Y 2 ) &OverBar; &OverBar; + X 3 &CirclePlus; Y 3 &OverBar; + X 2 &CirclePlus; Y 2 &OverBar; &OverBar; &CenterDot; G &prime; N &OverBar;
四位一组的本地传递信号为T。
T = ( X 0 + Y 0 ) &CenterDot; ( X 1 + Y 1 ) &CenterDot; ( X 2 + Y 2 ) &CenterDot; ( X 3 + Y 3 )
= ( X 0 + Y 0 ) &CenterDot; ( X 1 + Y 1 ) &CenterDot; ( X 2 + Y 2 ) &CenterDot; ( X 3 + Y 3 ) &OverBar; &OverBar;
= X 0 + Y 0 &OverBar; + X 1 + Y 1 &OverBar; + X 2 + Y 2 &OverBar; + X 3 + Y 3 &OverBar; &OverBar;
= X 0 + Y 0 &OverBar; + X 1 + Y 1 &OverBar; &OverBar; &CenterDot; X 2 + Y 2 &OverBar; + X 3 + Y 3 &OverBar; &OverBar;
T &OverBar; = X 0 + Y 0 &OverBar; + X 1 + Y 1 &OverBar; &OverBar; + X 2 + Y 2 &OverBar; + X 3 + Y 3 &OverBar; &OverBar; &OverBar;
同样用 替换
Figure C0010495900133
用
Figure C0010495900134
替换
Figure C0010495900135
用
替换
Figure C0010495900137
用
Figure C0010495900138
替换
Figure C0010495900139
T &OverBar; = X &CirclePlus; Y 0 &OverBar; + X 1 &CirclePlus; Y 1 &OverBar; &OverBar; &CenterDot; X 2 &CirclePlus; Y 2 &OverBar; + X 3 &CirclePlus; Y 3 &OverBar; &OverBar; &OverBar;
图3是5组加法运算单元的先行进位链。图中，
NG0是ADDER0产生的反向的本地进位信号。
NG1是ADDER1产生的反向的本地进位信号。
NT1是ADDER1产生的反向的进位传递信号。
NG2是ADDER2产生的反向的本地进位信号。
NT2是ADDER2产生的反向的进位传递信号。
NG3是ADDER3产生的反向的本地进位信号。
NT3是ADDER3产生的反向的进位传递信号。
NC1是ADDER1所需要的反向的进位信号。
NC2是ADDER2所需要的反向的进位信号。
NC3是ADDER3所需要的反向的进位信号。
NC4是ADDER4所需要的反向的进位信号。
以上根据一个具体的实施例对本发明进行了详细描述。然而，本技术领域内的熟练人员很容易看出，在不背离本发明的精神实质的前提下，对本发明还可作出各种变形和修改。申请人认为这些变型、修改也都落入后面的权利要求所定义的范围之内。

Claims (10)

1、一种加法器，包括：
二根数据线(A，B)，用于传输进行加法运算的两个n位操作数，n为正整数；
多个加法运算单元(ADDER0-ADDERm)，m为正整数，且m＜n，其中，每个加法运算单元用于从所述二根数据线(A，B)接收所述两个n位操作数的相应位并对所述相应位进行加法运算操作，以便产生所述相应位的和数(Si)以及该加法运算单元的本地进位信号(Gi)和进位传递信号(Ti)，其中，i为正整数，且i＜m；
一个进位装置(CLAL)，用于接收各个加法运算单元进行加法运算所产生的本地进位信号(Gi)和进位传递信号(Ti)，根据各个所述本地进位信号(Gi)和进位传递信号(Ti)来产生每个加法运算单元在进行加法运算时所需要的进位信号(Ci)，并将该进位信号(Ci)输入到相应的加法运算单元(ADDERi)中以便对所述两个n位操作数的相应位进行加法运算操作，从而最终完成对所述两个n位操作数的加法运算；
其特征在于：
所述的多个加法运算单元(ADDER0-ADDERm)中的每一个都由一个或多个2位的基本加法运算子单元构成，由所述各个基本加法运算子单元完成所述各个加法运算单元中对所述两个n位操作数的相应位进行的加法运算操作。
2、如权利要求1所述的加法器，其特征在于：
所述加法器的各个加法运算单元中还包括和数预测子单元，用于在所述各个加法运算单元中对所述两个n位操作数的相应位进行加法运算时实现和数预测。
3、如权利要求1或2所述的加法器，其特征在于：
所述进位装置(CLAL)还包括先行进位单元，用于在由各个加法运算单元对所述两个n位操作数的相应位进行加法运算时的进位操作中实现先行进位。
4、如权利要求1或2所述的加法器，其特征在于：
所述的加法运算单元(ADDER0-ADDERm)是通过利用几何级数n/2，n/4，n/8，......进行分组分层而形成的。
5、如权利要求1或2所述的加法器，其特征在于：
所述的加法器是利用反逻辑设计方法实现的。
6、一种用于实现n位操作数的加法运算的方法，其中，加法运算由加法器完成，该加法器包括：
二根数据线(A，B)，用于传输进行加法运算的两个n位操作数，n为正整数；
多个加法运算单元(ADDER0-ADDERm)，m为正整数，且m＜n，其中，每个加法运算单元用于从所述二根数据线(A，B)接收所述两个n位操作数的相应位并对所述相应位进行加法运算操作，以便产生所述相应位的和数(Si)以及该加法运算单元的本地进位信号(Gi)和进位传递信号(Ti)，其中，i为正整数，且i＜m；
一个进位装置(CLAL)，用于接收各个加法运算单元进行加法运算所产生的本地进位信号(Gi)和进位传递信号(Ti)，根据各个所述本地进位信号(Gi)和进位传递信号(Ti)来产生每个加法运算单元在进行加法运算时所需要的进位信号(Ci)，并将该进位信号(Ci)输入到相应的加法运算单元(ADDERi)中以便对所述两个n位操作数的相应位进行加法运算操作，从而完成对所述两个n位操作数的加法运算；其特征在于：
在每个加法运算单元(ADDER0-ADDERm)中，以2位为一组进行基本加法运算，以便在所述各个加法运算单元中对所述两个n位操作数的相应位进行加法运算操作，从而最终完成对所述两个n位操作数的加法运算。
7、如权利要求6所述的用于实现n位操作数的加法运算的方法，其特征在于：
在所述各个加法运算单元中对所述两个n位操作数的相应位进行加法运算时实现和数预测。
8、如权利要求6或7所述的用于实现n位操作数的加法运算的方法，其特征在于：
在由各个加法运算单元对所述两个n位操作数的相应位进行加法运算时的进位操作中实现先行进位。
9、如权利要求6或7所述的用于实现n位操作数的加法运算的方法，其特征在于：
所述的加法器是利用反逻辑设计方法实现的。
10、如权利要求6或7所述的用于实现n位操作数的加法运算的方法，其特征在于：
通过利用几何级数n/2，n/4，n/8，......进行分组分层来形成所述各加法运算单元(ADDER0-ADDERm)。
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