CN1146581A - 傅里叶变换的运算单元和方法 - Google Patents

Abstract

通过简化蝶型运算器件而使傅里叶变换运算单元减少成本和尺寸，分配开关把对应1个符号的数据划分为第一半数据和第二半数据，第一半数据提供给该延时电路以延时N/2。被此延时电路延时的数据再次被提供该延时电路，第二半数据提供给另一个延时电路以延时N/2，该延时的数据再次提供给该延时电路以备延时，以这样的方式，第一半数据和第二半数据两次提供到蝶型运算器件的输入端，蝶型运算器件在第1次输入时执行两种蝶型运算之一(加法)和在第2次输入时执行另一个蝶型运算(减法)。即，蝶型运算器件以时分的方式执行蝶型运算。

Description

傅里叶变换的运算 单元和方法

本发明是关于傅里叶变换的运算单元和方法，更具体而言，是关于使用较简单的蝶型运算方式的傅里叶变换的运算单元和方法。

通常，高速傅里叶变换是使用软件装置进行的，例如使用数字信号处理器的编程运算(DSP)，然而，由于软件装置需要长的处理时间，执行高速傅里叶变换的运算处理的IC芯片(特殊的硬件)近来已经投入使用。

这样的硬件装置以这样的方式安排，使得一个蝶型运算电路重复地被使用，或使大量的蝶型电路相互并联地安排。

如果由一个蝶型运算电路执行运算，这就需要存储顺序处理的输入数据的存储器(RAM)和在高速下执行运算处理的乘法时钟。

在大量蝶型操作电路被使用的情况下，就需要存储中间运算结果的大量RAM。

如果傅里叶变换的点数N被增加，电路规模增加，对外部IC芯片的要求和高速乘法时钟增加了，这就使得把整个系统形成在一个IC芯片上是困难的。

那么，可以考虑例如采用图11所示的管道处理方法来处理数据，在图11所示的例子中，使用形成第一处理级的处理电路的分配开关把输入数据划分为两组数据：一组数据对应着一个符号的第一半(相对时间超前提供的数据)，另一组数据对应着第二个一半(被延迟提供的数据)。第一个一半数据被提供给延迟电路2，该延迟电路2延迟数据对应N/2.的时间量(N：一个符号的数据项的数目(点数))。在延迟N/2以后，数据提供给蝶型运算装置4的一(第一)输入端(如图11上输入端所示)。

由分配开关1分出的第二个一半数据提供给具有旋转因子的乘法器，该乘法器使用存在存储器例如ROM(未示出)中的复杂的系数进行乘法运算。在乘法器3内经历了旋转因子的乘法以后，数据提供给蝶型运算器件4的另一(第二)输入端(在图11中示为低的输入端)，蝶型运算器件4执行两个输入的蝶型运算和输出运算结果到形成下一级(第二级)的处理电路。

在第二级处理电路中，从第一级蝶型运算器件4的一(第一)输出端(在图11中是上输出端)输出的数据提供给变化开关6-1的一(第一)输入端(在图11中示为上输入端)，而从蝶形运算器件4的另一(第二)输出端(在图11中为下输出端)输出的数据被延迟电路5-1延迟了N/4，和然后提供给变化开关6-1的另一(第二)输入端(在图11中示为下输入端)。变化开关6-1适当地变化通过它的两个输入端输入的数据和然后通过它的两个输出端输出变化的数据。

从变化开关6-1的一个(第一)输出端输出的数据被延时电路7-1延时N/4，和然后提供给蝶型运算器件9-1的一(第一)输入端。另一方面，从变化开关6-1的另一(第二)输出端输出的数据在旋转因子乘法器8-1内经历了旋转因子的乘法，和然后提供给蝶型运算器件9-1的另一(第二)输入端。蝶型运算器件9-1对通过它的两个输入端输入的数据进行蝶型运算和通过它的两个输出端输出运算的结果。

第三级和其它随后处理电路和第二级处理电路一样具有相同的结构。然而，形成每一个中间级的处理电路内的延迟电路5-i和7-i的延迟时间是形成前一级的处理电路内的延时电路延迟时间的1/2。

在依照数据项目的数目延迟电路5-k和7-k的延迟时间为1的那一级的随后一级的处理电路中，形成前一级的处理电路的蝶形运算器件9-k的一(第一)输出端输出的数据直接提供给转换开关11的一(第一)输入端，而蝶型运算器件9-k的另一(第二)输出端输出的数据经过延时电路10A延迟N/2和然后提供给转换开关11的另一个输入端，转换开关11被安排为去变化从两个输入端输入的数据为串联形式的数据和输出该数据，从转换开关11的输出被重排电路12重新安排。

实际上，作为例子，蝶形运算是由执行蝶形器件4的处理和具有旋转因子的乘法器3的处理在第一级处理电路中共同完成的。在该说明书中，为了简化描述，不包括旋转因子乘法的操作被参考为蝶形运算(狭义上的蝶型操作)。

下面描述该处理系统的操作，分配开关1把一串输入数据相对于单位符号分为第一半数据(相对于时间在先提供的一半数据)和第二半数据(相对于时间后提供的一半数据)。分配开关1把第一半数据提供给延迟电路2和提供第二半数据给具有旋转因子的乘法器3。延时电路2延时输入的第一半数据N/2(即，对应一个符号一半数据量)和提供延迟的数据到蝶型运算器件4的两个输入端的一个。

在这时，第二半数据，已经从分配开关1中输出，并在乘法器3内经历了旋转因子的乘法，也被送入到蝶型运算器件4的另一输入端。(具有旋转因子的乘法器3的乘法时间已经忽略，如果该乘法时间不能被忽略，延迟电路2的延迟时间在考虑了该乘法时间后被设置，对应其它延迟电路以同样的方式设置时间)。这就是说，使用延时电路的好处在于，通过相互瞬间同时被输入，相同符号的第一半数据和第二半数据提供给蝶型运算器件4(被输入的每一第一半数据和第二半数据的项按引导项的顺序逐一输入)，蝶型运算器件4依照两组输入数据的对应的数据项执行基数-2的蝶型操作。

图12示出了基数-2蝶型操作的原理，在图12所示操作的例子中，-符号数据项的数N是16。

即，在构成符号g和图12中由数0至15表示的16个数据项中，蝶形运算器件4把由数0至7表示的第一半数据项的第一个即数据0和由8至15表示的第二半数据项的第一个即数据项8相加，蝶型运算器件4也执行数据项0和8之间的减法运算，加法运算获得的值被设置为图12中P列中的数据项0，而减法运算获得的值被设置为P列中的数据项8。

其次，符号g的第一半数据项中的第二个即数据项1和符号g的第二半数据项中的第二个即数据项9的和与差被计算，和被设为P列的数据项1，而差被设置为P列中的数据项9，顺序的数据项以相同的方式被处理，这样，由数字0至15表示的在P列中的16个数据项被获得，由数字0至7表示的在P列中的第一半的8个数据项组和由数字8至15表示的在P列第二半8个数据项组被相互并联地提供给形成下一级的处理电路，数据项的每一组按串联顺序被送出。

在下一级处理电路中，在列P第一半的8个数据项0至7，第一级蝶型操作器件4的输出直接提供给变化开关6-1两个输入端的一个，而在第二半的8个数据项8至15被输入给迟时电路5-1，输入到延时电路5-1的数据项被延迟N/4(即，对应符号的1/4)和然后提供给变化开关6-1的另一个输入端。

变化开关6-1对提供到两输入端即在图11中为上下端的数据项执行适当的变化处理。

即，如图12所示，通过上输入端提供的在列P数据项0至7中的4个数据项0至3提供给延迟电路7-1，随后的在列P数据项0至7中的第二半数据项4至7被输出给具有旋转因子的乘法器8-1，当4P列数据项4至7提供变化开关6-1的上输入端时，提供给变化开关6-1的下输入端的4P列数据项8至11提供给延迟电路7-1、4个P列数据项12至15，随后的输入，被提供给具有旋转因子的乘法器8-1。

即，数据项0至3和8至11顺序地从变化开关6-1的第一输出端输出，而数据项4至7和12至15顺序地从第二输出端输出。

延迟电路7-1延迟4P列输入数据项0至3N/4和提供这些数据项到蝶型运算器件9-1的两个输入端中的一个，在这时，在乘法器中的已经经历了旋转因子乘法的4个数据项4至7被提供给蝶型运算器件9-1的另一个输入端，即，使用延迟电路7-1的好处在于，通过输入相同定时的相互同时性，数据项0至3和数据项4至7被提供给蝶型运算器件9-1。

蝶型运算装置9-1计算P列数据项0和A的和与差，设置和为q列的数据项0和设置差为q列的数据项4。蝶型运算器件9-1也计算P列数据项1和5之间的和与差，设置和为q列的数据项1和设置差为q列的数据项5，相同的过程被重复，以便从P列数据项0至7获得8个q列数据项0至7。

在延迟4输入P列数据项0至3N/4后，延迟电路7-1也延迟4个随后输入数据项8至11N/4和提供这些数据项到上述蝶型运算器件9-1的一个输入端。在这时，在乘法器8-1内已经经历了旋转因子乘法的4个数据项12-15被提供给蝶型运算器件9-1的另一输入端。即，4个数据项8至11和4个数据项12至15通过相同的定时和瞬时同时输入被送到蝶型运算器件9-1。

蝶型运算器件9-1计算P列数据项8和12，设置和为q列的数据项8和设置差为q列的数据项12，蝶型运算器件9-1也计算P列数据项9和13的和与差，设置和为q列的数据项9，设置差为q列的数据项13。

以相同的方式处理顺序的P列数据项，这样，从8个P列数据项8至15获得8个q列数据项8至15。

从第二级蝶型运算器件9-1输出的q列数据项0至7和8至15以相互并联的方式输出到第三级处理电路。

在第三级和随后的处理电路中类似的处理被顺序地执行。

在形成包括延迟电路5-k和7-k以延迟对应一数据项的延迟数据的级的处理电路的蝶型运算器件9-k所处理的数据当中，从图11所示的蝶型处理器件上输出端输出的数据提供给转换开关11的上输入端，而由蝶型运算器件9-k的下输出端输出的数据经延迟电路10A延迟N/2，和然后提供给转换开关11的下输入端。

转换开关11首先选取和输出提供给上输入端的图12所示G列的数据项0，2，4，6，8，10，12和14。转换开关11其次选取从延时电路10A输入的在G列的数据项1，3，5，7，9，11，13.和15。重排电路12重新安排这些数据为一顺序，例如0，8，4，12，2，10，6，14，1，9，5，13，3，11，7，15(在本发明的实施例的描述中在下面将要描述的所谓的位反转处理)和输出该顺序的数据项。

上述的运算顺序被重复，输入到分配开关1的串联数据通过划分为相互并联处理的数据项，以管道处理方式被顺序地处理通过处理的各级，和处理过的数据项通过转换开关11再次变为串联数据，这串联数据在以输入到分配开关1的串联数据相同的时钟被输出。

在处理逐级的分配开关1，变化开关6-1至6-k和转换开关11受到定时电控制路(未示出)的预定时的控制。

在该例中所需延时电路的数目是2(N-1)。

在图11所示的例子中，在每一级的具有旋转因子的乘法器8-i(乘法器3)插在变化开关6-i(分配开关1)的下输出端和蝶型运算器件9-i(蝶型运算器件4)之间，这如图13所示，作为替换的方法，它也可以联连在蝶型运算器件9-i的下输出端，如图14所示。

近而，具有旋转因子的乘法器8-i可以替换地插在延迟电路5-i和变化开关6-i的下输入端，在每一种情况下，和使用图13安排的情况相同的运算结果将被获得，然而，根据插入的位置，具有旋转因子的乘法的乘法值将变化。

图16示出了相对于图11所示处理系统的基数-2蝶型操作的基数-4蝶型操作，在这个实例中，第一级分配开关11把每一个输入符号的数据分为多个1/4份和输出分配的数据，数据的第一个1/4被每一个延迟电路延迟12A，12B，12C延时N/4，总合延迟3N/4和然后提供给蝶型运算器件14的第一个输入端，数据的第二个1/4被每一个延迟电路12D和12E各延迟N/4，即，其延迟N/2，然后输入到具有旋转因子的乘法器13A，该乘法器13A用存储在存储器例如ROM(未示出)的复杂系数乘输入数据和提供该乘法的结果到蝶型运算器件14的第二输入端。

从分配开关11输出的数据的第三个1/4被延迟电路12F延迟N/4和然后输入到具有旋转因子的乘法器13B，该乘法器13B执行根据旋转因子的输入数据的乘法和提供该乘法的结果到蝶型运算器件14的第三输入端。从分配器开关11输出的数据的第四个1/4经历了由具有旋转因子的乘法器13C的使用旋转因子的乘法和然后提供到蝶型运算器件14的第四个输入端。

蝶型运算器件14执行通过四个输入端输入数据组的蝶型运算和顺序地输出四并行数据组的每一个到第二级处理电路。

在第二级处理电路内，从第一级蝶型运算器件14的第一输出端输出的数据直接输入到变化开关16-1的第一输入端，从蝶型运算装置14的第二输出端输出的数据被延迟电路15F-1延迟N/16和然后提供到变化开关16-1的第二输入端。从蝶型运算器件14的第三输出端输出的数据被一个延迟电路15D-1和15E-1分别延迟N/16，即，总共延迟N/8和提供到变化开关16-1的第三输入端，从蝶型操作器件14的第四个输出端输出的数据被每一个延迟电路15A-1，15B-1和15C-1各延迟N/16，即，总共延迟3N/16和然后提供给变化开关16-1的第四输入端。

变化开关16-1适当地选择通过它的4个输入端输入的数据项和通过它的四个输出端输出所选取的数据项。

从变化开关16-1的第一个输出端输出的数据被每一个延迟电路17A-1，17B-1和17C-1各延迟N/16，即，总共延迟3N/16和然后提供给蝶型运算器件19-1的第一输入端。从变化开关16-1的第二输出端输出的数据经延迟电路17D-1，17E-1的每一个延迟N/16，即，总共延迟N/8和然后输入到具有旋转因子的乘法器18A-1，乘法器18A-1根据旋转因子执行输入数据的乘法运算和提供乘法的结果到蝶型运算器件19-1的第二输入端。

变化开关16-1第三输出端输出的数据被延时电路17F-1延迟N/16，和然后输入到具有旋转因子的乘法器18B-1，该乘法器18B-1依照旋转因子执行输入数据的乘法运算和提供该乘法的结果到蝶型运算器件19-1的第三输入端，从变化开关16-1的第四输出端输出的数据经历了具有旋转因子乘法器的旋转因子乘法后，然后提供给蝶型操作器件19-1的第四输入端。

类似的处理在每一个顺序的级中执行以顺序地处理数据，在图11所示的实例中，在每一级的延时电路的延迟时间是它前级延迟电路延迟时间的1/2，与此相对，在该例中，每一级的延迟时间是前一级延迟时间的1/4。

在延迟电路的延迟时间对应一数据项的该级内的蝶型运算器件19-k的第一到第4输出端的每一个输出端输出的数据提供给转换开关21的第一至第4相应的一个，或是直接提供，或是经过延迟电路20F延迟N/4后提供，或是经延迟电路20D和20E以后提供或是经延时电路20A至20C以后提供，转换开关适当地选取通过第一至第4端相互并联输入的数据项和输出选择的数据作为串联数据，重排电路22重新安排从转换开关11来的输出和输出重新安排的数据。

该处理系统的操作将随后被描述，分配开关11把依照单位符输入的每一串联数据分为4组和通过第1至第4输出端输出划分的每一组数据。例如，如果1符号是由图17所示的16个数据项所组成，由数字0至3表示的符号，g的4数据项通过第1端被输出；由数字4至7表示的4个数据项通过第2端被输出；由数字8至11表示的4个数据项通过第3输出端被输出；由数字12至15表示的4个数据项通过第4输出端被输出。

相对于时间在其它项之前的4个数据项0至3被延时电路12A，12B和12C延时3N/4和提供给蝶型运算器件14的第1输入端，4个数据项4至7被延时电路12D和12E总共延时N/2，然后经历了具有旋转因子的乘法器的旋转乘法运算，和提供给蝶型运算器件14的第2输入端。

4个数据项8至11被延时电路12F延时N/4和然后输入到具有旋转因子的乘法器。在经历了旋转因子的乘法以后，这些数据项提供给蝶型运算器件14的第3输入端，4个数据项12至15在具有旋转因子的乘法器13C内经历了旋转因子的乘法以后提供给蝶型操作器件14的第4个输入端，这样4组数据项通过同样的输入定时并且相互瞬时地输入到蝶型运算器件14的4个输入端，每一组的数据项以串联的顺序被输入。

如图17所示，蝶型运算器件14对分别从4个输入端输入的数据项0，4，8和12执行蝶型运算。作为该运算的结果，设置在图17中P列的数据项0，4，8和12。

其次符号g的数据项1，5，9和13的蝶型运算被执行并且设置在P列中的数据项1，5，9和13中。

符号g的随后数据项以同样的方式被执行。这样，在P列中的16个数据项中运算出来，这些运算结果被输出到第二级处理电路。

在第二级处理电路中，P列数据项0至3提供给变化开关16-1的第1输入端，P列数据项4至7被延时电路15F-1延时N/16和然后提供给第2输入端，数据项8至11被延时电路15D-1和15E-1延时N/8和然后提供给第3输入端，数据项12至15被延时电路15A-1，15B-1，15C-1总共延时3N/16和然后提供给第4输入端。

变化开关16-1首先选择从蝶型运算器件14的第1输出端输出的和通过变化开关16-1的第1输入端输入的P列数据项0，和通过第1输出端输出该数据项，从变化开关16-1的第1输出端输出的数据项0被延时电路17A-1，17B-1，和17C-1延时3N/16和然后提供给蝶型运算器件19-1的第1输入端。

在下一个输入时间，数据1和4分别提供给变化开关16-1的第1输入端和第2输入端，数据项1通过第2输出端输出，而数据项4通过第1输出端输出。

类似地，数据项2，5和8在下次分别通过第3，第2和第1输出端输出；数据项3，6，9和12分别通过第4，第3，第2和第1输出端输出；数据项7，10和13分别通过第4，第3和第2输出端输出；数据项11和14分别通过第4和第3输出端输出；和数据项15通过第4输出端输出。

P列数据项0，4，8和12通过第1输出端输出并且经延时电路17A-1，17B-1和17C-1总共延时3N/16和然后提供给蝶型运算器件19-1的第1输入端。

P列数据项1，5，9和13从第2输出端输出并且经延时电路17D-1，和17E-1的N/8的延时，此后又经历了具有旋转因子乘法器18A-1的旋转乘法，和然后提供给蝶型运算器件19-1第2输入端。

从第3输出端输出的P列数据项2，6，10和14被延时电路17F-1延时N/16，此后又经历了具有旋转因子乘法器18B-1执行的旋转因子的乘法，和然后提供给蝶型运算器件19-1的第3输入端，通过第4输出端输出的P列数据项3，7，11和15经历了具有旋转因子的乘法器执行的旋转乘法和然后提供给蝶型运算器件19-1的第4输入端。

如上所述，P列数据项0至3通过输入定时并同时互相被分别提供到蝶型运算器件19-1的第1至第4输入端。蝶型运算器件19-1执行这4个数据项的蝶型运算以形成G列的数据项0至3。

类似地，当数据项4至7被输入到蝶型运算器件19-1，4个数据项从蝶型运算器件19-1中被输出作为G列数据项4至7，同样地，当数据项8至11或12至15被输入时，在图17所示的在G列数据项8至11或12至15从蝶型运算器件19-1的第1至第4输出端被获得。

如果1个符号的数据项数是16，蝶型运算器件的操作可按上述处理完成，如果1个符号的数据项数大于16，同样的处理可以在另外1个或多个随后处理电路中被执行。

在蝶型运算已经处理完毕的4个G列数据项0至4当中，项0提供给转换开关21的第1输入端没有被延时，而其它数据项分别提供给转换开关21的第2至第4输入端之前，数据项1被延时电路20F延时N/4，数据项2被延时电路20D和20E延时N/2，而数据3被延时电路20A，20B和20C延时3N/4。

转换开关21在第1个N/4周期选择和输出在第1输入端输入的数据项0，4，8和12和在下一个N/4周期选择和输出通过第2输入端输入的数据项1，5，9，13。在顺序的周期里，转换开关21选择和输出通过第2输入端输入的数据项2，6，10和14和通过第3输入端输入的数据项3，7，11和15。

通过重复地操作，数据项以串联的形式被输出，并且在重排电路22内按0至15的顺序重新安排。

在图11所示系统的情况下，其中基数是2，延时电路的数目是2(N-1)，在图16所示系统的情况下，其中基数是4，延时电路的数目是4(N-1)，如果基数是R，延时电路的数目是R(N-1)。

在任一实例中，具有旋转因子的乘法器的位置并不受到限制，并且在快速傅里叶变换中也没有基数的限制，近而，也不对延时量进行限制，在上述的每一实例中，串联的数据被输入，而在每1级相互并联地输出。

这样，在通常的傅里叶变换运算单元中，大量的运算在同时由每1个蝶型运算器件执行，依此，蝶型运算器件的结构是复杂的，所以整个运算单元的尺寸是大的，并且制造运算单元的成本是高的。

考虑到这样的情况，本发明的目标是提供较简单的蝶型运算器件的完成傅里叶变换的运算单元和方法，使得运算单元的尺寸和运算单元的制造成本能够减少。

为完成该目的，依照本发明的一方面，所提供的傅里叶变换运算单元包括使用管道处理的执行快速傅里叶变换的大量的处理的级，大量处理级中的每一个具有定时控制装置，用于把对应1个符号的输入数据划分为大量的数据组和用于在相同的定时下输出特定的次数的大量的划分的数据组；由定时控制装置在相同的定时下特定次数输出大量数据组给第1运算装置，第1运算装置对被输入的大量的数据组每次执行预定的操作，第1运算装置以时分方式输出蝶型运算的结果。

依照本发明的另一方面，这里提供了通过管道处理使用大量处理级的执行快速傅里叶变换的傅里叶变换运算方法，该方法包括，在大量处理级的每1个当中，第一步为，把对应1个符号的输入数据划分为大量数据组；第二步为，按照相同定时的特定次数输出大量划分的数据组；第3步，执行预定的运算，每一次大量的数据组由相同的定时所提供和按时分方式输出蝶型运算的结果。

图1方框图给出了依本发明的傅里叶变换运算单元的第1实施例的组态；

图2是图1所示实施例运算的图；

图3方框图给出了本发明傅里叶变换运算单元的第2实施例；

图4是图3所示实施例操作的图；

图5方框图给出了本发明傅里叶变换运算单元第3实施例的组态；

图6是图5所示实施例操作的图；

图7是图5所示实施例中转换开关转换操作的图；

图8方框图给出了依本发明第7实施例的傅里叶变换运算单元的组态；

图9方框图给出了本发明傅里叶变换运算单元第4实施例组态；

图10方框图给出了发射和接收系统的OFDM(正交频分多路器)的一例的组态，本发明的傅里叶变换算术单元应用到此系统；

图11方框图应用到傅里叶变换运算单元一例的组态；

图12是正交基数为2的快速傅里叶变换；

图13的图给出了图11所示例中的具有旋转因子乘法器的插入位置；

图14的图给出了具有旋转因子乘法器的插入位置的另一个实例；

图15的图给出了具有旋转因子的乘法器的插入位置的另一个实施例；

图16方框图给出了傅里叶变换运算单元另一个例子的组态；

图17给出了基数为4的快速傅里叶变换的算法的图。

图1方框图给出了依本发明傅里叶变换运算单元第1实施例的组态，在该实施例中，形成最初级的处理电路的分配开关31-1把输入数据划分为超前时间的第一半数据和随第一半数据后的第二半数据，第一半数据通过转换开关36A-1的第2输入端提供给延时电路32A-1。获得延时N/2(N：-符号数据项数)数据从延时电路32A-1输出，该输出通过转换开关36A-1的第1输入端再输入给延时电路32A-1。

类似地，由分配开关31-1分配的第二半数据通过转换开关36B-1提供给延迟电路32B-1，在被该电路延时N/2以后由延时电路32B-1输出的数据通过转换开关36B-1的第2输入端再次输入给延时电路32B-1。

蝶型运算器件34-1获得从延时电路32A-1输出的数据和从转换开关36B-1输出的数据，使用这些组数据进行蝶型运算和输出该运算的结果到具有旋转因子的乘法器，乘法器33-1根据旋转因子执行输入数据的乘法和输出该乘法的结果到形成下一级的处理电路。

形成第2级和其它顺序级的处理电路和第1级处理电路相同的方式被安排，然而，在每1随后处理级中的延时电路的延时时间是前1级延时电路的延时的1/2。

参看图2将随后描述该实施例的操作，分配开关31-1把对应每1个单元符号的输入数据划分为第一半数据和第二半数据(图2(A))，提供第一半数据到转换开关36A-1的第2输入端(图2(B))和提供第二一半数据到转换开关36B-1的第1输入端(图2(C))。

通过该开关的第2输入端输入到转换开关36A-1的数据被提供和被写入延时电路32A-1，作为例子，如图2(B)所示，符号f的第一半数据f₀被写入延时电路32A-1，在对应N/2的延时时间过去以后，从延时电路32A-1读出的该数据f₀被提供给蝶型运算器件34-1的第1输入端。

由分配开关31-1分配的第二半数据f₁在和输入蝶型运算器件34-1第1输入端的数据f₀同样定时的情况下通过该开关的第1输入端被输入到转换开关36B-1。第二半数据f₁因此被提供给蝶型运算器件34-1的第2输入端。蝶型运算器件34-1根据同时输入到它的两个输入端的第一半数据f₀和第二半数据f₁执行两种必要运算的一种，即加法(f₀＋f₁)和输出该运算的结果(图2(F))。

当第一半数据f₀的运算顺序正在由蝶型运算器件34-1执行时，从延时电路32A-1读出的第一半数据f₀通过转换开关36A-1的第1输入端再次写入延时电路32A-1(图2(D))，类似地，从转换开关36B-1输出的第二半数据f₁被写入延时电路32B-1(图2(E))，而同时该数据的运算由蝶型运算器件34-1执行，当蝶型运算器件34-1结束第一半数据f₀和第二半数据f₁的加法时，第一半数据f₀被再次延时电路32A-1输出和第二半数据f₁从延时电路32B-1中读出。这些第一半数据f₀和第二半数据f₁从转换开关36B-1输出，这样，相同的数据再次输入到蝶型运算器件34-1。

蝶型运算器件34-1执行不同于前次运算的另一运算，即再次输入的第一半数据f₀和第二半数据f₁之间的减法(f₀－f₁)和输出该运算的结果。

当第一半数据f₀正从延时电路32A-1中读出时，下一个符号g的第一半数据g₀从分配开关31-1被提供和通过转换开关36A-1的第二输入端写入延时电路32A-1，这样蝶型操作根据输入符号的数据连续地执行。

由蝶形运算器件34-1执行的蝶型运算的结果被输入到具有旋转因子的乘法器33-1，在经历了旋转因子的乘法以后，运算结果输出到形成下一级的处理电路。

类似的处理在形成第2级和其它顺序级的处理电路内执行。

在该实施例中，如上所述，蝶型运算以时分方式在蝶型运算器件34-1内执行，蝶型运算器件34-1实时执行一个运算(加法或减法)就足够了，和同时执行2种操作的电路安排相比较(加法和减法)，本发明的电路规模能被减少，在该实施例中延时电路的数目是2(N-1)。

图3给出了本发明另1个实施例的组态，其中，相对于图1所示的基数-2操作实施例的基数-2操作的基数-4操作被执行，在该实施例中，分配开关41A-1把输入数据分为多个1/4和从它的第1至第4输出端输出划分的数据。从分配开关41A-1的第1输出端输出的数据必须延时3N/4，然后提供给蝶型运算器件44-1的第1输入端，第2输出端输出的数据被延时N/2是必须的，然后被提供给蝶型运算器件44-1的第2输入端，从第3输出端输出的数据被延时N/4是必须的，然后输入到蝶型运算器件44-1的第3输入端。最后，从第4输出端输出的数据无须经过任何特殊的延时而直接提供给蝶型运算器件44-1的第4输入端。

因此，从形成第1级的处理电路内的分配开关41A-1的第1输出端输出的数据通过分配开关41B-1的第1或第2输出端提供给转换开关46A-1的第2输入端，或转换开关46B-1的第2输入端。

转换开关46A-1选取延时数据N/4的延时电路42A-1输出的，和分配开关41B-1第1输出端的输出的数据之1和提供选择的数据到延时电路42A-1，转换开关46B-1选取延时数据N/4的延时电路42B-1的输出的和从分配开关41B-1的第2输出端输出的数据之1，和输出选择的数据到延时电路42B-1。转换开关46F-1选取从延时电路42A-1输出的和从延时电路42B-1输出的数据之1，和提供选取的数据到蝶型运算器件44-1的第1输入端。

转换开关46C-1选取从分配开关41A-1的第2输出端输出的和延时数据N/4的延时电路42C-1输出的数据之1，转换开关46C-1输出选取的数据到42C-1，延时电路42E-1延时从延时电路42C-1的输出和提供延时的数据给蝶型运算器件44-1的第2输入端。

转换开关46D-1选取从分配开关41A-1的第3输出端输出的和延时数据N/4的延时电路46D-1输出的数据之1，转换开关46D-1提供选取的数据到延时电路46D-1，从延时电路46D-1的输出提供给蝶型运算器件44-1的第3输入端。

转换开关46E-1选取从分配开关41A-1的第4输出端输出的和延时数据N/4的延时电路42F-1输出的数据之1，转换开关46E-1提供选取的数据到延时电路46D-1和蝶型运算器件44-1的第4输入端。

从蝶型运算器件44-1的1输出输入给具有旋转因子的乘法器43-1，在经历了旋转因子的乘法以后，数据被输出到形成下级的处理电路。

形成第2级和其它顺序级的处理电路以同样的方式安排，然而，在每1个顺序处理级的延时电路的延时时间是前1级的延时电路的延时的1/4。

参照图4将描述该运算单元的操作，最初级分配开关41A-1把对应于每1个单元符号的输入数据划分为多个1/4份(图4(A))，例如，分配开关41A-1把符号f划分为第一1/4数据f₀，第二1/4数据f₁，第三1/4数据f₂和第四1/4数据f₃。分配开关41A-1通它的第1至第4输出端输出这些组数据(图4(B)至4(E))。

从分配开关41A-1的第1输出端输出的数据输入到分配开关41B-1以提供到转换开关46A-1或转换开关46B-1，分配开关41B-1根据单元符号交替地分配输入数据到转换开关46A-1和转换开关46B-1。例如，如果符号f的数据提供给转换开关46A-1，下1个符号g的数据输出给转换开关46B-1，下1个组是符号h的数据再次提供给转换开关46A-1。

例如，第1个符号f的数据f₁提供给转换开关46A-1，转换开关46A-1提供该数据到延时电路42A-1去写该数据到该延时电路(图4(F))，写入到延时电路42A-1的数据f₀被延时N/4和然后读出并通过转换开关46A-1再次被输入到同-个延时电路42A-1，当数据f₀通过重复该运算总共延时了3N/4时，它通过转换开关46F-1提供给蝶型运算器件44-1的第1输入端。

从分配开关41A-1的第2输出端输出的第二1/4数据f₁被输出和通过转换开关46C-1被写入到延时电路42C-1(图4(H))。延时电路42C-1延时输入数据N/4和输出延时的数据，从延时电路42C-1输出的该数据f₁通过转换开关46C-1再次输入和写延时电路42C-1，该运算重复地执行。

延时电路42E-1对由延时电路42C-1延时N/4的数据再延时N/4和提供数据到蝶型运算器件44-1的第2输入端(图4(J))。依此，当数据f₀输入到蝶型运算器件44-1的第1输入端时，数据f₁输入到蝶型运算器件44-1的第2输入端。

从分配开关41A-1的第3输出端输出的第三1/4数f₂通过转换开关46D-1的第2输入端被输入和写入延时电路42D-1(图4(I))，在被延时电路42D-1延时N/4之后，数据f₂通过转换开关46D-1再次被输入给延时电路42D-1以被延时，该操作被重复地执行。

作为结果，当数据f₀和数据f₁提供给蝶型运算器件44-1的第1和第2输入端时，从延时电路42D-1来的数据f₂提供给蝶型运算器件44-1的第3输入端。

从分配开关41A-1的第4输出端输出的第四1/4数据f₃通过转换开关46E-1的第1输入端被写入延时电路42F-1(图4(K))和同时提供到蝶型运算器件44-1的第4输入端。

在上述的方法中，作为符号f的1/4的数据组f₀至f₃相互同时地提供给蝶型运算器件44-1第1至第4输入端，在每一组的数据项以串联的顺序输入，蝶型运算器件44-1执行4个蝶型运算中预定的1个，这4个蝶型运算是根据4组数据f₀至f₃执行的，和输入运算结果F₀(图4(L))。

在当蝶型运算器件44-1结束了输出运算结果F₀的时间(图4(E))顺后的下一个输入的时间，从延时电路42A-1再次提供的数据f₀通过转换开关46F-1到蝶型运算器件44-1的第1输入端，类似地，数据f₁从延时电路42E-1提供到第2输入端(图4(J))，数据f₂从延时电路42D-1提供到第3输入端(图4(I)和数据f₃从延时电路42F-1通过转换开关46E-1提供给第4输入端(图4(K))。

然后，蝶型运算器件44-1执行4个蝶型运算的第2个和输出运算结果F₁(图4(L))。

当第2运算结果F₁由相同的操作完成时，数据f₀至f₃再次输入到蝶型运算器件44-1的第1至第4输入端，蝶型运算器件44-1然后输出第3次蝶型运算的运算结果F₂，当输出运算结果F₂被完成时，数据f₀至f₃再次被输入以经历第4次运算，和这样输出运算结果F₃。

当蝶型运算器件44-1完成了输出符号f的第1运算结果f₀时，作为下一个符号g的诸1/4的数据组g₀至g₃顺序地从分配开关41A-1的第1至第4输出端输出，1个先于下一个N/4。

第1个数据g₀并不能提供和写入延时电路42A-1。这是，它始终需要延时电路42A-1去保持数据f₀和提供该数据到蝶型运算器件44-1，因此，分配开关41B-1提供数据g₀通过转换开关46B-1到延时电路42B-1，以这样方式写数据到延时电路42B-1(图4(G))，延时电路42B-1延时输入数据g₀N/4和输出延时的数据，该延时数据g₀通过转换开关46B-1再次输入到延时电路42B-1以供延时，该操作重复地执行。

当符号g的最后的1/4数据g₃从分配开关41A-1的第4输出端输出和输入到蝶型运算器件44-1的第4输入端，数据g₀从延时电路42B-1读出并且通过转换开关46F-1提供蝶型运算器件44-1的第1输入端，类似地，在这时，从分配开关41A-1的第2和第3输出端输出的数据g₁和数据g₂从延时电路42E-1和延时电路42D-1中读出并被提供到蝶型运算器件44-1的第2和第3输入端，蝶型运算器件44-1然后根据输入数据g₀和g₃执行蝶型运算的第1个和输出运算结果G₀(图4(L))。

顺序地，蝶型运算以时分方式执行和输出运算的结果。

从蝶型运算器件44-1输出的数据被输入到具有旋转因子的乘法器，在经历了旋转因子的乘法后，数据输出到形成下一级的处理电路。

类似于第1级处理电路的处理在第2级和随后处理电路的每1级中执行。

在该实施例中，延时电路的数目是2(N-1)。

图5示出了本发明的第3实施例，其中基数-2的快速傅里叶变换被执行，在该实施例中，没有对应图1所示实施例中的分配开关31-1的分配开关被使用，在数据输入到转换开关56A-1之前，输入数据被延时电路52A-1和52B-1顺序地延时而不使用分配开关加以分配，每1个延时电路52A-1和52B-1延时数据N/2。延时电路52A-1的输出提供给转换开关56A-1的第2输入端。

延时电路52A-1的输出也提供给转换开关56B-1的第1输入端，输入到延时电路52A-1输入端的数据也提供到转换开关56B-1的第2输入端，由转换开关56A-1和56B-1选取的数据提供给蝶型运算器件54-1的第1和第2输入端，蝶型运算器件54-1的输出经历了运算器件53-1执行的旋转因子运算和然后输出到形成下一级的处理电路。

形成第2和其它顺序级的处理电路和第1级处理电路相同的方式进行安排。然而，在随后处理级的每1个的延时电路的延时时间是前1级延时电路的延时时间的1/2。

随后参照图6描述该实施例的运算，如果，作为例子，符号f(图6(A))的数据被输入，被延时电路52A-1延时N/2的第一半数据f₀提供到转换开关56A-1第2输入端(图6(B))。另一方面，第二半数据f₁提供给转换开关56B-1的第2输入端(图6(A))。然后，如图7所示，每1个转换开关56A-1和56B-1变换到图中所示的低端位置以提供第一半数据f₀到蝶型运算器件54-1第1输入端(图6(D))和同时提供第二半数据f₁到蝶型运算器件54-1的第2输入端(图6(E))。蝶型运算器件54-1执行2种蝶型运算的第1种，即，加法和输出加法结果的值(f₀＋f₁)(图6(F))。

其次，转换开关56A-1和56B-1变换向图中所示的上边位置，该转换开关56A-1因此获得经延时电路52A-1和52B-1总共延时N的第一半数据f₀(图6(C))。同样，转换开关56B-1获得由延时电路52A-1延时N/2的第二半数据f₁(图6(B))。蝶型运算器件54-1执行不同于前次运算的另一个蝶型运算，即减法和输出减法结果的值(f₀－f₁)(图6(F))。

类似的处理在形成第2和其它顺序级的处理电路中被执行。

在图5所示的实施例能被替换，使得，例如，在图8中所示，在1级中仅设置1个转换开关56，延时电路52B-1的输出提供给转换开关56的第1输入端，延时电路52A-1的输出提供给蝶型运算器件54-1的第1输入端，和提供给延时电路52A-1输入端的数据提供给转换开关56的第2输入端，(其它级的处理电路以同样的方式安排)。

在这样的情况下，当第一半数据f₀首次从延时电路52A-1提供给蝶型运算器件52A-1的第1输入端时，第二半数据f₁通过开关56的第2输入端首次提供给蝶型运算器件54-1的第2输入端。蝶型运算器件54-1根据这组数据执行蝶型运算的预定的1个(即加法(f₀＋f₁))。

其次，当第二半数据f₁第二次从延时电路52A-1提供到蝶型操作器件54-1的第1输入端时，被延时电路52B-1延时的第一半数据f₀通过开关56第2次提供给蝶型运算器件54-1的第2输入端，蝶型运算器件54-1执行不同于前次的另1蝶型运算(即，减法(f₀-f₁))和输出运算结果。

图9给出了相对于图5所示基数-2实施例组却是安排执行基数-4处理的本发明第4实施例的组态。在本实施例的第1级处理电路中，输入数据顺序地经过延时电路62A-1至62F-1的延时，每1个延时电路延时数据N/4，该输入数据因此总共延时3N/2和提供给转换开关66A-1的第1输入端，延时电路62E-1的输出提供给转换开关66A-1的第2输入端和转换开关66B-1的第1输入端。从延时电路62D-1的输出提供转换开关66A-1第3输入端，转换开关66B-1的第2输入端，和转换开关66C-1第1输入端的每1个。

从延时电路62C-1的输出提供给转换开关66A-1第4输入端，转换开关66B-1的第3输入端，转换开关66C-1的第2输入端，转换开关66D-1的第1输入端的每1个。

从延时电路62B-1的输出提供给转换开关66B-1的第4输入端，转换开关66C-1的第3输入端和转换开关66D-1的第2输入端的每1个。

从延时电路62A-1的输出提供给转换开关66C-1的第4输入端和转换开关66D-1的第3输入端，输入到延时电路62A-1输入端的数据也提供到转换开关66D-1的第4输入端。

从转换开关66A-1至66D-1的输出分别提供到蝶型运算器件64-1的第1至第4输入端，从蝶型运算器件64-1的输出提供给具有旋转因子的乘法器63-1。从具有旋转因子的乘法器63-1的输出输入给形成下一级的处理电路。

形成第2和其它顺序级的处理电路以同样的方式被安排。然而，在每1个顺序处理级的延时电路的延时时间是前1级的延时电路和延时时间的1/4。

在该实施例中，在由延时电路62F-1，62E-1，62D-1和62C-1顺序移N/4步的不同时间内数据被提供到转换开关66A-1的第1至第4输入端。类似地，在顺序移N/4步的不同时间内数据被提供到转换开关66B-1，66C-1和66D-1的第1至第4输入端。

同样，在相对移N/4的不同时间，数据组分别输入到转换开关66A-1，66B-1，66C-1和66D-1，因此，每1个转换开关66A-1至66D-1选取，例如，到它的第4输入端的输入而使对应1个符号1/4的数据组相互同时地提供给蝶型运算器件64-1的第1至第4输入端。在这时，蝶型运算器件64-1执行必要蝶型运算中的第1个。

当转换开关66A-1至66D-1第3个输入端的输入随后被选取时，和前次选取那些数据相同的数据再次提供给蝶型运算器件64-1的第1至第4输入端。在这时，蝶型运算器件64-1执行蝶型运算的第2个运算。

顺序地，以同样的方式，转换开关66A-1至66D-1被运算以选取提供到诸第2输入端的数据和然后运算去选取提供到第3输入端的数据。在每1个情况下，蝶型运算器件64-1执行蝶型运算的另1种。

在该实施例中的延时电路的数目也是2(N-1)

快速傅里叶变换的操作能够由使用作本发明实施例的上述的每1个电路安排执行，上述每1个傅里叶变换运算单元能被应用到图10所示的仪器中，作为实例。

图10给出了一正交频分多路器(OFDM)发送和接收系统，该系统基本上由发射器211和通过传送路径220接收从发射机211发射的数据的接收机231组成。

在发射机中，输入符号串施加到含有例如上述讲述的那些电路之1的管道型逆快速傅里叶变换(逆FFT)电路的运算单元202，逆FFT能被装置所理解，该装置基本上等于FFT装置，如果基数为2，通过从在FFT对应的系数中改具有旋转因子的乘法器内的乘法系数该装置能被修改，如果基数比2大，通过在每一蝶型运算器件的输入或输出部分提供转换开关并结合改变乘法因子该装置已经被修改了。

在这个运算单元202中，重新安排上述管道型逆FFT电路的输出的重排电路被结合使用，当向重排电路202A提供数据，即数据项G0至G15时，它输出数据项G0，G8，G4，G12，G2，G10，G6，G14，G1，G9，G5，G13，G3，G11，G7和G15。

该输出顺序是由位反转决定的，即，如果数字0至15表示的数据项G0至G15的次序是由二进制表示的，它们是0000，0001，0010，…1111。从这些二进制数字中，不是从最高位而是从最低位取(位反转)可以获得二进制数字。获得的二进制数表示了输出次序。

运算单元202处理用逆FFT处理输入符号串，该逆FFT的点数和直角相移键(QPSK)调制的输入发送数据载波数相同，逆FFT可以视为从频域到时域的变换。

从运算单元202的输出被输入到D/A转换器电路203从数字形式转换为模拟形式，从D/A转换器203的输出被转入到低通滤波器204以提取在基带中的时间串信号。该信号被输入到乘法器205和被从载波产生电路206输出的载波相乘以转换成在所希望频率上的无线电信号。从这个无线电频率信号中，预定带通的信号能从带通滤波器207中取出以便通过传送通路220转送。

在接收机231中，仅仅预定带的信号通过带通滤波器241从传送路径220提供的信号中取出并提供给乘法器242，乘法器242用从振荡器243输出的预定频率信号乘输入信号而获得基带信号分量。A/D转换器电路244把乘法器242的输出从模拟形式转换为数字形式并输出转换的信号到运算单元245，其中上述管道型FFT电路和重新安排FFT电路输出的重排电路245A协同工作。

运算单元245用FFT处理处理输入数据，FFT处理可以视为从时域到频域的变换。

每1个重排电路202A和245A可以配置有管道类型FFT电路的输入部分而不是输出部分。在这样的情况下，在形成特定处理级数的处理电路内的延时时间在第1级被设置的最短和在每1下一级设置得比前一级的延时时间长。

这样，能够实现OFDM发送和接收系统，在该系统中诸符号(符号值)的间隔被增加，使得系统不容易受反射波的延时时间的影响，该系统因此具有很强的抗多路干扰的能力。

在上述的实施例中，延时电路和转换开关在级中蝶型运算器件之间配置和安排，使得实质相同的数据输入到蝶型运算器件特定的次数，这样的安排作为不同上述实施例的安排可以实现，然而，上述实施例的安排具有较少数目的延时电路和相应地减少了制造成本和运算单元的大小。

Claims (15)

1.傅里叶变换运算单元包括大量处理级，用于通过管道处理执行快速傅里叶变换，所说大量处理级具有：

定时控制装置，用于划分对应1符号的输入数据为大量数据组，和用于使用相同的定时输出大量划分的数据组特定的次数，和

由所说定时控制装置使用相同的定时把输出特定次数的大量数据组提供给第一运算装置，所说的第一运算装置每次对输入的大量数据组执行预定的运算，所说的第一运算装置以时分方式输出蝶型运算的结果。

2.权利要求1的运算单元，其中，每1个大量处理级具有第二运算装置，用于根据所说第一运算装置输出的运算结果执行旋转因子的运算。

3.权利要求2的运算单元，其中，所说的定时控制装置包括分别对应大量划分数据组的延时装置，并且具有按照所说大量处理级设置的1延时时间，和

其中，第K处理级的延时装置的延时时间被表示为N/R^K，这里N是傅里叶变换的点数和R是基数。

4.权利要求3的运算单元，其中，所说定时控制装置划分对应1个符号的数据为R组数据。

5.权利要求4的运算单元，其中，所说定时控制装置在相同的定时下输出大量组数据R次。

6.权利要求1的运算单元，其中，所说定时控制装置包括：

划分装置，用于把对应1个符号的输入数据划分为大量组的数据；

至少配置1延时装置，以对应每1个大量划分的数据组，延时装置具有预定的延时时间；和

重复地提供数据组到所说延时装置的装置。

7.权利要求1的运算单元，其中，所说定时控制装置包括：

延时装置具有串联联接的大量延时元件，每1个所说的延时元件具有预定的延时时间；

选取装置，用于从所说延时装置的输入端和输出端和所说大量延时元件之间的联接点中选取数据，使得所有数据组在相同的定时下输出。

8.使用大量处理级的管道处理执行快速傅里叶变换的傅里叶变换运算方法，所说的方法包括，在每1个所说大量处理级中：

第一步，划分对应1个符号的输入数据为大量数据组；

第二步，使用相同的定时输出划分的大量数据组特定次数；

第三步，每次对相同定时提供的大量数据组执行预定的运算，并以时分的方式输出蝶型运算的结果。

9.权利要求8的方法，近而包括，在每1个大量处理级中，第四步，根据在所说第三步运算的结果执行旋转因子的运算。

10.权利要求9的方法，其中，所说的第二步包括了延迟在所说第一步划分的大量数据组的每1个预定的时间长度，该时间长度可以表示出N/R^K，其中N是傅里叶变换的点数和R是基数。

11.权利要求10的方法，其中，在所说的第1步中，对应1个符号的数据被划分为R组数据。

12.权利要求11的方法，其中，在所说的第二步中，大量的数据组在相同的定时下被输出R次。

13.权利要求8的方法，其中，所说的第二步包括：

第四步，提供在第一步划分的每1大量数据组到具有预定延时时间的延时装置；和

第五步，重复地提供每1数据组到延时装置，直到大量的数据组在相同的定时下输出预定的次数。

14.权利要求8的方法，其中，所说的第1步包括：

第六步，提供对应1个符号的数据到具有串联联接的大量延时元件的延时装置，每1个延时元件具有预定的延时时间；和

第七步，从延时装置的输入端和输出端和大量延时元件之间的联接点提取输出的数据。

15.权利要求14的方法，其中所说的第二步包括选取从所说第七步被提取的数据使得所有组的数据在相同的定时下输出的第八步。

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