CN103970718A - 一种快速傅里叶变换实现装置及方法 - Google Patents

Abstract

本申请涉及一种快速傅里叶变换实现装置和方法，其装置包括：输入数据存储到分为高低地址两块的数据存储器，根据读地址生成器从中读取两个复数，低地址数据送入寄存器延时1周期；根据控制器信号，与高地址数据经选择器送入蝶形运算引擎的两个输入支路；与此同时，根据旋转因子地址生成器给定的地址从旋转因子存储器读出旋转因子送入蝶形运算引擎；其输出，按移位寄存器延时的地址和选择器保证原址写回数据存储器。地址生成器中，用简单的基础值加上偏移值来得到读地址，同时读出两块存储器数据依次运算。与现有技术相比，本申请减少了运行周期，增加了最高运行频率，同时旋转因子存储器仅为所需旋转因子的1/4空间，节省了设计资源。

Description

一种快速傅里叶变换实现装置及方法

技术领域

本发明涉及一种快速傅里叶变换实现装置及方法。本发明尤其涉及正交频分复用调制的实现处理。

背景技术

离散傅里叶变换(Discrete Fourier Transform，DFT)及其逆变换是数字信号处理的重要部分，是数字信号时域和频域相互转换的重要方法。快速傅里叶变换(Fast FourierTransform，FFT)是计算DFT的快速运算方法，特别是N＝2^K点(其中K为整数)的FFT使用尤为广泛。

正交频分复用(OFDM)技术以其高频谱利用率、强抗多径干扰及窄带干扰能力、便于移动接收等优点，成为当前和未来无线通信高速率传输中十分有竞争力的一种技术。现在通信系统如WLAN、DVB-T、CMMB、B3G、4G都采用了OFDM，如DVB-T2分别采用1024、2048、4096、8192、16384、32768点FFT来实现其1k、2k、4k、8k、16k、32k模式。由于各副载波之间的正交性，使得调制结果可以使用傅里叶逆变换来实现。因此FFT的运算效率常常成为通信系统的关键性能。

现有实现FFT运算装置，使用一个双端口RAM来进行数据存储，可同时进行读写，但1个周期只能读出1个数据，而蝶形运算每次需要两个数据，造成蝶形运算只有一半的时间在工作；还有使用了分块的双端口RAM，可以在1个周期同时读出2个数据，但在两级处理之间需要缓冲，造成总体计算周期增大；现有FFT装置还存在，地址生成器控制复杂，旋转因子存储空间占用大，工作频率低等问题。

发明内容

有鉴于此，本发明提供了一种实现快速傅里叶变换的装置及方法，用于解决现有装置及方法中运算周期长，占用存储空间大，最高工作频率低等问题，其技术方案如下：

一种快速傅里叶变换(FFT)实现装置，包括：数据存储器、蝶形运算引擎、数据地址发生器、旋转因子地址发生器、旋转因子存储器、移位寄存器、控制器、数据选择器1、数据选择器2、寄存器1、寄存器2，其中：

所述数据存储器按地址分为高低两块双端口存储器，地址最高位为1的称作高地址存储器，最高位为0的称作低地址存储器，共同构成运算点数大小的复数存储器；

所述读地址生成器，宽度比总数据地址宽度小1，可以同时读出和写入两块存储器内容；

所述寄存器1，对低地址读出数据进入进行1个周期的延迟；

所述数据选择器1，对高低两块存储器读出数据进行选择；

所述旋转因子地址发生器，生成读取旋转因子所需地址；

所述旋转因子存储器，存储蝶形运算引擎所需旋转因子；

所述蝶形运算引擎，用于基2碟形运算，其中，x₁支路和旋转因子比x₀支路先1周期进入；

所述数据选择器2，对蝶形运算引擎两支路输出进行选择；

所述移位寄存器，将读地址通过与蝶形运算引擎相同的固定延时，得到写地址，实现读写同址运算；

所述控制器，管理和协调读地址生成器、旋转因子地址生成器、蝶形运算引擎输入数据的选择、蝶形运算引擎输出数据写入存储器时的选择器等。

所述旋转因子存储器为双端口只读存储器，仅存储N/4个定点实数，其中N为傅里叶变换点数，存储空间为所需旋转因子数据的1/4；完整的旋转因子通过双端口存储器和简单加减法计算得到。

所述数据选择器1和数据选择器2由控制器内的计数器的最低位控制，其工作流程为：

a.开始运算时读出高地址数据用于蝶形运算的第二支路；

b.读出高地址数据用于蝶形运算的第一支路，低地址数据用于第二支路；

c.读出高地址数据用于蝶形运算的第二支路，低地址数据用于第一支路；

然后重复b、c，直到完成所有处理流程和数据；

数据选择器2和移位寄存器共同保证蝶形运算引擎输出同址回写到数据存储器。

所述蝶形运算引擎，第二支路先与旋转因子相乘；第一支路相对晚1周期进入；然后两个支路同时分别进行加法和减法运算，同时得到两个支路的蝶形运算结果；

所述蝶形运算引擎，乘加运算包括但不限于定点运算得到；在应用于正交频分复用调制(OFDM)中，使用了总体增益为1的FFT运算，即每1级运算乘以同时，输入进行经计算和评估的功率回退来确保计算精度和防溢出；

除此之外还可使用浮点运算来处理增益和溢出问题。使用浮点(单双精度或块浮点)，同时使用了权利要求1和权利要求4所述的装置的，属于本发明权利要求范围内。

所述数据存储器，在数据输入时，按比特反转顺序地址写入；读出时按自然顺序读出。

可使用使能该装置进行快速傅里叶逆变换，通过输入和输出两个时刻对数据实部虚部进行交换来实现IFFT，此时，总体运算增益为1，与理论上的N点FFT/IFFT有一个乘性常数因子和

一种快速傅里叶变换方法，包括：

除了实现N点FFT，该装置还可实现M点FFT，其中log₂N，log₂M皆为整数，且log₂N>log₂M，仅仅是地址生成器的参数不同，无需额外的资源，且和单独计算M点FFT所需的计算时间相同；运算分为K＝log₂M级，其中K为整数，每级处理所需时钟周期数为M/2，控制计数器计数范围为[0,M/2-1]。

所述的快速傅里叶变换方法，主要包含以下几种状态：

闲置状态，等待启动信号和所需计算的FFT点数M；

输入状态，按比特反转顺序将输入数据写入数据存储器，M个周期；

处理状态，根据控制信号对高低地址两部分数据存储器内容进行蝶形运算，并同址回写，一共M/2*(log₂M-1)个周期；

末级处理状态，对高低地址读出数据共同进行蝶形运算，并同址回写，一共M/2个周期；

缓冲延迟状态，此刻，所有需要处理数据的读完成，等待处于处理中的数据完成运算及其回写，一共数个周期，决定于取出数据，蝶形运算，写入数据，一次处理流程所需要的时间，考虑蝶形运算的流水等，为4或5个周期；

输出状态，按自然顺序将输出数据读出，M个周期。然后回到闲置状态，等待下一帧数据的FFT运算。

因此，数据存储器的读写是持续的，蝶形运算引擎在处理过程中是全速无中断运行的，处理时间达到了单引擎运算的理论最短值。

所述读地址生成器，不包含最高位地址，可同时读出高低两部分数据存储器数据，在前log₂M-1级，通过与蝶形运算大小(即两个支路数据的地址差)结合，可用1个地址分别得到：高地址的第二支路数据和第一支路数据、低地址的第二支路数据和第一支路数据；在第log₂M-1级可用1个地址分别得到：高地址数据作为第二支路，低地址数据作为第一支路。

上述装置和方法从以下方面提高了性能：

使用分为高低地址的两块数据存储器，先读写高地址数据；使用蝶形运算第二支路优先第一支路1周期进入蝶形运算引擎；使得蝶形运算引擎可以全速执行无需中断，无需处理过程中的缓冲和FIFO，减少了计算的周期数；简化了地址生成器电路，简化了功能模块，可以提高电路的最高运行频率；同时减少了旋转因子的存储空间，减少了资源的使用；同时兼容不同点数的FFT，采用同一电路无需额外的装置来计算多种模式下的多种FFT运算，节约了系统资源。

附图说明

为了更清晰和准确的说明本发明的实施或技术方案，下面对实施例或技术所需要的附图做简单介绍。

图1为FFT实现装置模块框图；

图2为16点DIT基2算法实现FFT数据流图；

图3为碟形运算数据流图；

图4为一种16点DIT结构实现8点FFT运算数据流图；

图5为64点FFT中的旋转因子；

图6为碟形运算引擎电路图；

图7为16点DIT结构实现4点FFT运算数据流图；

图8为节省旋转因子存储空间的模块框图；

图9为控制状态机状态转移及其工作内容；

图10为本发明16点FFT实施例开始运算时的时序示意图。

具体实施方式

下面结合本发明实施例中的附图，对本发明技术方案进行清晰、准确、完整的说明。所述实施例仅是本发明的一部分实施例，并非全部实施例。基于本发明的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明的保护范围。

DFT和IDFT是数字信号时域和频域相互变换的一种关系，同时在OFDM系统中，也是解调和调制的一种实施算法。在信号处理中，随着处理的方便性，数据常常会整体的1个实数乘性因子放大或缩小。DFT原理如式(1)：

$X\left(k\right)=\underset{n=0}{\overset{N-1}{\mathrm{\Σ}}}x\left(n\right)W_N^{\mathrm{nk}}k=\mathrm{0,1},...,N-1---\left(1\right)$

其中，旋转因子 $W_N^{\mathrm{nk}}=e^{-j2\mathrm{\πnk}/N}.$

当N＝2^K，K为整数时，可以采用按时间抽取(Decimation in time，DIT)算法将N点DFT运算分解成若干个2点DFT。DIT原理文献阐述很多，由于篇幅这里不再重复。图2描述了16点DFT比特反转输入顺序输出的DIT算法运算流图。

2点的DFT运算，如图3，称作蝶形运算。本说明书将x₀称作蝶形运算的第一支路输入，x₁称作第二支路输入，X₀称作第一支路输出，X₁称作第二支路输出。而M点DFT，其中log₂M为整数，且M<N，可以采用N点DFT的DIT算法流图，这里也不赘述此原理，如图4使用16点DIT流图计算8点DFT，图7使用16点DIT流图计算4点DFT。

为了使用DIT算法计算M点FFT，如图1，定义了2个M/2个复数大小的存储器，其中低地址存储器(RAML)存储地址为[0,M/2-1]的数据，高地址存储器(RAMH)存储地址为[M/2-1,M-1]的数据。当输入自然顺序数据时，按照比特反转顺序地址存储；输入完成后，按照地址生成器的读地址，同时读出RAMH和RAML的数据，RAMH的数据直接送入蝶形运算引擎的第二支路，RAML的数据经过寄存器进行1个周期的缓存后再送入蝶形运算引擎的第一支路；与第二支路同时送入的，还有根据旋转因子生成器从旋转因子存储器中读出的旋转因子。与此同时，将读地址送入移位寄存器进行缓存；缓存的周期数与数据进行碟形运算整个路径耗用的周期相同，这样可保证同址回写。在完成如图3描述的蝶形运算后，就可以将两个支路数据输出写入到读出原始数据的位置，称作同址运算，无需额外的存储器。

旋转因子通过式(2)：

$W_N^k=e^{-j2\mathrm{\&pi;k}/N}=\cos (2\mathrm{\&pi;k}/N)+j\&CenterDot;\sin (-2\mathrm{\&pi;k}/N)k=\mathrm{0,1},...,N/2-1---\left(2\right)$

计算得到，其中j为虚数单位。当N＝64时，旋转因子如图5。从式(2)和图5可以看出旋转因子具有对称或幅度上对称的特点。分段计算如：

$\begin{array}{c}{W}_N^k=e^{-j2\mathrm{\&pi;k}/N}=\cos (2\mathrm{\&pi;k}/N)+j\&CenterDot;\sin (-2\mathrm{\&pi;k}/N)\\ =\sin (\mathrm{\&pi;}/2-2\mathrm{\&pi;k}/N)+j\&CenterDot;\sin (-2\mathrm{\&pi;k}/N)\\ =\left\{\begin{array}{c}-\sin (-2\mathrm{\&pi;}(N/4-k)/N)+j\&CenterDot;\sin (-2\mathrm{\&pi;k}/N),k=\mathrm{0,1},...,N/4-1\\ \sin (-2\mathrm{\&pi;}(k-N/4)/N)+j\&CenterDot;\sin (-2\mathrm{\&pi;}(N/2-k)/N),k=N/4,...,N/2-1\end{array}\right.\end{array}.---\left(3\right)$

因此，只需要存储数据：

$W_N^k=\left\{\begin{array}{c}-f\left(f^{\&prime;}\right)+j\&CenterDot;f\left(k\right),k=\mathrm{0,1},...,N/4-1;k^{\&prime;}=N/4-k\\ f(k-N/4)+j\&CenterDot;f\left(k^{\&prime;}\right),k=N/4,...,N/2-1;k^{\&prime;}=N/4-(k-N/4)\end{array}\right..---\left(4\right)$

其中f(n)＝sin(-2πn/N)，n＝0,1,…,N/4-1。而当k≥N/4时，k-N/4实现时只需去掉最高位即可。因此，旋转因子可以只保存虚部的前N/4个数据，通过双端口存储器，使用去掉最高位的地址k′，同时读出地址k′和地址N/4-k′的数据，然后根据地址k的最高位判断输出实部或者虚部(k<N/4时实部需要进行符号取反)。框图如图8所示。

蝶形运算引擎采用4乘法器6加法器结构直接运算得到，运算流程与图3完全吻合。作为硬件电路，需要加入流水结构，电路图如图6；第二支路数据x₁与旋转因子存储器读出的旋转因子同时送入蝶形运算引擎，先进行复数乘法，对结果进行1个周期的流水缓冲，然后与第一支路输入x₀进行加减法，最后结果再进行1个周期的流水缓冲。因此，每一次蝶形运算的数据，x₁和相对于x₀早进入1个周期。而在地址生成器中，将得到数据x₁的地址，然后是x₀的地址。同时，蝶形运算引擎在计算中进行位扩展，输出时进行位截取。可计算得到：对于OFDM系统，调制增益为1，频域幅度偏移不大，在输入时进行功率回退(如4096点FFT，最高峰均比为12dB为例，进行4比特回退)的情况下，无溢出；数据宽度(包括旋转因子)为16比特的情况下，有限字长造成的精度误差低于-60dB。同时蝶形运算可以采用浮点处理以提高精度，防溢出。

蝶形运算引擎计算结果第一支路输出X₀和第二支路输出X₁，通过移位寄存器缓存的相同地址回写到数据存储器中。当蝶形运算的数据同属于1块存储器时，无法将两个数据同时写入，因此将X₀进行1个周期的缓冲后再写入，正好，地址生成器也是先给出x₁的地址。

地址生成器由一系列方法来得到，控制器实现关键控制信号和模块的管理协调。实现DIT算法的M点(log₂M≤log₂N且皆为整数)FFT的计算流程控制，使用了多个控制信号。

首先，本发明装置和方法的工作流程主要包含以下依次进行的状态：闲置状态、输入状态、处理状态、末级处理状态、等待延迟状态、输出状态；如图9。

闲置状态，等待启动信号和所需计算的FFT点数M；

输入状态，按比特反转顺序将输入数据写入数据存储器，M个周期；

处理状态，根据控制信号对高低地址两部分数据存储器内容进行蝶形运算，并同址回写，一共M/2*(log₂M-1)个周期；

末级处理状态，对高低地址读出数据共同进行蝶形运算，并同址回写，一共M/2个周期；

等待延迟状态，此刻，所有需要处理数据的读完成，等待处于处理中的数据完成运算及其回写，一共数个周期，决定于取出数据，蝶形运算，写入数据，一次处理流程所需要的时间，考虑蝶形运算的流水等，为4或5个周期；

输出状态，按自然顺序将输出数据读出，M个周期。然后回到闲置状态，等待下一帧数据的FFT运算。

DIT算法进行M点FFT时，需要log₂M级运算(如图2)，在N点FFT的结构下，M点FFT从第log₂(N/M)开始运算，直到最后log₂N-1级。

总级数＝log₂N. (5)

初始级数＝log₂(N/M) (6)

每级都包含M/2个有效蝶形运算；

且各级内部蝶形运算大小固定(第一支路和第二支路数据的地址差)。

蝶形运算大小＝2^级数,级数＝初始级数,...,总级数-1. (7)

可以计算蝶形运算大小初始化值N/M，下一级值为蝶形运算大小<<1，可通过每级变换时左移1比特实现。

每级蝶形运算的组数为：

每级碟形组数＝M/2^{(级数-初始级数)+1}. (8)

可以计算每级碟形组数在初始级数级，初始化值M/2，下一级值为每级碟形组数>>1，可通过每级变换时右移1比特实现。

每组蝶形运算的个数为：

每组碟形个数＝2^{级数-初始组数}. (9)

可以计算每组碟形个数在初始级数级，初始化值1，下一级值为每组碟形个数<<1，可通过每级变换时左移1比特实现。

每级每组内部两个蝶形运算之间旋转因子的地址k步进值：

旋转因子地址步进值＝N/2^{级数-初始级数+1}. (10)

可以计算旋转因子地址步进值在初始级数级，初始化值N/2，下一级值为旋转因子地址步进值>>1，可通过每级变换时右移1比特实现。

每级相邻两组蝶形运算基地址步进值：

读地址步进值＝N/M·2^{级数-初始级数+1}. (11)

可以计算读地址步进值在初始级数级，初始化值N/M·2，下一级值为读地址步进值<<1，可通过每级变换时左移1比特实现。

计算每次蝶形运算的数据地址和旋转因子地址时，通过上述信号控制。

为了更清晰准确的说明，以及本领域专业人员以此实施，这里以类C++伪代码来描述处理状态中读地址生成。

最后1级运算时，同一个蝶形运算地址读出RAMH数据为x₁，读出RAML为x₀，计算更简单。

与传统FFT装置和方法不同在于，本发明每次运算时，先设置地址为x₁的地址，再设置地址为x₀的地址；同时读出RAMH、RAML相同地址数据，先处理RAMH的蝶形运算，RAML缓冲1周期后再处理；而最后1级x₁的地址即RAMH，x₀的地址即RAML，RAML的缓冲亦是x₀的缓冲。

本发明方法，读地址生成简单(写地址为读地址的移位寄存器缓冲得到)；各级包括最后1级处理之间无缝衔接，无需额外延迟，总的处理延迟为：

处理时间＝M+M/2×log₂M+M+碟形运算延迟, (12)

其中，第1个M为输入周期，M/2为每级蝶形个数即每级运算周期，log₂M为总级数，第1个M为输出周期，蝶形运算延迟为4或5个周期；同时数据流程简单固定，由于地址的计算主要用移位和相加得到，N的增大，并不会使消耗逻辑单元大量增加，仅仅是数据存储空间和旋转因子存储空间增大，利于提高电路最高工作频率；同时旋转因子存储空间是所需旋转因子数据量的1/4。与Altera公司FFT IP核相比，对于N＝4096，后者增加了近70个周期的计算时间，增加了近200个逻辑单元，增加了2个M9k；而最高工作频率在都未作时序优化的情况下基本相同。当N更大如16384甚至32768时，两者差距更为明显。

所述实施例仅为本发明的具体实施方式之一，本发明的保护范围并不仅限于此；上述说明使任何熟悉本领域的技术人员能实现或使用本发明。对这些实施例的多种修改，不经过创造性劳动进行的变化或替换，对熟悉本领域的技术人员来说将是显而易见的，都应涵盖在本发明的保护范围内。因此，本发明的保护范围以权利要求书所限定的保护范围为准。

Claims (7)

1.一种快速傅里叶变换(FFT)实现方法及装置，其特征在于，包括：数据存储器、蝶形运算引擎、数据地址发生器、旋转因子地址发生器、旋转因子存储器、移位寄存器、控制器、数据选择器1、数据选择器2、寄存器1、寄存器2，其中：

所述数据存储器按地址分为高低两块双端口存储器，地址最高位为1的称作高地址存储器，最高位为0的称作低地址存储器，共同构成运算点数大小的复数存储器；

所述读地址生成器，宽度比总数据地址宽度小1，可以同时读出和写入两块存储器内容；

所述寄存器1，对低地址读出数据进入进行1个周期的延迟；

所述数据选择器1，对高低两块存储器读出数据进行选择；

所述旋转因子地址发生器，生成读取旋转因子所需地址；

所述旋转因子存储器，存储蝶形运算引擎所需旋转因子；

所述蝶形运算引擎，用于基2碟形运算，其中，x₁支路和旋转因子比x₀支路先1周期进入；

所述数据选择器2，对蝶形运算引擎两支路输出进行选择；

所述移位寄存器，将读地址通过与蝶形运算引擎相同的固定延时，得到写地址，实现读写同址运算；

所述控制器，管理和协调读地址生成器、旋转因子地址生成器、蝶形运算引擎输入数据的选择、蝶形运算引擎输出数据写入存储器时的选择器等。

2.根据权利要求1所述的快速傅里叶变换装置，其特征在于，还包括：

所述旋转因子存储器为双端口只读存储器，仅存储N/4个定点实数，其中N为傅里叶变换点数，存储空间为所需旋转因子数据的1/4；完整的旋转因子通过双端口存储器和简单加减法计算得到。

3.根据权利要求1所述的快速傅里叶变换装置，其特征在于，还包括：

数据选择器1和数据选择器2由控制器内的控制计数器的最低位控制；

数据选择器2与移位寄存器共同保证蝶形运算引擎输出同址回写到数据存储器。

4.根据权利要求1所述的快速傅里叶变换装置，其特征在于，还包括：

所述蝶形运算引擎，第二支路先与旋转因子相乘后缓存1周期；第一支路相对晚1周期进入；然后两个支路同时分别进行加法和减法运算，同时得到两个支路的蝶形运算结果。

5.根据权利要求1所述的快速傅里叶变换装置，其特征在于，还包括：

可使用使能该装置进行快速傅里叶逆变换，通过输入和输出两个时刻对数据实部虚部进行相互交换来实现IFFT；此时，总体运算增益为1，与理论上的N点FFT/IFFT有一个乘性常数因子和

6.一种快速傅里叶变换方法，其特征在于，包括：

除了实现N点FFT，该装置还可实现M点FFT，其中log₂N，log₂M皆为整数，且log₂N>log₂M，仅仅是地址生成器的参数不同，无需额外的资源，且和单独计算M点FFT所需的计算时间相同；运算分为K＝log₂M级，每级处理所需时钟周期数为M/2，控制计数器计数范围为[0,M/2-1]，整个运算过程存储器读写无中断，蝶形运算引擎全速持续运行无中断，达到基2单引擎的理论最短运算时间。

7.根据权利要求1所述的快速傅里叶变换装置和权利要求6所述的快速傅里叶变换方法，其特征在于，还包括：

所述读地址生成器，不包含最高位地址，可同时读出高低两块存储器数据，在前K-1级，通过与蝶形运算大小(即两个支路数据的地址差，偏移地址)结合，可用1个地址分别得到：高地址的两个支路数据、低地址的两个支路数据；在第K级可用1个地址分别得到：高地址数据为第二支路，低地址数据为第一支路。