CN1937451A - 一种快速哈达玛变换装置 - Google Patents

Abstract

本发明公开了一种快速哈达玛变换装置，其包括一控制单元和四个流水相接的运算单元：第一级运算单元、第二级运算单元、第三级运算单元、第四级运算单元；所述控制单元用于控制四个运算单元的工作时序，产生相应的控制信号，控制每个运算单元内部数据的延迟和选择；所述第一级运算单元用于将快速哈达玛变换的输入数据每两个交叉配对，完成第一级的蝶形运算，结果输出至第二级运算单元；以后各级运算单元用于将前级运算单元的输出数据每两个交叉配对，完成本级的蝶形运算，结果输出至下一级运算单元；直至输出为16点快速哈达玛变换的最终处理结果。本发明装置由于采用了串行处理的方式，只需用较少的硬件便可实现，提高了帧同步的准确度。

Description

一种快速哈达玛变换装置

技术领域

本发明涉及一种第三代移动通信中FDD(频分双工)模式的WCDMA(宽带码分多址)系统中的装置，具体地说涉及一种WCDMA系统中MS(移动终端)的小区搜索中的帧同步装置。

背景技术

在WCDMA系统中，小区搜索的实现一般采用三步快速搜索法。

第一步，捕获主同步信道，完成时隙同步，识别出最强基站；第二步，捕获辅助同步信道，完成帧同步，识别出扰码组信息；第三步，对公共导频信道求相关，识别出本小区所采用的扰码。

帧同步是小区搜索的第二步，是在取得时隙同步的基础上用于实现对辅助同步信道的捕获，并获得帧同步及扰码组号，为小区搜索第三步的扰码识别提供时间基准。帧同步是针对一种特定的编码方式而采取的同步捕获技术，这种特定的编码是指辅助同步信道码，其编码格式来自3GPP TS25.213V2.30的规定，其中3GPP是“第三代移动通信伙伴计划”国际组织。

辅助同步信道码具体的16种码字来自于哈达玛矩阵，是由Z序列和不同的哈达玛序列模2加产生的。

首先说明Z序列：

$Z=\{b,b,b,\stackrel{-}{b,}b,b,\stackrel{-}{b},\stackrel{-}{b},b,\stackrel{-}{b},b,\stackrel{-}{b},\stackrel{-}{b},\stackrel{-}{b},\stackrel{-}{b},\stackrel{-}{b}\}$

其中

b＝<x1，x2，x3，...，x16>＝<0，0，0，0，0，0，1，1，1，0，1，0，1，0，0，1>哈达玛序列(行)可由矩阵H8递归得到：

第0行位于矩阵的最顶层(全零序列)。

hn表示哈达玛矩阵第n行的序列。

辅助同步信道的码字是由矩阵H8的每16行中选取一个，所以一共可以有16种可能的码字，其码序号为：n＝0，16，32，48，64，80，96，112，128，144，160，176，192，208，224，240。

设hn(i)和z(i)分别表示序列hn和z的第i个符号，n表示第n个同步码序号，在每一个时隙最先发送的码片是最左边的符号，则：CSCH，n＝<hn(0)+z(0)，hn(1)+z(1)，hn(2)+z(2)，...，hn(255)+z(255)>(2)

以上所有运算均采用模2加，同步信道的二进制码字在实际发送时被转换为实数值序列：‘0’->‘+1’，‘1’->‘-1’。辅助同步信道(Secondary SCH)码字被定义为CSCH，n，即{C1，...，C16}：

Ci＝CSCH，i，i＝1，...，16

每个基站的辅助同步码序列都是由15个256码片的辅助同步码组成的，每个时隙发送一个。而且每个时隙中的辅助同步码是从16个固定的256码片长度的辅助同步码中选取的。由于本地时隙定时已经确定，所以本地的辅助同步码可以与接收信号的时隙对齐，因此接收信号和本地16个辅助同步码分别相关，必定能找出对应的辅助同步码。这样，经过15个时隙的相关查找，就可以得到整个辅助同步码序列。最后通过查表、相位判别，确定64个码组中的一组，从而得到码组号和序列的相位偏移量，完成小区搜索的帧同步。

由此可见，小区搜索的帧同步需要确定接收到的辅同步码序列，从而需要对辅同步信道进行相关运算，而对于辅同步信道256个码片的直接相关运算需要作256×(256-1)＝65280次加减运算。通过采用一种压缩算法，可以将256长度的哈达马序列压缩为16位，这样，对辅同步码的相关运算可以通过下列步骤实现：首先将辅助同步码加入的Z序列去除，恢复成哈达玛序列，然后将256长的哈达玛向量压缩为16位长的向量。对于16位长的向量，进行快速哈达玛变换(FHT)，16点输入的哈达玛变换的16个输出结果即为辅同步信道的相关结果。在辅同步码相关运算中，采用FHT算法只需要(256-1)×8＝2040次加减法运算，显然极大地减小了运算量，使得帧同步的硬件消耗变得很少。

FHT算法是将矩阵乘法(求相关)简化为加/减运算的一种快速算法，可以有效减小运算量。其处理信号流如图1所示，图1为FHT的并行运算原理图，其从左至右运算和从右至左运算的结果是一致的。该图左端为输入信号，16个输入数据经过4级蝶形运算后输出16个FHT的结果，右端的数字即代表FHT结果的哈达玛行号。2001年公布的美国专利US6311202B1介绍了一种快速哈达玛变换的装置；2003年由IEEE出版的“14th IEEEInternational Workshop on Rapid Systems Prototyping”会议论文集也有一篇文章《Design and Prototyping a Fast Hadamard Transformer for WCDMA》专门描述了FHT算法的一种设计。

上述的美国专利和IEEE文章中所描述的FHT装置非常类似，该装置要求每两个FHT的数据并行输入，并且每个时钟并行输出两个结果。使用该FHT装置进行小区搜索帧同步的过程为：将辅同步信道的接收信号去相位旋转和去Z序列后进行向量压缩，紧接着进行16点的快速哈达玛变换，然后直接对快速哈达玛变换的每两个输出结果进行比较，所得的最大值对应的哈达玛行号即代表该时隙使用的辅同步码序号；对每一个时隙都重复这个过程，15个时隙过后就可以得到完整的辅同步码序列，通过查表就可以得到帧同步和码组信息。由于频差和信道衰落的影响，这种帧同步方法的准确度很低。

因此实际的WCDMA小区搜索帧同步过程大者需要多帧累加/平均判决，而且为了检验时隙同步的准确性，一般要在对时隙同步周围的若干个抽样点进行检测。为了提高帧同步的准确度和检验时隙同步的准确度，帧同步装置连续处理时隙同步周围的多个抽样点数据，处理过程中在16点的快速哈达玛变换后并不直接比较其结果，而是将其转换成功率值进行累加和平均，将多个无线帧的累加结果生成表，在生成表的基础上来判别辅同步码序列，最后通过查找3GPP TS 25.213中规定的辅同步码分配表来得到帧同步，同时以多个抽样点的结果来检测和纠正时隙同步。

可见，为了克服衰落和提高信噪比，需要把FHT的输出进行累加；为了能对时隙同步周围的多个抽样点进行连续处理，FHT的输出结果还需要串行地通过一系列的数据通路进行后续处理，因此现有的FHT装置不适合在实际的小区搜索帧同步装置中使用。如果采用类似的FHT装置，需要配置额外的RAM或寄存器存储资源和控制逻辑，由此不利于流水线自动处理，使系统高效运作。

因此，现有技术存在缺陷，而有待于改进和发展。

发明内容

本发明所要解决的技术问题在于提供一种WCDMA系统中有利于提高小区搜索时隙同步和帧同步的准确度的快速哈达玛变换装置。

本发明的技术方案如下：

一种快速哈达玛变换装置，其中，包括一控制单元和四个流水相接的运算单元：第一级运算单元、第二级运算单元、第三级运算单元、第四级运算单元；

所述控制单元用于控制四个运算单元的工作时序，产生相应的控制信号，控制每个运算单元内部数据的延迟和选择；

所述第一级运算单元用于将快速哈达玛变换的输入数据每两个交叉配对，完成第一级的蝶形运算，结果输出至第二级运算单元；

所述第二级运算单元用于将第一级运算单元的输出数据每两个交叉配对，完成第二级的蝶形运算，结果输出至第三级运算单元；

所述第三级运算单元用于将第二级运算单元的输出数据每两个交叉配对，完成第三级的蝶形运算，结果输出至第四级运算单元；

所述第四级运算单元用于将第三级运算单元的输出数据每两个交叉配对，完成第四级的蝶形运算，其输出为16点快速哈达玛变换的最终处理结果。

所述的装置采用流水线工作方式，输入数据串行输入，快速哈达玛变换结果顺序串行输出。

所述的装置，其中，所述控制单元的电路结构包括：四位计数器、两个带使能的寄存器、两个无使能寄存器、以及四个反相器；所述四位计数器在时钟上升沿从0～15循环计数；所述两个带使能的寄存器及两个无使能寄存器与所述四位计数器的四个比特位一起产生四个控制信号，该四个信号和其通过四个反相器得到的逻辑非信号一起，用于控制各部件运作。

所述的装置，其中，所述运算单元的电路结构包括：一加法器、一反相器、若干个选择器和若干个寄存器；所述加法器用于完成加减运算；所述寄存器用于缓存每级运算单元的输入数据，并以移位寄存器的方式为操作数顺序的调整产生所需的特定延迟；所述选择器用以选择每次加减运算的两个操作数，配合所述寄存器对所述加法器的两个操作数进行顺序调整，使其在时序上对齐。

所述的装置，其中，所述加法器为补码加法器。

所述的装置，其中，所述第一级运算单元的电路结构包括：

第一反相器、一第一选择器和一第一加法器，以及第一、第二带使能寄存器，第一无使能寄存器；欲进行快速哈达玛变换的数据输入到该第一级运算单元后，所述第一带使能寄存器在控制信号为低电平时对该数据作选择寄存，所述第二带使能寄存器在控制信号为高电平时对该数据作选择寄存，将该数据分为两路信号，其中一路信号由所述第一无使能寄存器延迟一个时钟周期后形成延迟后信号；同时，所述第一反相器对另一路信号进行按位取反后形成取反后信号；由所述第一选择器在所述控制信号为低电平时选择待取反信号，在控制信号为高电平时选择取反后信号，如此待取反信号经过第一反相器和第一选择器后，变为待加减信号；最后延迟后信号和待加减信号由第一加法器相加后输出为该第一级运算单元的结果。

所述的装置，其中，所述第二、第三或第四级运算单元的电路结构包括：

所述运算单元的级数为n＝2、3或4时，由两个带使能寄存器将前一级流水运算单元的输出数据分为两路信号，作为本级运算单元的输入数据，并将其保持时间由一个时钟周期变为两个时钟周期；然后用2^j个寄存器将一路数据延迟2^k-1个时钟周期；用两个二选一的选择器对另一路数据和前路延迟后的数据进行路径选择，使其原本交错的两路数据分开，并调整好顺序；路径调整后的该另一路数据要用n个带使能的寄存器延迟2^n-1个时钟周期；同时前路数据通过一个反相器后得到其按位求逻辑反的信号，代表其相反数，与其原数据一起，形成前路数据的正、负两路信号；用第三个二选一的选择器对这两路信号进行选择，将前路数据的保持时间由两个时钟周期还原为一个时钟周期，该第一个时钟用于加法运算，第二个时钟用于减法运算；用所述补码加法器求出这两路数据的和，即为本级运算单元的结果；

其中，k＝n-1；j＝n-2，n为当前运算单元的级数。

本发明所提供的一种快速哈达玛变换装置，与现有技术相比，采用了串行处理的方式，只需用较少的硬件便可实现，可很方便地应用在串行输入、串行输出的场合，比现有的FHT装置节省4个减法器和用于并串转换的存储资源及控制逻辑；接口简单，可以很方便地嵌入小区搜索的帧同步装置中，可以4倍或8倍码片速率的时钟连续处理多个抽样点的辅同步信道数据，不需要任何间隔时间或并串转换时间，并在此基础上完成多帧数据的累加判决，提高了帧同步的准确度。

附图说明

图1是现有技术的快速哈达玛变换的信号处理示意图；

图2是本发明装置中将16点并行运算的FHT改为串行(顺序)运算后的信号流示意图；

图3是本发明的FHT装置框图；

图4是本发明装置中第一级运算单元的内部电路图；

图5是本发明装置中第二级运算单元的内部电路图；

图6是本发明装置中第二级运算单元的时序图；

图7是本发明装置中第三级运算单元的内部电路图；

图8是本发明装置中第四级运算单元的内部电路图；

图9是本发明装置中控制单元的内部电路图；

图10是本发明装置输入输出信号的时序图。

具体实施方式

下面结合附图，将对本发明作进一步的详细介绍。

本发明的所述快速哈达玛变换装置，其包括一个控制单元0和四个流水运算单元：第一级运算单元1、第二级运算单元2、第三级运算单元3、第四级运算单元4，如图2和图3所示的，所述控制单元0用于控制4个运算单元的工作时序，产生相应的控制信号，控制每个运算单元内部数据的延迟和选择；

所述第一级运算单元1用于将FHT的输入数据每两个交叉(交叉级数为2⁰)配对，完成第一级的蝶形运算，结果输出至第二级运算单元2；

所述第二级运算单元2用于将第一级运算单元的输出数据每两个交叉(交叉级数为2¹)配对，完成第二级的蝶形运算，结果输出至第三级运算单元3；

所述第三级运算单元3用于将第二级运算单元的输出数据每两个交叉(交叉级数为2²)配对，完成第三级的蝶形运算，结果输出至第四级运算单元4；

所述第四级运算单元4用于将第三级运算单元的输出数据每两个交叉(交叉级数为2³)配对，完成第四级的蝶形运算，结果即为16点FHT的最终处理结果。

本发明所述的快速哈达玛变换装置采用流水线工作方式，输入数据串行输入，快速哈达玛变换结果顺序串行输出，通过分时复用同一个加法器，先加后减，实现快速哈达玛变换的加法和减法。

本发明所述控制单元0的内部包括一个4位计数器00，两个带使能的寄存器01、02，两个无使能寄存器a、b，以及4个反相器1a、1b、1c、1d，如图9所示。

所述的4个运算单元内部结构相似，如图4、图5、图7、图8所示的，由一个补码加法器、一个反相器、若干个选择器和若干个寄存器组成。其中补码加法器用以完成加减运算；寄存器用以缓存每级运算单元的输入数据，并以移位寄存器的方式为操作数顺序的调整产生所需的特定延迟；选择器用以选择每次加减运算的两个操作数，配合寄存器对加法器的两个操作数进行顺序调整，使其在时序上对齐。

以下更为详细参照附图做详细说明。

图2所示为本发明装置采用的FHT串行信号流示意图，本发明装置将现有技术的图1从左至右运算流中的每个蝶形运算改为线形实现，先加后减，用4级流水运算单元实现；并将第一级、第二级、第三级的每一个处理结果用一个字母表示，则每一级的16个输出结果都是一个接一个顺序地输入下一级的。

如图3所示为本发明所述快速哈达玛变换装置的整体框图，包括1个控制单元0和4个流水运算单元：第一级运算单元1、第二级运算单元2、第三级运算单元3、第四级运算单元4。4个运算单元负责完成FHT的四级运算，所述控制单元0则负责产生相应的信号，控制该4个运算单元的运作。

图4所示是本发明装置的第一级运算单元的内部电路图。它包括三个寄存器、一第一反相器13、一第一选择器14和一第一加法器15，用于完成FHT的第一级运算。其中所述寄存器包括第一、第二带使能寄存器10、11，第一无使能寄存器12；所述第一选择器14是一个“二选一”的选择器；所述第一加法器15是一个带进位输入的补码加法器，i1和i2是其操作数输入，ci是进位输入。欲进行快速哈达玛变换的数据fht_input输入第一级运算单元后，第一带使能寄存器10在控制信号eni为低电平时对fht_input作选择寄存，第二带使能寄存器11在控制信号eni为高电平时对fht_input作选择寄存，这样第一带使能寄存器10和第二带使能寄存器11将fht_input分为两路信号s1_ai和s1_bi。s1_ai由所述第一无使能寄存器12延迟一个时钟周期后变为延迟后信号s1_a；同时，第一反相器13对待取反信号s1_bi进行按位取反，输出结果取反后信号s1_bib；接下来由所述第一选择器14在控制信号eni为低电平时选择s1_bi，在eni为高电平时选择s1_bib，这样s1_bi经过第一反相器13和第一选择器14后，变为待加减信号s1_b；最后s1_a和s1_b由第一加法器15相加后输出第一级运算单元的结果s1_sum。如上所述，该第一级运算单元在eni信号的控制下，将16个FHT输入数据两两组合，先加后减，在两个时钟周期后串行(顺序)输出结果，实现了图1所示的第一级处理。

如图5所示是本发明装置的第二级运算单元的内部电路图。由四个寄存器、三个选择器、一个反相器和一个加法器组成，以实现FHT的第二级运算功能。如图6所示是该第二级运算单元的时序图，左列是信号名，与图5中标注的信号名一一对应，右边是这些信号在第二级运算单元工作时的波形。

下面结合图5和图6对该第二级运算单元的组成结构和工作过程进行介绍：如图5中所示，所述寄存器中包括第三、第四、第五带使能寄存器20、21和26，以及第二无使能寄存器22；一第二反相器25；所述选择器包括“二选一”的多路选择器即第二、第三、第四选择器23、24、27，所述加法器为补码加法器28。为了描述的方便，将第二级的输入数据s1_sum的16个值用A～H和a～h这16个字母代表，即可以用s1_sum^*来表示s1_sum。从图1和图2可知，第二级运算单元的输入数据的交叉级数为2，s1_sum^*在第二级运算单元的运算过程中，其16个值的两两结合的规律是同一字母代表的两个值结合运算，即A与a相加减，B与b相加减，依次等等。s1_sum^*数据进入第二级运算单元后，由第三和第四带使能寄存器20和21分为两路信号s1_sum_a和s1_sum_b，其中s1_sum_b经第二无使能寄存器22后得到其一级延迟信号s1_sum_b_dl，这时第二和第三选择器23、24在s2_sel的控制下对s1_sum a和s1_sum_b_dl进行选择，形成两路信号s2_ai和s2_bi，s2_ai的8个值均为大写字母表示，s2_bi的8个值均为小写字母表示，这样加法器的两个操作数已初步形成。接下来为了与s2_bi在时序上对齐，所述第五带使能寄存器26将s2_ai延迟两个时钟周期，得到第二加法器的一个操作数s2_a，同时第四选择器27在eni的作用下选择s2_bi或其按位取反的结果s2_bib，得到第二加法器的另一个操作数s2_b；最后由所述第二加法器28求得第二级运算单元的结果。

如图7所示是本发明装置的第三级运算单元的内部电路图，其包括六个寄存器、三个选择器、一个反相器和一个加法器，用以完成FHT的第三级运算功能。如图8所示是本发明装置的第四级运算单元的内部电路图，其包括十个寄存器、三个选择器、一个反相器和一个加法器组成用以完成FHT的第四级运算功能。

所述第三级运算单元和第四级运算单元的内部电路结构和工作原理都与上面描述的第二级运算单元相似，所不同的是寄存器的数目，运算单元的级数越高，其蝶形运算的两个操作数在时间顺序上交错得越厉害，用来调整顺序的寄存器就越多。另外，由于存在加减运算，每一级运算单元中的寄存器和加法器的位宽都比前一级的多一位。

令运算单元的级数为n，下面介绍第二级运算单元(n＝2)、第三级运算单元(n＝3)和第四级运算单元(n＝4)统一的工作过程：首先用两个带使能寄存器将前一级流水运算单元的输出数据分为a、b两路，作为本级运算单元的输入数据，并将其保持时间由一个时钟周期变为两个时钟周期；然后用2^j(j＝n-2，n为当前运算单元的级数)个寄存器将b路数据延迟2^k-1(k＝n-1，n为当前运算单元的级数)个时钟周期；接着用两个“二选一”的选择器对a路数据和b路延迟后的数据进行路径选择，使其原本交错的两路数据分开，并调整好顺序；由于b路数据在路径调整前有一定的延迟，为了与其对齐，路径调整后的a路数据要用n个带使能的寄存器延迟2^n-1个时钟周期；同时b路数据通过一个反相器后得到其按位求逻辑反的信号，代表其相反数，与其原数据一起，形成b路数据的“正”、“负”两路信号。再用一个“二选一”的选择器对这两路信号进行选择，将b路数据的保持时间由两个时钟周期还原为1个时钟周期，第一个时钟将用于加法运算，第二个时钟将用于减法运算。这时a、b两路数据的顺序已经调整好，时序也已对齐，最后用一个补码加法器求出这两路数据的和，即为本级运算单元的结果。由于求补码的相反数的操作相当于“求反加1”的操作，而各运算单元中的反相器仅实现了“求反”的功能，因此补码加法器需要带一个进位输入，完成“加1”的功能。

如图9所示为本发明装置的控制单元内部电路。其核心是一个4位的计数器00，在时钟上升沿从0～15循环计数。另外还有四个1位的寄存器——带使能寄存器01、带使能寄存器02、无使能寄存器a、无使能寄存器b，与计数器的四个比特位一起产生4个控制信号eni、s2_sel、s3_sel和s4_sel，这四个信号和其通过反相器a、反相器b、反相器c、反相器d得到的逻辑非信号enib、s2_selb、s3_selb、s4_selb一起，控制本装置的各部件运作。

如图10所示为本发明装置输入数据与输出数据的时序关系图，从图中可以看出，本装置的输入、输出数据在时间上都是串行的。需要进行FHT运算的16个数据连续输入本装置后，只需要3个时钟的延迟，即可以连续输出16个运算结果。并且由于本装置的设计采用流水线的形式，多个抽样点的16点变换可以串行地连续输入本装置，运算结果同样串行地连续输出，各采样点之间不需要任何间隔时间。

本发明的快速哈达玛变换装置与现有技术相比，采用了串行处理的方式，只需用较少的硬件便可实现，可很方便地应用在串行输入、串行输出的场合，比现有的FHT装置节省4个减法器和用于并串转换的存储资源及控制逻辑。由于本装置将FHT蝶形运算的数据流由并行改为串行，并采用流水运算，它的接口简单，可以很方便地嵌入小区搜索的帧同步装置中，可以4倍或8倍码片速率的时钟连续处理多个抽样点的辅同步信道数据，不需要任何间隔时间或并串转换时间，并在此基础上完成多帧数据的累加判决，提高帧同步的准确度；而且由于本FHT装置可以连续处理时隙同步周围多个抽样点的数据，依据各抽样点的处理结果来检验和纠正小区搜索的时隙同步结果。因此使用本装置可纠正小区搜索的时隙同步，提高帧同步的准确度。

但应当理解的是，本发明上述针对具体实施例的描述较为详细，不能因此而认为是对本发明专利保护范围的限制，本发明的专利保护范围应以所附权利要求为准。

Claims (7)

1、一种快速哈达玛变换装置，其特征在于，包括一控制单元和四个流水相接的运算单元：第一级运算单元、第二级运算单元、第三级运算单元、第四级运算单元；

所述控制单元用于控制四个运算单元的工作时序，产生相应的控制信号，控制每个运算单元内部数据的延迟和选择；

所述第一级运算单元用于将快速哈达玛变换的输入数据每两个交叉配对，完成第一级的蝶形运算，结果输出至第二级运算单元；

所述第二级运算单元用于将第一级运算单元的输出数据每两个交叉配对，完成第二级的蝶形运算，结果输出至第三级运算单元；

所述第三级运算单元用于将第二级运算单元的输出数据每两个交叉配对，完成第三级的蝶形运算，结果输出至第四级运算单元；

所述第四级运算单元用于将第三级运算单元的输出数据每两个交叉配对，完成第四级的蝶形运算，其输出为16点快速哈达玛变换的最终处理结果。

2、根据权利要求1所述的装置，其特征在于，所述装置采用流水线工作方式，输入数据串行输入，快速哈达玛变换结果顺序串行输出。

3、根据权利要求1所述的装置，其特征在于，所述控制单元的电路结构包括：四位计数器、两个带使能的寄存器、两个无使能寄存器、以及四个反相器；所述四位计数器在时钟上升沿从0～15循环计数；所述两个带使能的寄存器及两个无使能寄存器与所述四位计数器的四个比特位一起产生四个控制信号，该四个信号和其通过四个反相器得到的逻辑非信号一起，用于控制各部件运作。

4、根据权利要求1所述的装置，其特征在于，所述运算单元的电路结构包括：一加法器、一反相器、若干个选择器和若干个寄存器；所述加法器用于完成加减运算；所述寄存器用于缓存每级运算单元的输入数据，并以移位寄存器的方式为操作数顺序的调整产生所需的特定延迟；所述选择器用以选择每次加减运算的两个操作数，配合所述寄存器对所述加法器的两个操作数进行顺序调整，使其在时序上对齐。

5、根据权利要求4所述的装置，其特征在于，所述加法器为补码加法器。

6、根据权利要求5所述的装置，其特征在于，所述第一级运算单元的电路结构包括：

第一反相器、一第一选择器和一第一加法器，以及第一、第二带使能寄存器，第一无使能寄存器；欲进行快速哈达玛变换的数据输入到该第一级运算单元后，所述第一带使能寄存器在控制信号为低电平时对该数据作选择寄存，所述第二带使能寄存器在控制信号为高电平时对该数据作选择寄存，将该数据分为两路信号，其中一路信号由所述第一无使能寄存器延迟一个时钟周期后形成延迟后信号；同时，所述第一反相器对另一路信号进行按位取反后形成取反后信号；由所述第一选择器在所述控制信号为低电平时选择待取反信号，在控制信号为高电平时选择取反后信号，如此待取反信号经过第一反相器和第一选择器后，变为待加减信号；最后延迟后信号和待加减信号由第一加法器相加后输出为该第一级运算单元的结果。

7、根据权利要求5所述的装置，其特征在于，所述第二、第三或第四级运算单元的电路结构包括：

所述运算单元的级数为n＝2、3或4时，由两个带使能寄存器将前一级流水运算单元的输出数据分为两路信号，作为本级运算单元的输入数据，并将其保持时间由一个时钟周期变为两个时钟周期；然后用2^j个寄存器将一路数据延迟2^k-1个时钟周期；用两个二选一的选择器对另一路数据和前路延迟后的数据进行路径选择，使其原本交错的两路数据分开，并调整好顺序；路径调整后的该另一路数据要用n个带使能的寄存器延迟2^n-1个时钟周期；同时前路数据通过一个反相器后得到其按位求逻辑反的信号，代表其相反数，与其原数据一起，形成前路数据的正、负两路信号；用第三个二选一的选择器对这两路信号进行选择，将前路数据的保持时间由两个时钟周期还原为一个时钟周期，该第一个时钟用于加法运算，第二个时钟用于减法运算；用所述补码加法器求出这两路数据的和，即为本级运算单元的结果；

其中，k＝n-1；j＝n-2，n为当前运算单元的级数。

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