KR20000076828A - 고속 하다마르 변환 장치 및 이를 사용한 통신 수신기에의해 수신된 신호 블록 복조 방법 - Google Patents

고속 하다마르 변환 장치 및 이를 사용한 통신 수신기에의해 수신된 신호 블록 복조 방법 Download PDF

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Abstract

월시 코드워드와 같은 코드화 신호 블록을 송신하는 동안 발생하는 에러를 검출하여 정정하는 무선 원격통신 시스템에 의해 사용되는 장치와 같은, 다수의 변환 단을 구비하는 고속 하다마르 변환 장치가 제공된다. 장치의 각각의 단은 각각 출력 단을 구비하는 가산기 및 감산기를 포함한다. 가산기 및 감산기는 신호 쌍을 수신하고 중간 계수를 생성하도록 구성된다. 제 1 메모리 유닛은 가산기의 출력 단자와 감산기의 출력 단자에 접속되고, 가산기로부터 중간 계수의 제 1 특정 시퀀스와 감산기로부터 중간 계수의 제 2 특정 시퀀스를 수신하도록 구성된다. 제 2 메모리 유닛은 감산기의 출력 단자에 접속되어, 감산기로부터 중간 계수의 제 3 특정 시퀀스를 수신하게 된다. 제 1 메모리 유닛과 가산기는 다수의 중간 계수 신호 쌍을 이어지는 변환 단에 동시에 제공하고, 제 1 및 제 2 메모리 유닛은 다수의 다른 중간 계수 신호 쌍을 이어지는 변환 단에 동시에 제공한다.

Description

고속 하다마르 변환 장치 및 이를 사용한 통신 수신기에 의해 수신된 신호 블록 복조 방법{HARDWARE EFFICIENT FAST HADAMARD TRANSFORM ENGINE}
본 발명은 전반적으로 무선 통신(wireless communication)에 관한 것으로, 보다 구체적으로는, 월시 코드워드(Walsh codewords)의 송신기간 동안 발생하는 에러를 검출하여 정정하는데 사용되는 고속 하다마르 변환 배열(Fast Hadamard Transform arrangement)에 관한 것이다.
도 1은 대표적인 무선 원격통신 시스템을 예시한다. 교환국(201)은 기지국(203-1 내지 203-5)으로 기술되는 기지국과 같은 다수의 기지국에 접속된다. 게다가, 교환국(switching center)(201)은 근거리 또는 원거리 전화국(도시되지 않음)에도 접속된다. 단말기(201-1 내지 201-3)로 기술되는 단말기와 같은 무선 단말기는 자신과 동일한 사전 결정된 지리적 영역 즉, 셀에 위치하는 기지국과 통신한다. 예를 들면, 무선 단말기(201-1, 201-2)는 셀 A에 위치하고, 따라서 셀 A에 위치하고 셀 A에 대해 서비스하는 기지국(203-1)과 통신한다.
무선 단말기(201-1)가 통신하도록 하기 위하여, 무선 단말기(201-1)는 전파를 통하여 기지국(203-1)에 신호를 전송하고, 기지국(203-1)은 수신된 신호를 교환국(201)에 중계하며, 교환국(201)은 신호의 일부로 공급되는 명령에 따라서 신호를 다른 곳으로 중계한다. 신호의 원하는 수신지가 다른 무선 단말기이면, 교환국(201)은 신호를 수신할 무선 단말기와 동일한 셀에 위치하는 기지국에 신호를 중계하고, 기지국은 전파를 통하여 무선 단말기에 신호를 송신한다. 마찬가지로, 신호의 원하는 수신지가 무선 단말기(207)와 같은 무선 단말기이면, 교환국(201)은 전선을 통하여 근거리 또는 원거리 통신망으로 원하는 수신지에 신호를 중계한다.
정보가 디지털 무선 원격통신 채널을 경유하여 송신될 때 잡음, 혼신 및 왜곡으로 인하여 송신에서 에러가 발생한다. 도 2는 송신 에러를 검출하여 정정하기 위해 디지털 무선 원격통신 채널에 대체로 사용되는 몇몇 구성 요소들을 예시한다. 정보원(information source)(12)은 디지털 메시지를 부호기(14)에 송신한다. 디지털 메시지는 디지털화 음성 신호(digitalized voice signals), 데이터 등으로 구성될 수 있다. 부호기(14)는 디지털 메시지를 부호화 하여 송신기(16)에 공급하고, 송신기(16)는 부호화된 메시지를 캐리어에 변조하여, 변조된 메시지를 전파를 통해 수신기(18)에 송신한다. 수신기(18)는 메시지를 수신하는데, 메시지는 송신하는 동안 손상될 수 있거나 손상되지 않을 수 있다. 수신기(18)는 수신된 메시지를 복조하여, 복호기(20)에 공급한다. 복호기(20)는 수신된 메시지를 복호화 하여, 정보 수신지(22)에 공급한다. 바람직하기로는, 정보 수신지(22)에 공급된 디지털 메시지는 정보원(12)에 의해 전송된 원 디지털 메시지(original digital message)와 일치한다.
정보 수신지(22)가 정보원(12)에 의해 송신된 것과 동일한 메시지를 수신하도록 하기 위하여, 부호기(14)와 복호기(20)는 송신하는 동안 손상으로 인한 에러를 검출하여 정정하도록 동작한다. 대개 부호기(14)는 디지털 메시지 신호를 고정 길이 블록으로 분할하고, 각각의 블록을 이와 유일하게 관련된 코드워드로 대체한다. 코드워드가 고정 길이 블록대신 송신되고, 수신된 메시지는 송신하는 동안 손상되었는가의 여부를 결정하기 위해 적합한 코드워드의 알려진 세트(a known set of legitimate codewords)와 비교된다. 한가지 상기 에러 검출/정정 방식은 월시 코드(Walsh codes)의 발생 및 송신을 포함한다.
월시 코드 시스템에 따르면, 부호기(14)는 정보원(12)으로부터의 메시지를 각각 n 비트를 구비하는 블록으로 분할한다. 송신될 정보의 원 n 비트 블록(original n-bit block) 각각은 2n월시 칩(Walsh chips)을 구비하고 정보의 블록에 유일한 코드워드로 변환된다. 따라서, 데이터의 3 비트 블록은 23즉, 8 월시 칩을 구비하는 월시 코드워드를 구비할 것이다. 데이터의 원 3 비트 블록을 변조하고 송신하는 대신, 송신기(16)는 월시 코드워드를 수신기(18)에 송신한다. 월시 코드워드가 수신기(18)에 의해 수신될 때, 월시 코드워드는 복조되어 복호기(20)에 공급된다. 복호기(20)는 수신된 월시 코드워드━수신된 월시 코드워드는 송신하는 동안 손상될 가능성이 있음━를 적합한 월시 코드워드의 세트와 비교한다. 수신된 월시 코드워드가 적합한 월시 코드워드의 세트에 있는 코드워드 중 한 코드워드와 일치하면, 수신된 코드워드가 송신하는 동안 손상되지 않았고 원래 송신하고자 한 정보의 3 비트 블록으로 다시 복호화될 수 있는 것으로 간주된다.
그러나, 수신된 월시 코드워드가 적합한 월시 코드워드의 세트에 있는 코드워드 중 한 코드워드와 일치하지 않으면, 수신된 코드워드는 송신하는 동안 손상되었고, 수신기는 적합한 월시 코드워드 중 어느 것이 원래 송신되었는가를 결정해야 한다. 종래 기술에서, 고속 하다마르 변환 배열(FHT; a Fast Hadamard Transform) 알고리즘은 수신된 각각의 코드워드에 대해 수신된 코드워드가 특정한 적합한 월시 코드워드일 가능성을 계산하는데 사용된다. FHT 알고리즘은 상기 가능성을 상관 계수(correlation coefficient)라고 한다. 따라서, 수신된 코드워드는 이와 관련된 2" 상관 계수를 가지는데, 수신된 코드워드 하나는 각각의 2" 적합한 월시 코드워드에 대응한다. 최대 상관 계수를 갖는 적합한 월시 코드워드는 가장 송신되었음직한 적합한 코드워드이다. 따라서, FHT 알고리즘은 최대 상관 계수를 갖는 적합한 월시 코드워드를 수신된 코드워드에 할당한다. "얻어진(winning)" 월시 코드워드는 3 비트의 정보 블록으로 다시 복호화되어, 정보 수신지(206)에 공급된다.
고속 하다마르 변환 배열을 구현하기 위한 많은 기술이 종래 기술에서 잘 알려져 있지만, 상기 기술은 일반적으로 너무 느리고 너무 많은 하드웨어를 필요로 한다.
따라서, 고속이고 소형이며 효율적인 FHT 엔진이 필요하다.
본 발명은 한 실시예에 따르면, 고속 하다마르 변환 장치이다. FHT 장치는 FHT 알고리즘에 따라서 신호 블록을 송신하는 동안 발생하는 에러를 검출하고 정정하는 무선 원격통신 시스템에 의해 사용된다. 본 발명의 FHT 장치는 FHT 알고리즘에 의해 얻어진 합산 동작 및 차 동작을 실행하는 동안 신호를 저장하도록, 종래 기술의 시스템에 비해 소량의 하드웨어 및 메모리를 필요로 한다.
한 실시예에 따르면, 무선 통신 시스템은 예를 들면, 월시 코드워드에 따라 부호화된 신호 블록을 수신하는 FHT 장치를 사용한다. 바람직하기로는, 송신되었을지도 모를 적합한 코드워드에 대응하는 상관 계수가 FHT 장치에 의해 생성된다. 예를 들면, 무선 원격통신 채널을 통하여 송신되기 원했던 데이터의 n 비트 블록은 송신하기 전에 2n칩 월시 코드워드로 변환된다. 2n칩 월시 코드워드는 데이터의 n 비트 블록 대신 송신되고, FHT 장치의 제 1 변환 상태에 의해 칩 쌍으로서 수신된다.
FHT 장치는 유리하게 다수의 변환 단(transform stages)을 포함한다. 변환 장치의 각각의 변환 단은 변환 단이 수신하는 입력 신호에 대해 일련의 동작을 실행한다. 각각의 다음 변환 단은 선행 단이 그 입력 신호를 수신한 클록 사이클의 수의 1/2인 다수의 클록 사이클에서 상기 각각의 다음 변환 단에 선행하는 단에서 입력 신호를 수신한다. 바람직하기로는, 상기 수신하는 동작은 각각의 단에서 사용되는 제 1, 제 2 및 제 3 메모리 유닛(아래에 더 설명됨)의 메모리 저장 용량을 인수 2만큼 연속하여 감산함으로써 이루어진다.
장치의 각각의 단은 가산기와 감산기를 포함한다. 가산기와 감산기는 각각의 수신된 신호 블록 내에서 입력 신호 쌍을 수신하여(즉, 한 입력 신호는 가산기에 의해 수신되고 다른 입력 신호는 감산기에 의해 수신됨), 중간 계수를 생성한다.
각각의 변환 단에서, 제 1 메모리 유닛은 가산기의 출력 단과 감산기의 출력 단에 접속되고, 감산기로부터 중간 계수의 제 1의 지정 가능한 시퀀스(sequence)를 수신하고, 감산기로부터 중간 계수의 제 2 의 지정 가능한 시퀀스를 수신한다. 제 2 메모리 유닛은 감산기의 출력 단자에 접속되어, 감산기로부터 중간 계수의 제 3의 지정 가능한 시퀀스를 수신한다. 제 1 메모리 유닛과 가산기는 다수의 중간 계수 신호 쌍을 다음의 변환 단에 동시에 제공하고, 제 1 및 제 2 메모리 유닛은 다수의 다른 중간 계수 신호 쌍을 다음의 변환 단에 동시에 제공한다.
본 발명의 다른 실시예에서, FHT 장치는 입력 신호의 연속 쌍이 FHT 장치에 의해 수신되도록 하기 위해 N 비트 카운터와 같은 클록 수단도 포함한다. 클록 수단은 입력 신호의 각각의 연속 쌍이 FHT 장치에 의해 수신되는 시간 간격을 결정한다. 변환 단 각각에 의해 수신되는 카운터 신호는 제 2 메모리 유닛을 번갈아 인에이블 및 디스에이블 시키고, 중간 계수의 제 1 또는 제 2의 지정 가능한 시퀀스 중 어느 시퀀스가 제 1 메모리 유닛에 의해 수신되는가를 결정한다.
본 발명의 또 다른 실시예에서, 최종 변환 단에 의해 생성되는 각각의 신호는 N 개의 적합한 코드와 신호 블록에 대응하는 상관 계수이며, 최대 값을 갖는 신호는 무선 시스템에 의해 가장 송신되었음직한 코드화 신호 블록에 대응한다. 따라서, 가장 송신되었음직한 코드화 신호 블록은 통신 시스템에 의해 복호화되고, 계획된 수신자에게 전달된다.
도 1은 본 발명의 한 실시예에 따른 대표적인 무선 통신 시스템을 예시한 도면.
도 2는 본 발명의 한 실시예에서, 송신 에러를 검출하여 정정하기 위하여 대체로 디지털 무선 통신 채널에 의해 사용되는 구성 요소들 중 몇몇 구성 요소를 예시하는 도면.
도 3은 본 발명의 한 실시예에 따라 FHT 엔진의 각각의 단에 대한 구성 요소를 예시하는 도면.
도 4는 본 발명의 한 실시예에 따라서 FHT 엔진의 다수의 단이 접속되는 방법을 예시하는 도면.
도 5a-b는 본 발명의 한 실시예에 따라서 다수의 단을 구비하는 FHT 엔진을 예시하는 도면.
도 6a-b는 본 발명의 한 실시예에 따라서 입력 신호가 FHT 엔진의 각각의 단에 도달하는 방법 및 도달하는 때를 예시하는 타이밍 다이어그램.
도 7a-b는 본 발명의 다른 실시예에 따라서 입력 신호가 FHT 엔진의 각각의 단에 도달하는 방법 및 도달하는 때를 예시하는 타이밍 다이어그램.
도면의 주요 부분에 대한 부호의 설명
12 : 정보원 14 : 부호기
16 : 송신기 18 : 수신기
20 : 복호기 22 : 정보 수신지
본 발명은 첨부 도면을 참조하여, 다음의 설명에 의해 보다 더 이해될 것이다.
본 발명은 한 실시예에 따라서, 잡음, 혼신 및 왜곡(noise, interference and distortion)으로 인해 메시지를 송신하는 동안 발생하는 에러를 검출하여 정정하기 위하여 디지털 무선 원격통신 시스템에 의해 사용되지만, 본 발명이 이러한 관점에서 범위가 한정되지는 않는다. 도 2는 송신 에러를 검출하여 정정하기 위하여 본 발명의 한 실시예에 의해 사용되는 무선 원격통신 채널 및 몇몇 구성 요소들을 예시한다. 정보원(12)은 디지털 메시지를 부호기(14)에 송신하고, 부호기(14)는 디지털 메시지를 월시 코드워드로 변환함으로써 디지털 메시지를 부호화 한다. 부호기(14)는 월시 코드워드를 송신기(16)에 공급하고, 송신기(16)는 코드워드를 캐리어에 변조하여 전파를 통해 수신기(18)에 송신한다. 수신기(18)는 수신된 월시 코드워드를 복조하여 복호기(20)에 공급한다. 송신 에러로 인해, 수신된 월시 코드워드가 손상될 수 있다. 복호기(20)는 적합한 월시 코드워드 중 어느 것이 가장 송신되었음직한 것인지를 결정하기 위하여 상관 계수를 생성하도록 본 발명의 FHT 엔진을 사용한다. 복호기(20)는 그 다음에 결과의 적합한 월시 코드워드를 다시 원 디지털 메시지로 변환하여 정보 수신지(22)에 공급한다. 바람직하기로는, 정보 수신지(22)에 공급된 디지털 메시지는 정보원(12)에 의해 송신된 원 디지털 메시지와 일치한다.
도 3은 본 발명의 한 실시예에 따라서, FHT 엔진에 의해 사용된 대표적인 단의 구성 요소를 예시한다. 단(10)은 상위 입력 단자(102)와 하위 입력 단자(104)를 구비한다. 상위 입력 단자(102)는 다수의 입력 신호를 수신하도록 구성되고, 상기 다수의 입력 신호는 월시 칩(단이 FHT 엔진의 제 1 단일 경우)이거나 중간 상관 계수(단이 FHT 엔진의 제 1 단이 아닐 경우)이다. N 월시 칩의 블록이 처리될 경우, 상위 입력 단자(102)는 N/2 입력 신호 비트나 심볼을 수신한다. 상위 입력 단자(102)는 가산기(106)의 제 1 입력 단자에 접속되고, 감산기(108)의 제 1 입력 단자에 더 접속된다. 마찬가지로, 하위 입력 단자(104)는 다수의 입력 신호를 수신하도록 구성되고, 상기 다수의 입력 신호는 월시 칩(단이 FHT 엔진의 제 1 단일 경우)이거나 중간 상관 계수(단이 FHT 엔진의 제 1 단이 아닐 경우)이다. 단자(102)와 마찬가지로, N 월시 칩의 블록이 처리될 경우, 하위 입력 단자(104)는 N/2 입력 신호 비트 또는 심볼을 수신한다. 하위 입력 단자(104)는 가산기(106)의 제 2 입력 단자에 접속되고, 감산기(108)의 제 2 입력 단자에 더 접속된다. 다음에 보다 완전하게 논의되는 바와 같이, 한 쌍의 월시 칩 도는 중간 상관 계수는 여러 가지 상이한 순서로 상위 입력 단자(102)와 하위 입력 단자(104)에 도달할 수 잇다.
가산기(106)는 상위 입력 단자(102)와 하위 입력 단자(104)에 의해 수신된 입력 신호 쌍을 합산함으로써 출력 신호(110)를 생성하도록 구성된다. 가산기(106)에 의해 생성된 출력 신호(110)는 멀티플렉서(114)의 입력 단자 "0"으로 지정된 제 1 입력 단자와 멀티플렉서(122)의 입력 단자 "0"으로 지정된 제 2 입력 단자에 전송된다. 감산기(108)는 상위 입력 단자(102)와 하위 입력 단자(104)에 의해 수신된 동일한 쌍의 입력 신호를 감산함으로써 출력 신호(112)를 생성하도록 구성된다. 감산기(108)에 의해 생성된 출력 신호(112)는 멀티플렉서(114)의 입력 단자 "1"로 지정된 제 2 입력 단자와, 시프트 레지스터(118)의 입력에 전송된다. 멀티플렉서(114)는 출력 신호(115)를 생성하도록 구성되고, 출력 신호(115)는 시프트 레지스터(116)의 입력 단자에 전송된다.
시프트 레지스터(116, 118)는 메모리 스페이스(memory spaces)이다. 시프트 레지스터(116, 118)에 저장될 수 있는 신호의 수는 아래에 설명되는 바와 같이, 얼마나 많은 단이 FHT 엔진에 있는가와, FHT 엔진의 어느 단에 위치해 있는가에 달려있다. 시프트 레지스터(116)는 출력 신호(117)를 생성하도록 구성되고, 출력 신호(117)는 멀티플렉서(120)의 입력 단자 "0"으로 지정된 제 2 입력 단자와, 멀티플렉서(122)의 입력 단자 "1"로 지정된 제 1 입력 단자에 전송된다. 시프트 레지스터(118)는 출력 신호(119)를 생성하도록 구성되고, 출력 신호(119)는 멀티플렉서(120)의 입력 단자 "1"로 지정된 제 1 입력 단자에 전송된다.
멀티플렉서(120)는 현재의 단이 FHT 엔진의 최종 단이 아닐 경우, 상기 엔진의 다음 단의 상위 입력 단자(102)에 의해 수신된 입력 신호에 대응하는 출력 신호(124)를 생성하도록 구성된다. 현재의 단이 FHT의 최종 단이 아닐 경우, 출력 신호(124)와, 다음 단의 대응 입력 신호는 중간 상관 계수라 한다. 현재의 단이 FHT 엔진의 최종 단일 경우, 출력 신호(124)는 최종 상관 계수에 대응하고, 그 값은 가장 송신되었음직한 적합한 월시 코드워드를 결정하도록 FHT 엔진에 의해 사용된다.
멀티플렉서(122)는 현재의 단이 FHT 엔진의 최종 단이 아닐 경우, FHT 엔진의 다음 단의 하위 입력 단자(104)에 의해 수신될 입력 신호에 대응하는 출력 신호(126)를 생성하도록 구성된다. 상기와 같이, 현재의 단이 FHT 엔진의 최종 단일 경우, 출력 신호(123)와 다음 단의 대응 입력 신호는 중간 상관 계수라 한다. 현재의 단이 FHT 엔진의 최종 단일 경우, 출력 신호(126)는 최종 상관 계수에 대응하고, 그 값은 가장 송신되었음직한 적합한 월시 코드워드를 결정하도록 FHT 엔진에 의해 사용된다.
FHT 인에이블 신호(Enable signal)(127)는 시프트 레지스터(116)에 접속되어, 시프트 레지스터(116)를 언제나 인에이블 시킨다. FHT 인에이블 신호(127)는 클록 수단(128)에도 접속된다. 본 실시예에서, 클록 수단(128)은 5비트 카운터이다. 카운터의 각각의 비트는 도 4에서 출력 단자 Q0내지 Q4로 표시되고, 각각의 클록 사이클은 1 값만큼 높은 값을 카운트하는 5비트 카운터에 대응한다. 출력 단자 Q0은 카운터의 제 1 비트이고, 각각의 사이클에서 번갈아 턴 "온"되고 턴 "오프" 되며(즉, 00000, 00001 등) 반면에, Q1은 카운터의 제 2 비트이고, 5 비트 카운터가 연속적으로 높게 카운트하므로 번갈아 두 사이클동안 "온"이고 그 다음에 두 사이클동안 "오프"이다(즉, 00000, 00001, 00010, 00011 등). Q2는 카운터의 제 3 비트이고, 번갈아 4 사이클 동안 "온"이고 그 다음에 4 사이클 동안 "오프"이고 반면에, Q3은 카운터의 제 4 비트이며, 번갈아 각각 8 사이클 동안 "온"이고 그 다음에 8 사이클 동안 "오프"이다. 도 5는 아래에 보다 상세히 설명될 것이고, 출력 단자 Q0내지 Q3은 각각 이어지는 단 1 내지 단 4의 시프트 레지스터 중 하나와, 각각 멀티플렉서에 각각 접속됨을 예시한다.
도 3에 도시된 실시예에서, 출력 단자 Q4는 카운터의 제 5 비트이고, 번갈아 16 사이클 동안 "온"이고, 16 사이클 동안 "오프"이다(즉, 00000 ... 01111, 10000...11111 등). 출력 단자Q4는 시프트 레지스터(118)에 접속되고, 따라서 번갈아 16 사이클동안 인에이블 되고 16 사이클동안 디스에이블 된다. 대체로, 각각의 클록 사이클에서, 시프트 레지스터(116, 118)에 저장된 신호는 시프트 레지스터의 내부 메모리 공간에서 1 위치씩 이동된다. 내부 메모리 공간 모두가 채워진 후, 다른 입력 신호가 도착하면 시프트 레지스터가 수신한 제 1 신호에 대응하는 출력 신호를 생성하는 원인이 될 것이다. 입력 신호가 이어져서 각각 도착하면 시프트 레지스터가 수신된 제 2 입력 신호, 수신된 제 3 입력 신호, 등에 대응하는 추가의 출력 신호를 생성하는 원인이 될 것이다. 출력 단자 Q4는 멀티플렉서(114, 120, 122)에도 접속되고, 멀티플렉서가 번갈아 16 사이클 동안 상위 입력 단자에 있는 입력 신호를, 그리고 16 사이클 동안 하위 입력 단지에 있는 입력 신호를 선택하는 원인이 된다.
클록 수단(128)에 의해 사용되는 카운터의 비트의 수가 고속 하다마르 변환 엔진에 의해 처리되는 월시 칩의 수에 달려있음을 주목해야 한다. N 월시 칩이 고속 하다마르 변환 엔진에 의해 처리되면, 클록 수단(128)은 log2(N/2) 비트를 갖는 카운터를 사용한다. 따라서, 32 월시 칩을 구비하는 블록 또는 코드워드를 처리하는 32의 직교 변조기는 4 비트 카운터를 사용하고 반면에, 128 월시 칩을 구비하는 블록 또는 코드워드를 처리하는 128의 직교 변조기는 6 비트 카운터를 사용한다. 카운터의 크기와 무관하게, 카운터의 각각의 비트는 엔진의 연속 단에 접속된다.
엔진용 단의 수는 FHT 엔진에 의해 처리되는 월시 칩의 수에도 의존한다. FHT 엔진용 단의 수는 log2N과 동일하고, 여기서 N은 송신된 블록 또는 월시 코드워드에 있는 월시 칩의 수이다. 예를 들면, 64 월시 칩을 구비하는 블록 또는 코드워드를 처리하는 64의 직교 변조기는 log2(64) 즉, 6 단을 구비하고 반면에, 32 직교 변조기는 log2(32) 즉, 5 단을 구비한다.
FHT 엔진의 단은 한 단의 출력 신호가 이어지는 단용 입력 신호와 대응하도록 캐스케이딩 방식(cascading fashion)으로 접속된다. 도 4는 본 발명의 한 실시예에 따라서, 여러 가지 단이 접속되는 방법을 예시한다. 도 4에서, I1(i)과 I2(i)는 고속 하다마르 변환 엔진(10)에 입력되는 월시 칩이다. 도시된 바와 같이, 월시 칩은 단 0에 입력되고, 단 0은 중간 상관 계수와 대응하는 출력 신호(124-0, 126-0)를 생성한다. 단 0으로부터의 출력 신호(124-0, 126-0)는 다음 단용의 입력 신호이고, 다음 단 용의 입력 신호 예를 들면, 출력 신호 124-log2N-2 및 126-log2N-2는 다음 연속 단용 입력 신호이다. 이러한 것은 최종적으로 한 쌍의 신호가 단{log2(N-1)}에 입력될 때까지 반복한다. 도시된 실시예에서, 단{log2(N-1)}은 FHT 엔진의 최종 단이고, 어느 월시 코드워드가 가장 송신되었음직한가를 결정하는데 사용된 최종 상관 계수와 대응하는 출력 신호 124-log2N-1 및 126-log2N-1을 생성한다. 아래에 보다 상세히 설명될 도 5는 단 "0" 내지 "5"가 64의 비트 시스템용으로 접속되는 방법을 상세히 도시된다.
이전에 설명된 바와 같이, 시프트 레지스터(116, 118)에 저장될 수 있는 신호 또는 월시 계수의 수는 FHT 엔진에 있는 단의 수에 의해 그리고 시프트 레지스터가 어느 단에 위치하는가에 의해 결정된다. N 월시 칩을 구비하는 월시 코드워드를 처리하는 FHT 엔진에서, 시프트 레지스터의 y 단에 저장될 수 있는 신호 또는 칩의 수는 (N/4)2y에 대응한다. 따라서, 64 월시 칩을 구비하는 월시 코드워드를 처리하는 시스템의 경우, 제 1 단(단 "0")의 시프트 레지스터에 저장될 수 있는 칩의 수는 (64/4)20=16/20=16과 동일하다. 동일한 시스템의 경우, 제 2 단( 단 "1")의 시프트 레지스터에 저장될 수 있는 칩의 수는 (64/4)21=8과 동일하다. 상기 시스템의 단 2, 3, 4의 시프트 레지스터에 저장될 수 있는 칩의 수는 각각 4, 2, 1이다. 32 월시 칩을 구비하는 시스템 처리 월시 코드워드의 경우, 단 0의 시프트 레지스터에 저장될 수 있는 칩의 수는 8, 단 1에서는 4, 등이다.
월시 칩이 FHT 엔진의 제 1 단에서 입력될 수 있는 여러 가지 방법이 있다. 도 6a-b는 본 발명의 한 실시예에 따라서, (도 5a-b에 도시된 바와 같이 구성된) 64 월시 칩을 구비하는 월시 코드워드를 입력해야 하는 한가지 가능한 순서와, FHT 엔진이 입력된 신호에 대해 동작을 실행하는 방식을 예시하는 타이밍 다이어그램이다. 부가적으로, 타이밍 다이어그램은 64 최종 상관 계수를 생성하는데 필요한 클록 사이클의 수를 도시한다. 상기 실시예에 따라서, 클록 사이클 0으로 지정된 제 1 클록 사이클동안, 월시 칩 인덱스 "0"에 의해 지정된 제 1 월시 칩은 단 0에서 상위 입력 단자(102)에 입력되고, 월시 칩 인덱스 "32"에 의해 지정된 월시 칩은 단 0에서 하위 입력 단자(104)에 입력된다. 다음 클록 사이클에서, 월시 칩 "1"과 "33"은 상위 입력 단자(102) 및 하위 입력 단자(104)에 도달하고, 그 다음에 "2" 및 "34", "3" 및 "35" 등이 도달한다.
도 5a-b는 본 발명의 한 실시예에 따라서, 도 6a-b의 타이밍 다이어그램에 대응하는 FHT 엔진이다. 도 5a-b는 FHT 엔진의 캐스케이딩 단을 통하여 처리되는 월시 칩 "0" 내지 "63"에 대응하는 입력 신호 및 출력 신호를 도시한다. 예를 들면, 엔진의 단 0에서, 월시 칩 "0" 내지 "31"에 대응하는 입력 신호는 상위 입력 단자(102)에 도달하고, 반면에 월시 칩 "32" 내지 "63"에 대응하는 입력 신호는 하위 입력 단자(104)에 도달한다. 도 6의 타이밍 다이어그램에 관해 위에서 설명된 바와 같이, 월시 칩 "0" 및 "32"에 대응하는 입력 신호는 가산기(106)에 의해 합산되고 감산기(108)에 의해 감산되는 첫 번째 것이다.
도 5 및 6에 모두 도시된 바와 같이, 클록 사이클 0 내지 15 동안, 클록 수단(128)의 출력 단자 Q4에 의해 제어되는 멀티플렉서(114)의 입력 단자 "0"이 선택되어, 계수 "0" 내지 "15"로 식별되는 처음 16 월시 칩 쌍의 합산에 대응하는 출력 신호(115)를 생성하게 된다. 상기 동일한 클록 사이클 동안, 시프트 레지스터(116)가 인에이블 되어, 멀티플렉서(114)에 의해 생성되고 계수 "0" 내지 "15"로도 식별되는 출력 신호(115)를 받아들이게 된다. 시프트 레지스터(118)도 또한 인에이블 되어, 처음 16 월시 칩 쌍의 차에 대응하고, 계수 "32" 내지 "47"로 식별되는 출력 신호(112)를 받아들이게 된다. 따라서, 16 사이클을 종료할 때, 레지스터(116)는 제 1의 처음 16 월시 칩 쌍의 제 1 합산 결과를 저장하고, 레지스터(118)는 감산 결과를 저장한다.
상기 시점에서, 클록 신호 Q4는 로(low)로 되어, 시프트 레지스터(118)가 디스에이블 되고, 멀티플렉서(120, 122)의 입력 단자 "0"이 선택되며, 멀티플렉서(114)의 입력 단자 "1"이 선택된다. 그 결과, 클록 사이클 16 내지 31 동안, 멀티플렉서(114)는 출력 신호(115)를 생성하며, 출력 신호(115)는 계수 "48" 내지 "63"으로 식별되고, 감산기(108)에서 수신된 다음 16 월시 칩 쌍의 차와 대응한다. 시프트 레지스터(116)는 FHT 인에이블 신호(127)에 의해 인에이블 된 채 남아서, 멀티플렉서(114)에 의해 생성되는 계수 "48" 내지 "63"에 대응하는 출력 신호를 받아들이게 된다. 한편, 시프트 레지스터(116)는 클록 사이클 0 내지 15 동안 수신되는 계수 "0" 내지 "15"에 대응하는 신호를 순차적으로 출력한다. 상기 출력 신호는 멀티플렉서(120)에 전송되고, 멀티플렉서(120)는 인에이블 되어, 입력 단자 "0"에서 수신하는 신호에 대응하는 출력 신호(124)를 생성하게 된다. 따라서, 클록 사이클 16 내지 31 동안, 계수 "0" 내지 "15"에 대응하는 입력 신호는 단 1의 상위 입력 단자(102)에 도달한다.
클록 사이클 0 내지 15 동안, 시프트 레지스터(118)는 디스에이블 되어 임의의 신호를 받아들이지 않게 되고, 그 대신 클록 사이클 0 내지 15 동안 이전에 수신한 계수 "32" 내지 "47"에 대응하는 신호를 저장하게 된다. 부가적으로, 클록 사이클 16 내지 31 동안, 멀티플렉서(122)의 입력 단자 "0"이 선택되어, 입력 단자 "0"에서 수신한 신호에 대응하는 출력 신호(126)를 생성하게 된다. 따라서, 계수 "16" 내지 "31"에 대응하는 입력 신호는 단 1의 하위 입력 단자(104)에 도달한다.
클록 사이클 32 내지 47 동안, FHT 인에이블 신호(127)에 의해 제어되는 시프트 레지스터는 인에이블 된 채로 유지되어, 클록 사이클 16 내지 31 동안 수신한 계수 "48" 내지 "63"에 대응하는 출력 신호를 저장하게 된다. 상기 출력 신호는 멀티플렉서(122)에 전송되고, 멀티플렉서(122)는 입력 단자 "1"에 제공된 신호를 선택하도록 구성된다. 따라서, 계수 "48" 내지 "63"에 대응하는 입력 신호는 단 1의 하위 입력 단자(104)에 도달한다. 시프트 레지스터(118)는 클록 수단(128)의 출력 단자 Q4에 의해 제어될 때 또다시 인에이블 되어, 이전에 저장한 계수 "32" 내지 "47"에 대응하는 출력 신호를 생성하게 된다. 부가적으로, 클록 사이클 32 내지 47 동안, 멀티플렉서(122)는 인에이블 되어, 입력 단자 "1"에서 수신한 신호에 대응하는 출력 신호를 생성하게 된다. 따라서, 계수 "32" 내지 "47"에 대응하는 입력 신호는 단 1의 상위 입력 단자(102)에 도달한다.
도시된 바와 같이, 이어지는 각각의 단은 선행하는 단이 입력 신호를 수신한 클록 사이클의 수의 1/2인 다수의 클록 사이클에서 선행하는 단으로부터 입력 신호를 수신한다. 이는 이전에 논의된 바와 같이, 각각의 이어지는 단에서 시프트 레지스터의 메모리 저장 용량을 계수 2만큼 누진적으로 감산함으로써 이루어진다. 이전에 언급된 바와 같이, 본 발명의 한 실시예에 따라서, 클록 수단(128)은 멀티플렉서의 입력 신호를 스위치 하도록 동작하고, 이전의 단에서 그랬던 것처럼 이어지는 각각의 단에서 시프트 레지스터(118)를 두 번 인에이블 시키고 디스에이블 시키도록 동작한다. 예를 들면, 상기 예에서, 클록 수단(128)이 단 0에서 매 16 클록 사이클마다 멀티플렉서 및 시프트 레지스터(118)의 동작을 전환하면, 클록 사이클은 단 1에서 매 8 클록 사이클마다, 단 2에서 매 4 클록 사이클마다, 등으로 동작을 전환한다.
종래 기술과 비교하면, 본 발명의 FHT 엔진은 FHT 알고리즘에 의해 요구되는 합산 및 차 동작을 실행하는 동안 신호를 저장할 보다 소량의 메모리 공간을 필요로 한다. 예를 들면, 클록 사이클 16 동안, 단 0 및 단 1은 수신하고 따라서, 계수 "16"에 대응하는 입력 신호에 대해 FHT 알고리즘의 합산 및 차 동작을 실행하며, 입력 신호 또는 임의의 결과 출력 신호를 두 번 저장할 필요성을 없애게 된다. 클록 사이클 17 동안, 단 0의 상위 입력 신호와 단 1의 하위 입력 신호에 대한 동일한 장점이 설명된다. 이 경우, 두 단은 계수 "17"에 대응하는 입력 신호를 수신하고, 따라서 입력 신호 또는 결과 출력 신호를 두 번 저장할 필요가 없다.
상기 장점은 임의의 두 인접 단 사이의 각각의 연속 클록 사이클에서 반복된다. 예를 들면, 클록 사이클 29 동안, 월시 칩 "29"에 대응하는 입력 신호는 단 0의 상위 입력 단자(102)에 도달하고, 계수 "29"에 대응하는 입력 신호는 단 1의 하위 입력 단자(104)에 도달하며, 계수 "13"에 대응하는 입력 신호는 단 1의 상위 입력 단자(102)와 단 2의 하위 입력 단자(104)에 도달하며, 계수 "5"에 대응하는 입력 신호는 단 2의 상위 입력 단자(102)와 단 3의 하위 입력 단자(104)에 도달한다.
도 6에서 알 수 있는 바와 같이, 본 발명의 상기 실시예는 총 64 상관 계수를 생성하도록 63 클록 사이클을 필요로 한다. 이전에 논의된 바와 같이, 단 4의 멀티플렉서(120, 122)에 의해 생성되고 도 5의 상위 입력 단자(102) 및 하위 입력 단자(104)에 의해 수신된 입력 신호로도 도시되는 출력 신호는 최종 상관 계수이고, 각각의 상관 계수는 적합한 월시 코드워드에 대응한다. 유익하게, 본 실시예에서, FHT 엔진의 최종 단에서 생성되는 출력 신호는 순차적 순서이다.
한 실시예에서, 64 상관 계수 모두가 생성된 후, 최대 계수가 선택되고, 선택된 계수와 대응하는 적합한 월시 코드워드는 원래 송신된 월시 코드워드로 되도록 결정된다. 다른 실시예에서, 각각의 두 최종 상관 계수가 단 5에서 생성될 때, 도 5에 예시된 바와 같이 비교기(150)는 둘 중 어느 것이 큰가를 결정하며, 다음 클록 사이클에서 생성될 두 최종 상관 계수와 비교하기 위해 더 큰 계수를 저장한다. 상기 처리는 최종 상관 계수 모두가 생성되고 비교되어 가장 큰 것이 결정될 때까지 반복된다. 어느 한 실시예에서, 수신기(18)에 의해 수신된 64 칩 블록 또는 월시 코드워드는 코드워드가 잡음, 혼신 또는 왜곡에 의해 송신하는 동안 손상되면 정정된다.
월시 코드워드가 FHT 엔진의 제 1 단에서 입력될 수 있는 다른 방식이 도 7a-b에 도시되고, 도 7a-b는 다른 타이밍 다이어그램을 예시한다. 상기 실시예에서, 단 0의 상위 입력(102) 및 하위 입력(104)에 도달하는 입력 신호는 제 1 클록 사이클 동안 월시 칩 "0"과 "1"이 각각 상위 입력(102) 및 하위 입력(104)에 도달하도록 순차적 순서이다. 다음 클록 사이클에서, 월시 칩 "2"와 "3"은 상위 입력(102) 및 하위 입력(104)에 도달하고, "5", "6", "7" 등도 도달한다. 상기 실시예의 한 가지 장점은 상위 입력(102) 및 하위 입력(104)에 도달하기 전에 메모리 공간에 월시 칩의 세트를 유지할 필요가 없고, 인입 칩(incoming chips)은 FHT 엔진에 즉시 공급될 수 있다는 점이다. 그러나, 도 7의 상위 단 5 및 하위 단 5에서 알 수 있는 바와 같이, 최종 출력 신호는 비순차적 순서로 출력(124, 126)에서 나타난다.
한 실시예에 따라서, 본 발명의 FHT 장치는 FHT 엔진의 출력을 기반으로 하여 송신 에러를 검출 및 정정하는 부가적인 복호기를 사용한다.
본 발명의 특정 실시예가 도시되고 설명되었지만, 당업자들에게는 본 발명에서 벗어나지 않고서 변화와 수정이 이루어질 수 있음이 명백할 것이며 따라서, 첨부된 청구 범위는 본 발명의 진정한 정신과 범위에 속하는 그러한 모든 변화와 수정을 커버하는 것으로 이해될 것이다.
이상에서 설명된 바와 같이, 본 발명에 따르면, 월시 코드워드(Walsh codewords)의 송신기간 동안 발생하는 에러를 검출하여 정정하는데 사용되는 고속 하다마르 변환 배열(Fast Hadamard Transform arrangement)이 제공된다.

Claims (24)

  1. N 비트를 구비하는 코드화 신호 블록을 송신하는 동안 발생하는 에러를 검출하여 정정하기 위해 무선 원격통신 시스템(wireless telecommunication system)에 의해 사용되고 다수의 변환 단(transform stages)을 구비하는 고속 하다마르 변환 장치(a Fast Hadamard Transform apparatus)에 있어서,
    상기 장치의 각각의 단은
    출력 단자를 구비하는 가산기와 입력 단자를 구비하는 감산기━상기 가산기와 상기 감산기는 각각의 수신된 신호 블록 내에서 N/2 신호 쌍을 수신하도록 구성되어 중간 계수를 생성하게 됨━와,
    상기 가산기의 출력 단자와 상기 감산기의 출력 단자에 접속된 제 1 메모리 유닛━상기 메모리 유닛은 상기 가산기로부터의 상기 중간 계수의 제 1 특정 시퀀스와 상기 감산기로부터의 상기 중간 계수의 제 2 특정 시퀀스를 수신하도록 구성됨━과,
    상기 제 1 메모리 유닛과 상기 가산기가 동시에 다수의 중간 계수 신호 쌍을 이어지는 변환 단에 제공하고 상기 제 1 메모리 유닛과 제 2 메모리 유닛이 다수의 다른 중간 계수 신호 쌍을 상기 이어지는 변환 단에 동시에 제공하도록, 상기 감산기의 상기 출력 단자에 접속되어 상기 감산기로부터 상기 중간 계수의 제 3 특정 시퀀스를 수신하는 제 2 메모리 유닛
    을 포함하는 고속 하다마르 변환 장치.
  2. 제 1 항에 있어서,
    상기 가산기와 감산기의 출력 단자와 상기 제 1 메모리 유닛에 접속된 제 1 멀티플렉서━상기 제 1 멀티플렉서는 상기 제 1 메모리 유닛에 의해 수신되도록 상기 제 1 및 제 2 특정 시퀀스 중 한 시퀀스를 선택하도록 구성됨━를 더 포함하는 고속 하다마르 변환 장치.
  3. 제 1 항에 있어서,
    상기 가산기의 출력 단자와 상기 제 1 메모리 유닛에 접속된 제 2 멀티플렉서━상기 제 2 멀티플렉서는 상기 순차 변환 단에 제공되도록, 중간 계수의 특정 시퀀스를 선택하도록 구성됨━를 더 포함하고, 상기 제 1 및 제 2 메모리 유닛의 상기 출력 단자에 접속된 제 3 멀티플렉서━상기 제 3 멀티플렉서는 상기 이어지는 변환 단에 제공되도록, 중간 계수의 특정 시퀀스를 선택하도록 구성됨━를 더 포함하는 고속 하다마르 변환 장치.
  4. 제 1 항에 있어서,
    입력 신호의 연속 쌍이 상기 FHT 장치에 의해 수신되도록 하는 클록 수단을 더 포함하는 고속 하다마르 변환 장치.
  5. 제 4 항에 있어서,
    상기 클록 수단은 다수의 비트를 구비하는 카운터이고, 상기 다수의 비트 각각은 상기 FHT 장치의 변환 단에 의해 수신된 신호와 대응하는 고속 하다마르 변환 장치.
  6. 제 5 항에 있어서,
    상기 변환 단 각각에 의해 수신된 상기 카운터 신호는 상기 제 2 메모리 유닛을 번갈아 인에이블 시키고 디스에이블 시키며, 중간 계수의 상기 제 1 또는 제 2 특정 시퀀스 중 어느 것이 상기 제 1 메모리 유닛에 의해 수신되는가를 결정하는 고속 하다마르 변환 장치.
  7. 제 1 항에 있어서,
    최종 변환 단에 접속된 비교기━상기 비교기는 상기 동시에 제공된 중간 계수 신호 쌍을 동시에 수신하여 상기 신호 쌍 중 더 큰 신호를 저장하도록 구성됨━를 더 포함하는 고속 하다마르 변환 장치.
  8. 제 1 항에 있어서,
    최종 변환 단에서, 상기 다수의 중간 계수 신호 쌍과 상기 다수의 다른 중간 계수 신호 쌍의 각각의 신호는 N 개의 적합한 코드화 신호 블록 중 하나에 대응하는 고속 하다마르 변환 장치.
  9. 제 8 항에 있어서,
    최대 값을 갖는 상기 카운터 신호는 상기 무선 시스템에 의해 송신되었던 코드화 신호 블록에 대응하는 고속 하다마르 변환 장치.
  10. 제 1 항에 있어서,
    상기 코드화 신호 블록은 월시 코드워드인 고속 하다마르 변환 장치.
  11. 다수의 변환 단을 구비하는 고속 하다마르 변환 배열을 사용하는 통신 수신기에 의해 수신된 N 비트 신호 블록을 복조하는 방법에 있어서,
    각각의 단에 대해 상기 방법은
    각각의 수신된 신호 블록 내에서 N/2 신호 쌍을 가산하고 감산하여 중간 계수를 생성하는 단계와,
    상기 가산 단계로부터의 상기 중간 계수의 제 1 특정 시퀀스(sequence)와 상기 감산 단계로부터의 상기 중간 계수의 제 2 특정 시퀀스를 제 1 메모리 유닛에 저장하는 단계와,
    상기 감산기로부터 상기 중간 계수의 제 3 특정 시퀀스를 제 2 메모리 유닛에 저장하는 단계와,
    상기 제 1 메모리 유닛과 상기 가산 단계로부터의 다수의 중간 계수 신호 쌍을 이어지는 변환 단에 동시에 제공하고, 다수의 다른 중간 계수 신호 쌍을 상기 제 1 및 제 2 메모리 유닛에서 상기 이어지는 변환 단으로 동시에 제공하는 단계
    를 포함하는 신호 블록 복조 방법.
  12. 제 11 항에 있어서,
    다수의 클록 카운터 신호━상기 클록 카운터 신호 각각은 상기 이어지는 변환 단 중 한 단에 대응함━를 생성하는 단계를 더 포함하는 신호 블록 복조 방법.
  13. 제 12 항에 있어서,
    상기 생성된 클록 카운터 신호로 상기 제 2 메모리 유닛을 번갈아 인에이블 시키고 디스에이블 시키는 단계와, 중간 계수 신호 쌍의 상기 제 1 또는 제 2 특정 시퀀스 중 어느 것이 상기 제 1 메모리 유닛에 의해 수신되는가를 결정하는 단계를 더 포함하는 신호 블록 복조 방법.
  14. 제 13 항에 있어서,
    상기 제 1 메모리 유닛과 상기 가산 단계로부터의 다수의 중간 계수 신호 쌍을 이어지는 변환 단에 동시에 제공하는 단계와 다수의 다른 중간 계수 신호 쌍을 상기 제 1 및 제 2 메모리 유닛에서 상기 이어지는 변환 단으로 동시에 제공하는 단계 사이에서 번갈아 실행하는 단계를 더 포함하는 신호 블록 복조 방법.
  15. 제 11 항에 있어서,
    최종 변환 단계 후에, 상기 동시에 제공된 중간 계수 신호 쌍을 비교하여 상기 신호들 중 보다 큰 신호를 저장하는 단계를 더 포함하는 신호 블록 복조 방법.
  16. N 비트를 구비하는 코드화 신호 블록을 송신하는 동안 발생하는 에러를 검출하여 정정하기 위해 무선 원격통신 시스템에 의해 사용되고 다수의 변환 단을 구비하는 고속 하다마르 변환 장치에서, 상기 장치의 단은
    출력 단자를 구비하는 가산기와 입력 단자를 구비하는 감산기━상기 가산기와 상기 감산기는 각각의 수신된 신호 블록 내에서 N/2 신호 쌍을 수신하도록 구성되어 중간 계수를 생성하게 됨━와,
    상기 가산기의 출력 단자와 상기 감산기의 출력 단자에 접속된 제 1 메모리 유닛━상기 메모리 유닛은 상기 가산기로부터 상기 중간 계수의 제 1 특정 시퀀스와 상기 감산기로부터의 상기 중간 계수의 제 2 특정 시퀀스를 수신하도록 구성됨━과,
    상기 제 1 메모리 유닛과 상기 가산기가 동시에 다수의 중간 계수 신호 쌍을 이어지는 변환 단에 제공하고 상기 제 1 메모리 유닛과 제 2 메모리 유닛이 다수의 다른 중간 계수 신호 쌍을 상기 이어지는 변환 단에 동시에 제공하도록, 상기 감산기의 상기 출력 단자에 접속되어 상기 감산기로부터 상기 중간 계수의 제 3 특정 시퀀스를 수신하는 제 2 메모리 유닛
    을 포함하는 고속 하다마르 변환 단.
  17. 제 16 항에 있어서,
    상기 가산기와 감산기의 출력 단자와 상기 제 1 메모리 유닛에 접속된 제 1 멀티플렉서━상기 제 1 멀티플렉서는 상기 제 1 메모리 유닛에 의해 수신되도록 상기 제 1 및 제 2 특정 시퀀스 중 한 시퀀스를 선택하도록 구성됨━를 더 포함하는 고속 하다마르 변환 단.
  18. 제 16 항에 있어서,
    상기 가산기의 출력 단자와 상기 제 1 메모리 유닛에 접속된 제 2 멀티플렉서━상기 제 2 멀티플렉서는 상기 순차 변환 단에 제공되도록 중간 계수의 특정 시퀀스를 선택하도록 구성됨━를 더 포함하고, 상기 제 1 및 제 2 메모리 유닛의 상기 출력 단자에 접속된 제 3 멀티플렉서━상기 제 3 멀티플렉서는 상기 이어지는 변환 단에 제공되도록 중간 계수의 특정 시퀀스를 선택하도록 구성됨━를 더 포함하는 고속 하다마르 변환 단.
  19. 제 16 항에 있어서,
    입력 신호의 연속 쌍이 상기 FHT 장치에 의해 수신되도록 하는 클록 수단을 더 포함하는 고속 하다마르 변환 단.
  20. 제 19 항에 있어서,
    상기 클록 수단은 다수의 비트를 구비하는 카운터이고, 상기 다수의 비트 각각은 상기 FHT 장치의 변환 단에 의해 수신된 신호와 대응하는 고속 하다마르 변환 단.
  21. 제 20 항에 있어서,
    상기 변환 단 각각에 의해 수신된 상기 카운터 신호는 상기 제 2 메모리 유닛을 번갈아 인에이블 시키고 디스에이블 시키며, 중간 계수의 상기 제 1 또는 제 2 특정 시퀀스 중 어느 것이 상기 제 1 메모리 유닛에 의해 수신되는가를 결정하는 고속 하다마르 변환 단.
  22. 제 16 항에 있어서,
    최종 변환 단에서, 상기 다수의 중간 계수 신호 쌍과 상기 다수의 다른 중간 계수 신호 쌍의 각각의 신호는 N 개의 적합한 코드와 신호 블록 중 하나에 대응하는 고속 하다마르 변환 단.
  23. 제 21 항에 있어서,
    최대 값을 갖는 상기 카운터 신호는 상기 무선 시스템에 의해 송신되었던 코드화 신호 블록에 대응하는 고속 하다마르 변환 단.
  24. 제 16 항에 있어서,
    상기 코드화 신호 블록은 월시 코드워드인 고속 하다마르 변환 단.
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