JP2003099488A - 論理整合化装置 - Google Patents

Abstract

(57)【要約】 【課題】 階層的な集積回路の各階層における要素を自
動的に単純化し、無駄のない階層的ゲートレベルネット
リストを作成する。 【解決手段】 論理整合化装置は、集積回路の各階層を
記述した階層的な回路情報を参照し、下位階層の出力端
子が上位階層に接続されているか否かを判断する。そし
て、下位階層の出力端子が上位階層に接続されていない
と判断した場合には、その出力端子を記述した情報部分
を削除するとともに、その出力端子に接続されている下
位階層の要素を記述した情報部分を削除して、集積回路
に関するゲートレベルネットリストを作成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、集積回路を自動
設計するための諭理整合化装置に関するものであり、特
に、不要な出力ポートを削除し、矛盾のない階層的ゲー
トレベルネットリストを出力する機能を有する論理整合
化装置に関するものである。

【０００２】

【従来の技術】集積回路を設計するにあたっては、集積
回路の複数の階層ブロックに対応するＲＴＬ（ｒｅｇｉ
ｓｔｅｒ ｔｒａｎｓｆｅｒ ｌｅｖｅｌ）で記述され
た階層的な回路データを作成した後、論理合成を実行
し、ＲＴＬの回路データに基づいて、ゲートレベル（論
理回路レベル）のネットリストを作成する方法がある。
また、ゲートレベルで記述された各階層ブロックのネッ
トリストに基づいて、ゲートレベルで記述された複数の
階層ブロックを有する集積回路全体のネットリストを作
成する方法がある。

【０００３】この設計において、複数種類の上位階層ブ
ロックに利用できるように余分な要素を持った下位階層
ブロックに対応する回路データまたはネットリストを作
成しておく場合がある。この場合、下位階層ブロック
は、特定の上位階層ブロックに対して、使用されない要
素を持つことになる。

【０００４】余分な要素を持った下位階層ブロックと特
定の上位階層ブロックを記述した回路データに基づいて
論理合成を実行すると、集積回路全体のネットリストに
おいても、下位階層ブロックには、上位階層ブロックで
使用されていない出力端子および論理が存在したままで
ある。従って、無駄な回路が残る可能性がある。余分な
要素を持った下位階層ブロックをゲートレベルで記述し
たネットリストと、特定の上位階層ブロックを記述した
ネットリストとを統合して集積回路全体のネットリスト
を作成する場合でも同様の問題がある。

【０００５】そこで、従来の論理整合化装置には、下位
階層ブロックを論理合成する際に、下位階層ブロック中
の上位階層ブロックに接続されない出力端子を設計者が
指定すると、当該出力端子に関連する論理を削除するこ
とができるものがある。

【０００６】

【発明が解決しようとする課題】従来の論理整合化装置
は以上のように構成されているので、無駄な要素を排除
するには、あらかじめ上位階層ブロックに接続されない
下位階層ブロックの出力端子を把握しておく必要があ
る。また、一つの上位階層ブロックについて、複数の同
じ下位階層ブロックを用いる場合、それぞれの下位階層
ブロックで上位階層ブロックに接続されない出力端子が
異なれば、上述した方法をとることはできないなどの課
題があった。

【０００７】また、下位階層のゲートの入力端子に上位
階層から一義的な入力が与えられる場合にも、類似した
課題がある。このような場合には、下位階層のゲートに
は一義的な入力が与えられるのだから、上位階層の要素
および下位階層のゲートからなる構成部分はより簡単な
構成部分で置換または削除できるかもしれない。しか
し、複数階層にわたった構成部分を置換または削除する
発想は存在せず、余分な要素が残されていたままでい
た。

【０００８】この発明は上記のような課題を解決するた
めになされたもので、階層的な集積回路の各階層におけ
る要素を自動的に単純化し、無駄のない階層的ゲートレ
ベルネットリストを作成する論理整合化装置を得ること
を目的とする。

【０００９】

【課題を解決するための手段】この発明に係る論理整合
化装置は、集積回路の各階層を記述した階層的な回路情
報を参照し、下位階層の出力端子が上位階層に接続され
ているか否かを判断する判断部と、上記判断部で上位階
層に接続されていないと判断された下位階層の出力端子
を記述した情報部分を削除するとともに、上記出力端子
に接続されている下位階層の要素を記述した情報部分を
削除して、上記集積回路に関するゲートレベルネットリ
ストを作成する修正部とを備えたものである。

【００１０】この発明に係る論理整合化装置は、判断部
で上位階層に接続されていないと判断された下位階層の
出力端子がバスポートの最上位ビットもしくは最下位ビ
ットに該当する出力端子である場合または最上位ビット
もしくは最下位ビットから連続する複数のビットに該当
する複数の出力端子である場合に、修正部は、上記出力
端子を記述した情報部分を削除するとともに、上記バス
ポートの名前を変えずに、削除した出力端子の分、バス
幅を減少させたゲートレベルネットリストを作成するも
のである。

【００１１】この発明に係る論理整合化装置は、判断部
で上位階層に接続されていないと判断された下位階層の
出力端子がバスポートの最上位ビットおよび最下位ビッ
トを含まない途中のビットに該当する出力端子である場
合に、修正部は、上記出力端子を記述した情報部分を削
除するとともに、削除した上記出力端子を境界にしてバ
スポートの他の出力端子を複数のバスポートに区分した
ゲートレベルネットリストを作成するものである。

【００１２】この発明に係る論理整合化装置は、判断部
は、下位階層の出力端子が上位階層に接続されていたと
しても、上位階層よりも上位にある第２の上位階層に接
続されているか否かを判断し、修正部は、上記判断部で
第２の上位階層に接続されていないと判断された下位階
層の出力端子を記述した情報部分を削除するとともに、
上記出力端子に接続されている上位階層の要素を記述し
た情報部分を削除するものである。

【００１３】この発明に係る論理整合化装置は、集積回
路の各階層を記述した階層的な回路情報を参照し、上位
階層から下位階層にあるゲートへの入力値が一義的であ
るか否かを判断する判断部と、上記判断部で入力値が一
義的であると判断されたゲートを含む下位階層中の要素
と、上記ゲートの入力端子に接続された上位階層の要素
とで構成される構成部分を記述した情報部分を、この構
成部分よりも簡単な構成部分を記述した情報部分に置換
または削除して、上記集積回路に関するゲートレベルネ
ットリストを作成する修正部とを備えたものである。

【００１４】この発明に係る論理整合化装置は、判断部
で入力値が一義的であると判断されたゲートの入力端子
がバスポートの最上位ビットもしくは最下位ビットに該
当する入力端子に接続されている場合に、修正部は、上
記バスポートの入力端子を記述した情報部分を削除する
とともに、上記バスポートの名前を変えずに、削除した
入力端子の分、バス幅を減少させたゲートレベルネット
リストを作成するものである。

【００１５】この発明に係る論理整合化装置は、判断部
は、入力値が一義的であるために削除することができる
ゲートの入力端子が複数あるか否かを判断し、この判断
が肯定的である場合に、修正部は上記バスポートのこれ
らの入力端子を記述した情報部分を削除するとともに、
上記バスポートの名前を変えずに、削除した入力端子の
分、バス幅を減少させたゲートレベルネットリストを作
成するものである。

【００１６】この発明に係る論理整合化装置は、判断部
で入力値が一義的であると判断されたゲートの入力端子
がバスポートの最上位ビットおよび最下位ビットを含ま
ない途中のビットに該当する入力端子に接続されている
場合に、修正部は、上記バスポートの上記入力端子を記
述した情報部分を削除するとともに、削除した上記入力
端子を境界にしてバスポートの他の入力端子を複数のバ
スポートに区分したゲートレベルネットリストを作成す
るものである。

【００１７】この発明に係る論理整合化装置は、判断部
は、下位階層にある要素の出力値が一義的であるか否か
を判断し、修正部は、上記判断部で出力値が一義的であ
ると判断された要素の出力端子を削除するとともに、上
記出力端子に接続された上位階層の要素で構成される構
成部分を記述した情報部分を、この構成部分よりも簡単
な構成部分を記述した情報部分に置換または削除して、
上記集積回路に関するゲートレベルネットリストを作成
するものである。

【００１８】

【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１は、この発明の実施の形態１に係る
論理整合化装置を示すブロック図である。図において、
１は論理合成装置（判断部、修正部）、２は記憶部、３
は表示部、４は入力部を示す。

【００１９】次に動作について説明する。論理合成装置
１は、例えばソフトウェアに基づいて動作するコンピュ
ータであり、階層的に構成されている集積回路の各階層
をＲＴＬで記述した回路データに基づいて、論理合成を
実行し、ゲートレベルで記述された集積回路全体のネッ
トリストを作成する。

【００２０】記憶部２には、ＲＴＬで記述された回路デ
ータが格納されている。また論理合成装置１は、集積回
路全体のネットリストを作成すると、これを記憶部２に
格納する。図示しないが、論理合成装置１はネットリス
トを記憶部２とは別の記憶媒体に格納してもよいし、通
信装置により、ネットリストを他の装置に送出してもよ
い。

【００２１】また論理合成装置１は、作成されたネット
リストに基づいて、表示部３を制御して、これに集積回
路の回路図を表示させる。設計者は入力部４を用いて、
論理合成を開始するように論理合成装置１に指示を与え
ることができ、この指示が与えられると、論理合成装置
１は記憶部２からＲＴＬで記述された回路データを読み
出して、論理合成を実行する。

【００２２】論理合成においては、論理合成装置１は、
ＲＴＬで記述された回路データをゲートレベルに展開す
る。この後、論理合成装置１は論理の整合化のために、
展開された回路データ中で、下位階層の出力端子が上位
階層に接続されているか否かを判断する。上位階層に接
続されていない下位階層の出力端子がある場合、論理合
成装置１は、その下位階層の出力端子を記述した情報部
分を削除するとともに、この出力端子に接続されている
下位階層の要素を記述した情報部分を削除して、集積回
路に関する無駄のないゲートレベルネットリストを作成
する。

【００２３】図２および図３は、この発明の実施の形態
１に係る論理整合化装置が実行する処理を説明するため
の図である。図において、１０は階層的な集積回路の一
つの階層にあるブロック、１１，１２はブロック１０の
すぐ下の階層にあるブロックを示す。２０，２１，２２
は、ブロック１１内に存在する回路を示す。ＯＵＴ１，
ＯＵＴ２は、ブロック１１に設けられた出力端子、ＩＮ
１はブロック１２に設けられた入力端子を示す。

【００２４】図２は、集積回路の各階層をＲＴＬで記述
した回路データに基づいて、この実施の形態で行う修正
処理を行わずに作成したネットリストで表された集積回
路を示す。図２に示すように、ブロック１０の下位階層
のブロック１１内には、回路２０、回路２１および回路
２２が存在する。これは、論理合成前の回路データで、
下位階層のブロック１１に３つの回路があることが指示
されていたということである。回路２１および回路２２
は回路２０と接続されており、回路２０の出力信号が回
路２１および回路２２に供給されるようになっている。

【００２５】回路２１は、ブロック１１の出力端子ＯＵ
Ｔ１に接続されており、出力端子ＯＵＴ１に適切な回路
を接続すれば、回路２１の出力信号が出力端子ＯＵＴ１
から出力可能になっている。出力端子ＯＵＴ１は、ブロ
ック１１と同じ階層のブロック１２の入力端子ＩＮ１に
接続されており、図示しないがブロック１２は上位階層
のブロック１０に接続されている。従って、回路２１の
出力信号は上位階層のブロック１０に供給される。

【００２６】一方、回路２２は、ブロック１１の出力端
子ＯＵＴ２に接続されており、出力端子ＯＵＴ２に適切
な回路を接続すれば、回路２２の出力信号は出力端子Ｏ
ＵＴ２から出力可能ではあるが、出力端子ＯＵＴ２は他
のどの信号線にも接続されていない。従って、回路２２
は、上位階層のブロック１０にとって不要な回路であ
る。

【００２７】図３は、ＲＴＬで記述された上記と同じ回
路データに基づいて、この実施の形態１に係る論理合成
装置１が作成したゲートレベルのネットリストで表され
た集積回路を示す。この実施の形態においては、図３に
示すように、回路２２をブロック１１から取り除き、さ
らに回路２２と接続されていた出力端子ＯＵＴ２も取り
除く。より正確には、論理合成装置１は、ゲートレベル
に展開された回路データから回路２２および出力端子Ｏ
ＵＴ２を記述した情報部分を削除して、集積回路全体に
関する階層的ゲートレベルネットリストを作成する。こ
れにより回路規模が削減され、回路面積も小さくでき
る。

【００２８】以上のように、この実施の形態１によれ
ば、各階層において不要な出力端子を自動的に削除し、
無駄のない階層的ゲートレベルネットリストを作成する
ことが可能であるなどの効果が得られる。

【００２９】実施の形態２．次にこの発明の実施の形態
２に係る論理整合化装置を説明する。この実施の形態２
に係る論理整合化装置の構造は、図１に示されたものと
同じでよい。

【００３０】次に動作について説明する。図４は、この
発明の実施の形態２に係る論理整合化装置の論理合成装
置１（図１参照）が実行する動作を表すフローチャート
である。設計者が入力部４を用いて、論理合成を開始す
るように論理合成装置１に指示を与えると、この動作は
開始する。

【００３１】この指示が与えられると、まずステップＳ
Ｔ１で、論理合成装置１は記憶部２からＲＴＬで記述さ
れた回路データを読み出す。次に、ステップＳＴ２で、
論理合成装置１は、ＲＴＬで記述された回路データをゲ
ートレベルに展開する。この後、ステップＳＴ３で、論
理合成装置１は論理の整合化のために、ゲートレベルに
展開された回路データ中で、下位階層の出力端子が上位
階層に接続されているか否かを判断する。

【００３２】下位階層の出力端子が上位階層に接続され
ていると判断した場合、すなわちステップＳＴ３の判断
が肯定的な場合には、無駄のないゲートレベルネットリ
ストが作成されているので、動作はステップＳＴ４に進
み、論理合成装置１はこのゲートレベルネットリストを
記憶部２に格納し、動作が終了する。

【００３３】一方、下位階層の出力端子が上位階層に接
続されていないと判断した場合、すなわちステップＳＴ
３の判断が否定的な場合には、論理合成装置１はステッ
プＳＴ５でその出力端子が下位階層のブロックまたはデ
バイスのバスポートの一部であるか否か判断する。

【００３４】ステップＳＴ５の判断が否定的な場合に
は、動作はステップＳＴ６に進み、実施の形態１に関連
して説明したのと同様に、ゲートレベルに展開された回
路データからその下位階層の出力端子を記述した情報部
分を削除するとともに、この出力端子に接続されている
下位階層の回路を記述した情報部分を削除する。この
後、動作はステップＳＴ４に進み、論理合成装置１は、
無駄が排除されたこのゲートレベルネットリストを記憶
部２に格納し、動作が終了する。

【００３５】一方、ステップＳＴ５の判断が肯定的な場
合、すなわち、上位階層に接続されていない出力端子が
下位階層のブロックまたはデバイスのバスポートの一部
である場合には、動作はステップＳＴ７に進み、問題の
出力端子がバスポートの途中のビット（最上位もしくは
最下位ビット以外のビット）に該当する出力端子のみで
あるか否か判断する。

【００３６】ステップＳＴ７の判断が否定的な場合、す
なわち、上位階層に接続されていないと判断された下位
階層の出力端子がバスポートの最上位ビットもしくは最
下位ビットに該当する出力端子のみである場合または最
上位ビットもしくは最下位ビットから連続する複数のビ
ットに該当する複数の出力端子である場合に、論理合成
装置１は、ステップＳＴ８で、上記出力端子を記述した
情報部分を削除する。さらに、論理合成装置１は、ステ
ップＳＴ９で、上記バスポートの名前を変えずに、削除
した出力端子の分、バス幅を減少させたゲートレベルネ
ットリストを作成する。これらのステップＳＴ８および
ステップＳＴ９の処理については後に詳しく説明する。
この後、動作はステップＳＴ４に進み、論理合成装置１
は、無駄が排除されたこのゲートレベルネットリストを
記憶部２に格納し、動作が終了する。

【００３７】ステップＳＴ７の判断が肯定的な場合、す
なわち、上位階層に接続されていないと判断された下位
階層の出力端子がバスポートの最上位ビットおよび最下
位ビットを含まない途中のビットに該当する出力端子で
ある場合に、論理合成装置１は、ステップＳＴ１０で、
上記出力端子を記述した情報部分を削除する。さらに、
論理合成装置１は、ステップＳＴ１１で、削除した上記
出力端子を境界にしてバスポートの他の出力端子を複数
のバスポートに区分して、ゲートレベルネットリストを
作成する。これらのステップＳＴ１０およびステップＳ
Ｔ１１の処理については後に詳しく説明する。この後、
動作はステップＳＴ４に進み、論理合成装置１は、無駄
が排除されたこのゲートレベルネットリストを記憶部２
に格納し、動作が終了する。

【００３８】図５は、この発明の実施の形態２に係る論
理整合化装置が実行する処理、具体的には図４のステッ
プＳＴ８およびステップＳＴ９に相当する処理を説明す
るための図である。図において、３０は階層的な集積回
路の一つの階層にあるブロック、３１はブロック３０の
下位の階層にあるブロック，３２はブロック３０，３１
の間にあるブロックを示す。Ａ［３］〜Ａ［０］および
Ｂ［３］〜Ｂ［０］は、ブロック３１の出力端子を示
す。Ａ，Ｂは、ブロック３１の出力用のバスポートをそ
れぞれ示す。Ａ２〜Ａ０およびＢ３〜Ｂ０は、ブロック
３１とその上位のブロック３２とを接続するラインを示
す。

【００３９】図５（ａ）は、集積回路の各階層をＲＴＬ
で記述した回路データに基づいて、この実施の形態で行
う修正処理を行わずに作成したネットリストで表された
集積回路を示す。ブロック３０，３２の下位にあるブロ
ック３１には、バスポートＡ，Ｂが配置されており、図
５（ａ）に示すように、バスポートＡには４つの出力端
子Ａ［３］〜Ａ［０］が存在し、バスポートＢにも４つ
の出力端子Ｂ［３］〜Ｂ［０］が存在する。出力端子を
示す符号Ａ，Ｂは例えば用途を表しており、出力端子Ａ
［３］〜Ａ［０］の群からなるバスポートＡと、出力端
子Ｂ［３］〜Ｂ［０］の群からなるバスポートＢは別々
の用途で使われるようになっていてもよい。

【００４０】これらのバスポートＡ，Ｂは、ブロック３
１とその上位階層のブロック３２とを接続するパラレル
バスに対応する。仮に出力端子Ａ［３］〜Ａ［０］の全
てがラインによってブロック３２に接続されていれば、
これらのラインからなるバスは４ビットバスとして利用
され、出力端子Ｂ［３］〜Ｂ［０］の全てがラインによ
ってブロック３２に接続されていれば、これらのライン
からなるバスも同様に４ビットバスとして利用されう
る。

【００４１】しかし、バスポートＡをなす出力端子Ａ
［３］〜Ａ［０］のうち最上位ビットに該当する出力端
子Ａ［３］にはラインが接続されておらず、バスポート
Ｂをなす出力端子Ｂ［３］〜Ｂ［０］のうち最下位ビッ
トに該当する出力端子Ｂ［０］にもラインが接続されて
いない。出力端子Ａ［３］およびＢ［０］は上位階層に
とって不要な端子である。バスポートＡの他の出力端子
Ａ［２］〜Ａ［０］は、一つのパラレルバスを構成する
ラインＡ２〜Ａ０によりブロック３２に接続されてお
り、バスポートＢの他の出力端子Ｂ［３］〜Ｂ［１］
は、他の一つのパラレルバスを構成するラインＢ３〜Ｂ
１によりブロック３２に接続されている。

【００４２】図５（ｂ）は、ＲＴＬで記述された上記と
同じ回路データに基づいて、この実施の形態２に係る論
理合成装置１が作成したゲートレベルのネットリストで
表された集積回路を示す。この実施の形態においては、
図５（ｂ）に示すように、出力端子Ａ［３］およびＢ
［０］を削除し、出力端子Ａ［３］およびＢ［０］に接
続されているブロック３１内の要素も必要に応じて削除
する。より正確には、論理合成装置１は、ゲートレベル
に展開された回路データから出力端子Ａ［３］およびＢ
［０］、さらには必要に応じて出力端子Ａ［３］および
Ｂ［０］に接続されているブロック３１内の要素を記述
した情報部分を削除する。この動作が図４のステップＳ
Ｔ８に相当する。

【００４３】さらに、論理合成装置１は、ゲートレベル
の回路データから、バスポートＡ，Ｂの名前はそのまま
変更せずに、削除した出力端子の分、バス幅を減少させ
て、ゲートレベルネットリストを作成する。この動作が
図４のステップＳＴ９に相当する。すなわち、バスポー
トＡにおいては、出力端子Ａ［３］〜Ａ［０］の４ビッ
トから、出力端子Ａ［２］〜Ａ［０］の３ビットにバス
幅を減少させ、バスポートＢにおいては、出力端子Ｂ
［３］〜Ｂ［０］の４ビットから、出力端子Ｂ［２］〜
Ｂ［０］の３ビットにバス幅を減少させる。このとき、
回路データにおいて、バスポートＡに関しては出力端子
の名前を変更しないが、バスポートＢに関しては、出力
端子の名前を変更する。つまり、出力端子Ｂ［３］をＢ
［２］に、出力端子Ｂ［２］をＢ［１］に、出力端子Ｂ
［１］をＢ［０］に、それぞれ変更する。このようにし
て、不要な出力端子を削除するとともに、出力端子の一
部を削減してもバスポートの名前の矛盾を防止すること
ができる。

【００４４】上位階層に接続されていないと判断された
下位階層の出力端子がバスポートの最上位ビットもしく
は最下位ビットから連続する複数のビットに該当する複
数の出力端子である場合には、上記と類似の処理が行わ
れる。例えば、バスポートＡにおいて、修正前の出力端
子Ａ［３］だけでなく出力端子Ａ［２］も上位階層にと
って不要な端子である場合には、ゲートレベルの回路デ
ータから、出力端子Ａ［３］およびＡ［２］、さらには
必要に応じて出力端子Ａ［３］およびＡ［２］に接続さ
れているブロック３１内の要素を記述した情報部分を削
除し、出力端子Ａ［３］〜Ａ［０］の４ビットから、出
力端子Ａ［１］〜Ａ［０］の２ビットにバス幅を減少さ
せればよい。

【００４５】バスポートＢにおいて、修正前の出力端子
Ｂ［０］だけでなく出力端子Ｂ［１］も上位階層にとっ
て不要な端子である場合には、ゲートレベルの回路デー
タから、出力端子Ｂ［０］およびＢ［１］、さらには必
要に応じて出力端子Ｂ［０］およびＢ［１］に接続され
ているブロック３１内の要素を記述した情報部分を削除
し、出力端子Ｂ［３］〜Ｂ［０］の４ビットから、出力
端子Ｂ［１］〜Ｂ［０］の２ビットにバス幅を減少させ
ればよい。このとき、出力端子の名前については、出力
端子Ｂ［３］をＢ［１］に、出力端子Ｂ［２］をＢ
［０］に、それぞれ変更する。

【００４６】図６は、この発明の実施の形態２に係る論
理整合化装置が実行する処理、具体的には図４のステッ
プＳＴ１０およびステップＳＴ１１に相当する処理を説
明するための図である。図において、４０は階層的な集
積回路の一つの階層にあるブロック、４１はブロック４
０の下位の階層にあるブロック，４２はブロック４０，
４１の間にあるブロックを示す。Ａ［７］〜Ａ［０］
は、ブロック４１の出力端子を示す。Ａは、ブロック４
１の出力用のバスポートを示す。Ａ７〜Ａ４、Ａ２〜Ａ
０は、ブロック４１とその上位のブロック４２とを接続
するラインを示す。

【００４７】図６（ａ）は、集積回路の各階層をＲＴＬ
で記述した回路データに基づいて、この実施の形態で行
う修正処理を行わずに作成したネットリストで表された
集積回路を示す。ブロック４０，４２の下位にあるブロ
ック４１には、バスポートＡが配置されており、図６
（ａ）に示すように、バスポートＡには８つの出力端子
Ａ［７］〜Ａ［０］が存在する。

【００４８】バスポートＡは、ブロック４１とその上位
階層のブロック４２とを接続するパラレルバスに対応す
る。仮に出力端子Ａ［７］〜Ａ［０］の全てがラインに
よってブロック４２に接続されていれば、これらのライ
ンからなるバスは８ビットバスとして利用されうる。

【００４９】しかし、バスポートＡをなす出力端子Ａ
［７］〜Ａ［０］のうち途中のビットに該当する出力端
子Ａ［３］にはラインが接続されていない。出力端子Ａ
［３］は上位階層にとって不要な端子である。バスポー
トＡの他の出力端子Ａ［７］〜Ａ［４］，Ａ［２］〜Ａ
［０］は、一つのパラレルバスを構成するラインＡ７〜
Ａ４，Ａ２〜Ａ０によりブロック４２に接続されてい
る。

【００５０】図６（ｂ）は、ＲＴＬで記述された上記と
同じ回路データに基づいて、この実施の形態２に係る論
理合成装置１が作成したゲートレベルのネットリストで
表された集積回路を示す。この実施の形態においては、
図６（ｂ）に示すように、出力端子Ａ［３］を削除し、
出力端子Ａ［３］に接続されているブロック４１内の要
素も必要に応じて削除する。より正確には、論理合成装
置１は、ゲートレベルに展開された回路データから出力
端子Ａ［３］、さらには必要に応じて出力端子Ａ［３］
に接続されているブロック４１内の要素を記述した情報
部分を削除する。この動作が図４のステップＳＴ１０に
相当する。

【００５１】さらに、論理合成装置１は、ゲートレベル
に展開された回路データにおいて、削除した出力端子Ａ
［３］を境界にしてバスポートＡの他の出力端子Ａ
［７］〜Ａ［４］，Ａ［２］〜Ａ［０］を二つのバスポ
ートＡ_２_０，Ａ_７_４に区分して、ゲートレベルネッ
トリストを作成する。バスポートＡ_２_０は、図６
（ａ）でいう出力端子Ａ［２］を最上位ビットとし、出
力端子Ａ［０］を最下位ビットとする３ビットのポート
であり、バスポートＡ_７_４は、図６（ａ）でいう出力
端子Ａ［７］を最上位ビットとし、出力端子Ａ［４］を
最下位ビットとする４ビットのポートである。この動作
が図４のステップＳＴ１１に相当する。

【００５２】このバスポートの分割に伴い、出力端子の
名前も、図６（ｂ）に示すように変更する。すなわち、
出力端子Ａ［２］〜Ａ［０］をＡ_２_０［２］〜Ａ_２_
０［０］に変更し、出力端子Ａ［７］〜Ａ［４］をＡ_
７_４［３］〜Ａ_７_４［０］に変更する。このように
して、不要な出力端子を削除するとともに、出力端子の
一部を削減してもバスポートの名前の矛盾を防止するこ
とができる。しかも、出力端子の名前の変更が容易であ
り、変更後の出力端子の名前から元のデータでの名前を
推定するのも容易である。

【００５３】ここでは、元のバスポートＡを二つのバス
ポートＡ_２_０，Ａ_７_４に区分するが、元のバスポー
トＡの途中のビットに該当する出力端子を複数削除する
場合には、同様の手法で元のバスポートＡを三つ以上の
バスポートに区分してもよい。

【００５４】以上のように、この実施の形態２によれ
ば、各階層において不要な出力端子を自動的に削除し、
無駄のない階層的ゲートレベルネットリストを作成する
ことが可能である。また、不要な出力端子を削除すると
ともに、出力端子の一部を削減してもバスポートの名前
の矛盾を防止することができるなどの効果が得られる。

【００５５】実施の形態３．次にこの発明の実施の形態
３に係る論理整合化装置を説明する。この実施の形態３
に係る論理整合化装置の構造も、図１に示されたものと
同じでよい。

【００５６】次に動作について説明する。この実施の形
態に係る論理整合化装置は、実施の形態１の動作に加え
て次のような動作を行う。すなわち、論理整合化装置の
論理合成装置１（図１参照）は、論理合成において、論
理の整合化のために、ゲートレベルに展開された回路デ
ータ中で、下位階層の出力端子が上位階層に接続されて
いるか否かを判断するが、下位階層の出力端子が上位階
層に接続されていたとしても、上位階層よりも上位にあ
る第２の上位階層に接続されているか否かを判断する。

【００５７】そして、下位階層の出力端子が第２の上位
階層に接続されていないと判断した場合には、回路デー
タからこの下位階層の出力端子を記述した情報部分を削
除するとともに、上記出力端子に接続されている上位階
層の要素を記述した情報部分を削除する。

【００５８】図７および図８は、この発明の実施の形態
３に係る論理整合化装置が実行する処理を説明するため
の図である。図において、５０は階層的な集積回路の一
つの階層にあるブロック、５１，５２はブロック５０の
すぐ下位であって互いに同じ階層にあるブロックを示
す。５３はブロック５１，５２のさらに下位の階層にあ
るブロックを示す。つまり、図示のブロック中、ブロッ
ク５３は最も下位の階層にあり、ブロック５１，５２は
ブロック５３の上位階層にあり、ブロック５０はブロッ
ク５１，５２のさらに上位にある第２の上位階層であ
る。６０はブロック５１内に存在する回路を示し、６
１，６２はブロック５３内に存在する回路を示す。

【００５９】ＩＮ５３はブロック５３に設けられた入力
端子、ＯＵＴ５３１，ＯＵＴ５３２はブロック５３に設
けられた出力端子、ＯＵＴ５１１，ＯＵＴ５１２はブロ
ック５１に設けられた出力端子、ＩＮ５２はブロック５
２に設けられた入力端子である。

【００６０】図７は、集積回路の各階層をＲＴＬで記述
した回路データに基づいて、この実施の形態で行う修正
処理を行わずに作成したネットリストで表された集積回
路を示す。図７に示すように、最下位の階層のブロック
５３内には、回路６１および回路６２が存在する。これ
は、論理合成前の回路データで、下位階層のブロック５
３に２つの回路があることが指示されていたということ
である。

【００６１】回路６１および回路６２は、ブロック５３
内の入力端子ＩＮ５３に接続されており、入力端子ＩＮ
５３はブロック５１内の回路６０と接続されているの
で、回路６０の出力信号が回路６１および回路６２に供
給されるようになっている。

【００６２】回路６１は、ブロック５３の出力端子ＯＵ
Ｔ５３１に接続されており、出力端子ＯＵＴ５３１はよ
り上位のブロック５１の出力端子ＯＵＴ５１１に接続さ
れている。従って、出力端子ＯＵＴ５１１に適切な回路
を接続すれば、回路６１の出力信号が出力端子ＯＵＴ５
１１から出力可能になっている。出力端子ＯＵＴ５１１
は、ブロック５１と同じ階層のブロック５２の入力端子
ＩＮ５２に接続されており、図示しないがブロック５２
は第２の上位階層のブロック５０に接続されている。従
って、回路６１の出力信号は第２の上位階層のブロック
５０に供給される。

【００６３】一方、回路６２は、ブロック５３の出力端
子ＯＵＴ５３２に接続されており、出力端子ＯＵＴ５３
２はより上位のブロック５１の出力端子ＯＵＴ５１２に
接続されている。従って、出力端子ＯＵＴ５１２に適切
な回路を接続すれば、回路６２の出力信号は出力端子Ｏ
ＵＴ５１２から出力可能ではあるが、出力端子ＯＵＴ５
１２は他のどの信号線にも接続されていない。従って、
回路６２は、第２の上位階層のブロック５０にとって不
要な回路である。

【００６４】図８は、ＲＴＬで記述された上記と同じ回
路データに基づいて、この実施の形態３に係る論理合成
装置１（図１参照）が作成したゲートレベルのネットリ
ストで表された集積回路を示す。この実施の形態におい
ては、図８に示すように、回路６２をブロック５３から
取り除き、さらにブロック５３において回路６２と接続
されていた出力端子ＯＵＴ５３２も取り除く。さらに、
ブロック５１の出力端子ＯＵＴ５１２も不要になるの
で、出力端子ＯＵＴ５１２も取り除く。より正確には、
論理合成装置１は、ゲートレベルに展開された回路デー
タから回路６２および出力端子ＯＵＴ５３２，ＯＵＴ５
１２を記述した情報部分を削除して、集積回路全体に関
する階層的ゲートレベルネットリストを作成する。これ
により回路規模が削減され、回路面積も小さくできる。

【００６５】以上のように、この実施の形態３によれ
ば、下位階層の出力端子が上位階層に接続されていたと
しても、これがさらに上位の階層に接続されているか否
かを判断するので、不要な出力端子をより多く自動的に
削除し、無駄のない階層的ゲートレベルネットリストを
作成することが可能であるなどの効果が得られる。

【００６６】なお、この実施の形態３では、下位階層の
ブロック５３の二つ上の第２の上位階層のブロック５０
までが、ブロック５３内の要素と接続されているか否か
の判断の対象とされているが、さらに上位の階層を判断
の対象としてもよい。すなわち、ブロック５３内の要素
がブロック５０まで接続されていても、ブロック５０よ
りさらに上位の階層が一つまたは複数あるのであれば、
ブロック５３内の要素と接続されているか否かの判断を
繰り返せばよい。

【００６７】また、この実施の形態３の論理整合化装置
が、実施の形態２と同じ動作も併せて実行するようにな
っていてもよい。

【００６８】実施の形態４．次にこの発明の実施の形態
４に係る論理整合化装置を説明する。この実施の形態４
に係る論理整合化装置の構造も、図１に示されたものと
同じでよい。

【００６９】次に動作について説明する。この動作は、
実施の形態１ないし３の動作と組み合わせられて行われ
てもよい。

【００７０】設計者が入力部４（図１参照）を用いて、
論理合成を開始するように論理合成装置１に指示を与え
ると、論理合成装置１は記憶部２からＲＴＬで記述され
た回路データを読み出して、論理合成を実行する。

【００７１】論理合成においては、論理合成装置１は、
ＲＴＬで記述された回路データをゲートレベルに展開す
る。そして、ゲートレベルに展開された回路データ中
で、下位階層にあるゲートへの入力値が一義的であるか
否かを判断する。そして、下位階層にあるゲートへの入
力値が一義的である場合には、入力値が一義的であると
判断されたゲートを含む下位階層中の要素と、上記ゲー
トの入力端子に接続された上位階層の要素とで構成され
る構成部分を記述した情報部分を、この構成部分よりも
簡単でこの構成部分と等価または類似な構成部分を記述
した情報部分に置換または削除して、上記集積回路に関
するゲートレベルネットリストを作成する。

【００７２】図９は、この発明の実施の形態４に係る論
理整合化装置が実行する処理を説明するための図であ
る。図において、７０は階層的な集積回路の一つの階層
にあるブロック、７１はブロック７０のすぐ下の階層に
あるブロックを示す。Ｇ１は下位の階層にあるブロック
７１に配置されたＡＮＤゲート、Ｇ２はブロック７１に
配置されたＯＲゲートを示す。ＩＮ７０Ａ，ＩＮ７０
Ｂ，ＩＮ７０Ｚは、ブロック７０に設けられた入力端
子、ＩＮ７１Ａ，ＩＮ７１Ｂ，ＩＮ７１Ｚは、ブロック
７１に設けられた入力端子を示す。

【００７３】図９（ａ）は、集積回路の各階層をＲＴＬ
で記述した回路データに基づいて、この実施の形態で行
う修正処理を行わずに作成したネットリストで表された
集積回路を示す。図９（ａ）に示すように、ブロック７
０の下位階層のブロック７１内には、ＡＮＤゲートＧ１
およびＯＲゲートＧ２が存在する。これは、論理合成前
の回路データで、下位階層のブロック７１にこれらのゲ
ートがあることが指示されていたということである。

【００７４】上位階層にあるブロック７０に設けられた
入力端子ＩＮ７０Ａ，ＩＮ７０Ｂ，ＩＮ７０Ｚは、下位
階層にあるブロック７１に設けられたＩＮ７１Ａ，ＩＮ
７１Ｂ，ＩＮ７１Ｚにそれぞれ接続されている。入力端
子ＩＮ７１Ａ、ＩＮ７１ＺはＡＮＤゲートＧ１の両方の
入力端子にそれぞれ接続されている。ＡＮＤゲートＧ１
の出力端子はＯＲゲートＧ２の一方の入力端子に接続さ
れ、入力端子ＩＮ７１ＢはＯＲゲートＧ２の他方の入力
端子に接続されている。

【００７５】この構造で、入力端子ＩＮ７０Ａ，ＩＮ７
０Ｂには不定な入力値が与えられるが、入力端子ＩＮ７
０Ｚには固定値“０”だけが入力されるとする。この場
合、入力端子ＩＮ７０Ａへの入力値に関わらず、ＡＮＤ
ゲートＧ１の出力値は必ず“０”になる。従って、ＡＮ
ＤゲートＧ１の出力が一方の入力端子に入力されるＯＲ
ゲートＧ２は、その他方の入力端子に接続された入力端
子ＩＮ７１Ｂへの入力値をそのまま出力する。以上より
明らかなように、ＡＮＤゲートＧ１およびＯＲゲートＧ
２は不要な要素である。

【００７６】図９（ｂ）は、ＲＴＬで記述された上記と
同じ回路データに基づいて、この実施の形態４に係る論
理合成装置１が作成したゲートレベルのネットリストで
表された集積回路を示す。この実施の形態においては、
図９（ｂ）に示すように、不要なＡＮＤゲートＧ１をブ
ロック７１から取り除き、さらにＡＮＤゲートＧ１と接
続されていた入力端子ＩＮ７０Ａ，ＩＮ７０Ｚ，ＩＮ７
１Ａ，ＩＮ７１Ｚも取り除く。また、不要なＯＲゲート
Ｇ２はブロック７１から削除してもよいが、この実施の
形態では、ＯＲゲートＧ２をバッファＧ３に置換し、そ
の入力端子を入力端子ＩＮ７１Ｂに接続する。より正確
には、論理合成装置１は、ゲートレベルに展開された回
路データからＡＮＤゲートＧ１、ＯＲゲートＧ２および
入力端子ＩＮ７０Ａ，ＩＮ７０Ｚ，ＩＮ７１Ａ，ＩＮ７
１Ｚを記述した情報部分を削除して、入力端子ＩＮ７１
Ｂに接続されたバッファＧ３を記述した情報部分を付加
し、集積回路全体に関する階層的ゲートレベルネットリ
ストを作成する。これにより回路規模が削減され、回路
面積も小さくできる。

【００７７】以上のように、この実施の形態４によれ
ば、各階層における要素を自動的に単純化し、無駄のな
い階層的ゲートレベルネットリストを作成することが可
能であるなどの効果が得られる。

【００７８】実施の形態５．次にこの発明の実施の形態
５に係る論理整合化装置を説明する。この実施の形態５
に係る論理整合化装置の構造は、図１に示されたものと
同じでよい。

【００７９】次に動作について説明する。この動作は、
実施の形態１ないし３の動作と組み合わせられて行われ
てもよい。図１０は、実施の形態５に係る論理整合化装
置の論理合成装置１（図１参照）が実行する動作を表す
フローチャートである。設計者が入力部４を用いて、論
理合成を開始するように論理合成装置１に指示を与える
と、この動作は開始する。

【００８０】この指示が与えられると、まずステップＳ
Ｔ２１で、論理合成装置１は記憶部２からＲＴＬで記述
された回路データを読み出す。次に、ステップＳＴ２２
で、論理合成装置１は、ＲＴＬで記述された回路データ
をゲートレベルに展開する。この後、ステップＳＴ２３
で、論理合成装置１は論理の整合化のために、ゲートレ
ベルに展開された回路データ中で、下位階層にあるゲー
トの入力端子に上位階層から固定値が入力されるか否か
を判断する。

【００８１】下位階層にあるゲートの入力端子に上位階
層から固定値が入力されないと判断した場合、すなわち
ステップＳＴ２３の判断が否定的な場合には、無駄のな
いゲートレベルネットリストが作成されているので、動
作はステップＳＴ２４に進み、論理合成装置１はこのゲ
ートレベルネットリストを記憶部２に格納し、動作が終
了する。

【００８２】一方、下位階層にあるゲートの入力端子に
上位階層から固定値が入力されると判断した場合、すな
わちステップＳＴ２３の判断が肯定的な場合には、論理
合成装置１はステップＳＴ２５でその入力端子が下位階
層のブロックまたはデバイスのバスポートの一部に接続
されているか否か判断する。

【００８３】ステップＳＴ２５の判断が否定的な場合に
は、動作はステップＳＴ２６に進み、実施の形態４に関
連して説明したのと同様に、ゲートレベルに展開された
回路データからその下位階層のゲートを含む構成部分を
記述した情報部分をより簡単な構成部分を記述した情報
部分に置換するか削除する。この後、動作はステップＳ
Ｔ２４に進み、論理合成装置１は、無駄が排除されたこ
のゲートレベルネットリストを記憶部２に格納し、動作
が終了する。

【００８４】一方、ステップＳＴ２５の判断が肯定的な
場合、すなわち、上位階層から固定値が入力される下位
階層にあるゲートの入力端子が下位階層のブロックまた
はデバイスのバスポートの一部に接続されている場合に
は、動作はステップＳＴ２７に進み、問題の入力端子が
バスポートの途中のビット（最上位もしくは最下位ビッ
ト以外のビット）に該当する入力端子のみに接続されて
いるか否か判断する。

【００８５】ステップＳＴ２７の判断が否定的な場合、
すなわち、上位階層から固定値が入力される下位階層に
あるゲートの入力端子がバスポートの最上位ビットもし
くは最下位ビットに該当する入力端子に接続されている
場合に、論理合成装置１は、ステップＳＴ２８で、ゲー
トレベルに展開された回路データからその下位階層のゲ
ートを含む構成部分を記述した情報部分をより簡単な構
成部分を記述した情報部分に置換するか削除する。この
ときには、バスポートの上記入力端子を記述した情報部
分の削除を伴う。さらに、論理合成装置１は、ステップ
ＳＴ２９で、上記バスポートの名前を変えずに、削除し
た入力端子の分、バス幅を減少させる。これらのステッ
プＳＴ２８およびステップＳＴ２９の処理については後
に詳しく説明する。この後、動作はステップＳＴ２４に
進み、論理合成装置１は、無駄が排除されたこのゲート
レベルネットリストを記憶部２に格納し、動作が終了す
る。

【００８６】ステップＳＴ２７の判断が肯定的な場合、
すなわち、上位階層から固定値が入力される下位階層に
あるゲートの入力端子がバスポートの最上位ビットおよ
び最下位ビットを含まない途中のビットに該当する入力
端子のみに接続されている場合に、論理合成装置１は、
ステップＳＴ３０で、ゲートレベルに展開された回路デ
ータからその下位階層のゲートを含む構成部分を記述し
た情報部分をより簡単な構成部分を記述した情報部分に
置換するか削除する。このときには、バスポートの上記
入力端子を記述した情報部分の削除を伴う。さらに、論
理合成装置１は、ステップＳＴ３１で、削除した上記入
力端子を境界にしてバスポートの他の入力端子を複数の
バスポートに区分する。これらのステップＳＴ３０およ
びステップＳＴ３１の処理については後に詳しく説明す
る。この後、動作はステップＳＴ２４に進み、論理合成
装置１は、無駄が排除されたこのゲートレベルネットリ
ストを記憶部２に格納し、動作が終了する。

【００８７】図１１は、この発明の実施の形態５に係る
論理整合化装置が実行する処理、具体的には図１０のス
テップＳＴ２８およびステップＳＴ２９に相当する処理
を説明するための図である。図において、８０は階層的
な集積回路の一つの階層にあるブロック、８１はブロッ
ク８０の下位の階層にあるブロックを示す。Ｘ［３］〜
Ｘ［０］およびＹ［３］〜Ｙ［０］は、ブロック８１の
入力端子を示す。Ｘ，Ｙは、ブロック８１の入力用のバ
スポートをそれぞれ示す。Ｇ１１はブロック８１に設け
られたＡＮＤゲート、Ｇ１２はブロック８１に設けられ
たＮＯＲゲートを示す。ＩＮ８０Ｘ３，ＩＮ８０Ｙ０
は、上位階層のブロック８０に設けられた入力端子を示
す。

【００８８】図１１（ａ）は、集積回路の各階層をＲＴ
Ｌで記述した回路データに基づいて、この実施の形態で
行う修正処理を行わずに作成したネットリストで表され
た集積回路を示す。ブロック８０の下位にあるブロック
８１には、バスポートＸ，Ｙが配置されており、図１１
（ａ）に示すように、バスポートＸには４つの入力端子
Ｘ［３］〜Ｘ［０］が存在し、バスポートＹにも４つの
入力端子Ｙ［３］〜Ｙ［０］が存在する。入力端子を示
す符号Ｘ，Ｙは例えば用途を表しており、入力端子Ｘ
［３］〜Ｘ［０］の群からなるバスポートＸと、入力端
子Ｙ［３］〜Ｙ［０］の群からなるバスポートＹは別々
の用途で使われるようになっていてもよい。

【００８９】下位階層にあるブロック８１のバスポート
Ｘ，Ｙは、ブロック８１とその上位階層のブロック８０
とを接続するパラレルバスに対応する。仮に入力端子Ｘ
［３］〜Ｘ［０］の全てがブロック８０に接続されてい
れば、これらのラインからなるバスは４ビットバスとし
て利用され、入力端子Ｙ［３］〜Ｙ［０］の全てがブロ
ック８０に接続されていれば、これらのラインからなる
バスも同様に４ビットバスとして利用されうる。図示の
ように、入力端子Ｘ［３］，Ｙ［０］は、上位階層にあ
るブロック８０に設けられた入力端子ＩＮ８０Ｘ３，Ｉ
Ｎ８０Ｙ０にそれぞれ接続されており、図示しないが、
他の入力端子Ｘ［２］〜Ｘ［０］，Ｙ［３］〜Ｙ［１］
も同様にブロック８０に設けられた入力端子にそれぞれ
接続されている。入力端子Ｘ［３］，Ｘ［２］はＡＮＤ
ゲートＧ１１の両方の入力端子にそれぞれ接続されてい
る。入力端子Ｙ［１］，Ｙ［０］はＮＯＲゲートＧ１２
の両方の入力端子にそれぞれ接続されている。

【００９０】この構造で、入力端子Ｘ［２］〜Ｘ
［０］，Ｙ［３］〜Ｙ［１］にはブロック８０の入力端
子から不定な入力値が与えられるが、バスポートＸをな
す入力端子Ｘ［３］〜Ｘ［０］のうち最上位ビットに該
当する入力端子Ｘ［３］にはブロック８０の入力端子Ｉ
Ｎ８０Ｘ３から固定値“１”だけが入力されるとする。
この場合、ＡＮＤゲートＧ１１は、一方の入力端子へ固
定値“１”が入力されるため、入力端子Ｘ［２］への入
力値をそのまま出力する。従って、ＡＮＤゲートＧ１１
は不要な要素である。

【００９１】また、バスポートＹをなす入力端子Ｙ
［３］〜Ｙ［０］のうち最下位ビットに該当する入力端
子Ｙ［０］にはブロック８０の入力端子ＩＮ８０Ｙ０か
ら固定値“０”だけが入力されるとする。この場合、Ｎ
ＯＲゲートＧ１２は、一方の入力端子へ固定値“０”が
入力されるため、入力端子Ｙ［１］への入力値を常に反
転して出力する。つまり、入力端子Ｙ［１］への入力値
が“０”であれば“１”を出力し、入力端子Ｙ［１］へ
の入力値が“１”であれば“０”を出力する。従って、
ＮＯＲゲートＧ１２はインバータに置換することが可能
である。

【００９２】図１１（ｂ）は、ＲＴＬで記述された上記
と同じ回路データに基づいて、この実施の形態５に係る
論理合成装置１が作成したゲートレベルのネットリスト
で表された集積回路を示す。この実施の形態において
は、不要なＡＮＤゲートＧ１１をブロック８１から削除
してもよいが、図１１（ｂ）に示すように、ＡＮＤゲー
トＧ１１をバッファＧ１３に置換し、その入力端子を入
力端子Ｘ［２］に接続する。そして、これにより不要に
なった入力端子Ｘ［３］および入力端子ＩＮ８０Ｘ３を
取り除く。より正確には、論理合成装置１は、ゲートレ
ベルに展開された回路データから入力端子Ｘ［３］、入
力端子ＩＮ８０Ｘ３、ＡＮＤゲートＧ１１を記述した情
報部分を削除して、入力端子Ｘ［２］に接続されたバッ
ファＧ１３を記述した情報部分を付加する。また、ＮＯ
ＲゲートＧ１２をＮＯＴゲートＧ１４に置換し、その入
力端子を入力端子Ｙ［１］に接続する。そして、これに
より不要になった入力端子Ｙ［０］および入力端子ＩＮ
８０Ｙ０を取り除く。より正確には、論理合成装置１
は、ゲートレベルに展開された回路データから入力端子
Ｙ［０］、入力端子ＩＮ８０Ｙ０、ＮＯＲゲートＧ１２
を記述した情報部分を削除して、入力端子Ｙ［１］に接
続されたＮＯＴゲートＧ１４を記述した情報部分を付加
する。

【００９３】さらに、論理合成装置１は、ゲートレベル
の回路データから、バスポートＸ，Ｙの名前はそのまま
変更せずに、削除した入力端子の分、バス幅を減少させ
て、ゲートレベルネットリストを作成する。この動作が
図１０のステップＳＴ２９に相当する。すなわち、バス
ポートＸにおいては、入力端子Ｘ［３］〜Ｘ［０］の４
ビットから、入力端子Ｘ［２］〜Ｘ［０］の３ビットに
バス幅を減少させ、バスポートＹにおいては、入力端子
Ｙ［３］〜Ｙ［０］の４ビットから、入力端子Ｙ［２］
〜Ｙ［０］の３ビットにバス幅を減少させる。このと
き、回路データにおいて、バスポートＸに関しては入力
端子の名前を変更しないが、バスポートＹに関しては、
入力端子の名前を変更する。つまり、入力端子Ｙ［３］
をＹ［２］に、入力端子Ｙ［２］をＹ［１］に、入力端
子Ｙ［１］をＹ［０］に、それぞれ変更する。このよう
にして、不要な入力端子を削除するとともに、入力端子
の一部を削減してもバスポートの名前の矛盾を防止する
ことができる。

【００９４】論理合成装置１は、入力値が一義的である
ために削除することができるゲートの入力端子が複数あ
るか否かを判断し、この判断が肯定的である場合に、上
記バスポートのこれらの入力端子を記述した情報部分を
削除してもよい。例えば、バスポートＸにおいて、修正
前の入力端子Ｘ［３］だけでなく入力端子Ｘ［１］も不
要であると判断される場合には、ゲートレベルの回路デ
ータから、入力端子Ｘ［３］およびＸ［１］を削除し、
入力端子Ｘ［３］〜Ｘ［０］の４ビットから、入力端子
Ｘ［１］〜Ｘ［０］の２ビットにバス幅を減少させれば
よい。このとき、入力端子の名前については、入力端子
Ｘ［２］をＸ［１］に変更する。

【００９５】図１２は、この発明の実施の形態５に係る
論理整合化装置が実行する処理、具体的には図１０のス
テップＳＴ３０およびステップＳＴ３１に相当する処理
を説明するための図である。図において、９０は階層的
な集積回路の一つの階層にあるブロック、９１はブロッ
ク９０の下位の階層にあるブロックを示す。Ｘ［７］〜
Ｘ［０］は、ブロック９１の入力端子を示す。Ｘは、ブ
ロック９１の入力用のバスポートを示す。Ｇ２１はブロ
ック８１に設けられたＡＮＤゲート、ＩＮ９０Ｘ３は上
位階層のブロック８０に設けられた入力端子を示す。

【００９６】図１２（ａ）は、集積回路の各階層をＲＴ
Ｌで記述した回路データに基づいて、この実施の形態で
行う修正処理を行わずに作成したネットリストで表され
た集積回路を示す。ブロック９０の下位にあるブロック
９１には、バスポートＸが配置されており、図１２
（ａ）に示すように、バスポートＸには８つの入力端子
Ｘ［７］〜Ｘ［０］が存在する。

【００９７】バスポートＸは、ブロック９１とその上位
階層のブロック９０とを接続するパラレルバスに対応す
る。仮に入力端子Ｘ［７］〜Ｘ［０］の全てがラインに
よってブロック９０に接続されていれば、これらのライ
ンからなるバスは８ビットバスとして利用されうる。図
示のように、入力端子Ｘ［３］は、上位階層にあるブロ
ック９０に設けられた入力端子ＩＮ９０Ｘ３に接続され
ており、図示しないが、他の入力端子Ｘ［７］〜Ｘ
［４］，Ｘ［２］〜Ｘ［０］も同様にブロック９０に設
けられた入力端子にそれぞれ接続されている。入力端子
Ｘ［３］，Ｘ［２］はＡＮＤゲートＧ２１の両方の入力
端子にそれぞれ接続されている。

【００９８】この構造で、入力端子Ｘ［７］〜Ｘ
［４］，Ｘ［２］〜Ｘ［０］にはブロック９０の入力端
子から不定な入力値が与えられるが、バスポートＸの途
中のビットに該当する入力端子Ｘ［３］にはブロック９
０の入力端子ＩＮ９０Ｘ３から固定値“１”だけが入力
されるとする。この場合、ＡＮＤゲートＧ２１は、一方
の入力端子へ固定値“１”が入力されるため、入力端子
Ｘ［２］への入力値をそのまま出力する。従って、ＡＮ
ＤゲートＧ２１は不要な要素である。

【００９９】図１２（ｂ）は、ＲＴＬで記述された上記
と同じ回路データに基づいて、この実施の形態５に係る
論理合成装置１が作成したゲートレベルのネットリスト
で表された集積回路を示す。この実施の形態において
は、不要なＡＮＤゲートＧ２１をブロック９１から削除
してもよいが、図１１（ｂ）に示すように、ＡＮＤゲー
トＧ２１をバッファＧ２２に置換し、その入力端子を入
力端子Ｘ［２］に接続する。そして、これにより不要に
なった入力端子Ｘ［３］および入力端子ＩＮ９０Ｘ３を
取り除く。より正確には、論理合成装置１は、ゲートレ
ベルに展開された回路データから入力端子Ｘ［３］、入
力端子ＩＮ９０Ｘ３、ＡＮＤゲートＧ２１を記述した情
報部分を削除して、入力端子Ｘ［２］に接続されたバッ
ファＧ２２を記述した情報部分を付加する。この動作が
図１０のステップＳＴ３０に相当する。

【０１００】さらに、論理合成装置１は、ゲートレベル
に展開された回路データにおいて、削除した入力端子Ｘ
［３］を境界にしてバスポートＸの他の入力端子Ｘ
［７］〜Ｘ［４］，Ｘ［２］〜Ｘ［０］を二つのバスポ
ートＸ_２_０，Ｘ_７_４に区分して、ゲートレベルネッ
トリストを作成する。バスポートＸ_２_０は、図１２
（ａ）でいう入力端子Ｘ［２］を最上位ビットとし、入
力端子Ｘ［０］を最下位ビットとする３ビットのポート
であり、バスポートＸ_７_４は、図１２（ａ）でいう入
力端子Ｘ［７］を最上位ビットとし、入力端子Ｘ［４］
を最下位ビットとする４ビットのポートである。この動
作が図１０のステップＳＴ３１に相当する。

【０１０１】このバスポートの分割に伴い、入力端子の
名前も、図１２（ｂ）に示すように変更する。すなわ
ち、入力端子Ｘ［２］〜Ｘ［０］をＸ_２_０［２］〜Ｘ
_２_０［０］に変更し、入力端子Ｘ［７］〜Ｘ［４］を
Ｘ_７_４［３］〜Ｘ_７_４［０］に変更する。このよう
にして、不要な入力端子を削除するとともに、入力端子
の一部を削減してもバスポートの名前の矛盾を防止する
ことができる。しかも、入力端子の名前の変更が容易で
あり、変更後の入力端子の名前から元のデータでの名前
を推定するのも容易である。

【０１０２】ここでは、元のバスポートＸを二つのバス
ポートＸ_２_０，Ｘ_７_４に区分するが、元のバスポー
トＸの途中のビットに該当する入力端子を複数削除する
場合には、同様の手法で元のバスポートＸを三つ以上の
バスポートに区分してもよい。

【０１０３】以上のように、この実施の形態５によれ
ば、各階層における要素を自動的に単純化し、無駄のな
い階層的ゲートレベルネットリストを作成することが可
能であるなどの効果が得られる。

【０１０４】実施の形態６．次にこの発明の実施の形態
６に係る論理整合化装置を説明する。この実施の形態６
に係る論理整合化装置の構造も、図１に示されたものと
同じでよい。

【０１０５】次に動作について説明する。この実施の形
態に係る論理整合化装置は、次のような動作を行う。す
なわち、論理整合化装置の論理合成装置１（図１参照）
は、論理合成において、下位階層にある要素の出力値が
一義的であるか否かを判断する。そして、下位階層にあ
る要素の出力値が一義的であると判断した場合には、回
路データからこの要素の出力端子を削除するとともに、
上記出力端子に接続された上位階層の要素で構成される
構成部分を記述した情報部分を、この構成部分よりも簡
単な構成部分を記述した情報部分に置換または削除し
て、集積回路に関するゲートレベルネットリストを作成
する。この動作は、実施の形態４または実施の形態５と
同じ動作に併せて実行される。

【０１０６】図１３および図１４は、この発明の実施の
形態６に係る論理整合化装置が実行する処理を説明する
ための図である。図において、１００は階層的な集積回
路の一つの階層にあるブロック、１０１はブロック１０
０のすぐ下の階層にあるブロックを示す。Ｇ３１は下位
の階層にあるブロック１０１に配置されたＡＮＤゲー
ト、Ｇ３２はブロック１０１に配置されたＮＡＮＤゲー
ト、Ｇ３３はブロック１０１に配置されたＮＯＴゲー
ト、Ｇ３４はブロック１００に配置されたＡＮＤゲート
を示す。ＩＮ１００Ａ，ＩＮ１００Ｂ，ＩＮ１００Ｃ，
ＩＮ１００Ｚは、ブロック１００に設けられた入力端
子、ＩＮ１０１Ａ，ＩＮ１０１Ｂ，ＩＮ１０１Ｚは、ブ
ロック１０１に設けられた入力端子を示す。ＯＵＴ１０
１は、ブロック１０１に設けられた出力端子を示す。

【０１０７】図１３は、集積回路の各階層をＲＴＬで記
述した回路データに基づいて、この実施の形態で行う修
正処理を行わずに作成したネットリストで表された集積
回路を示す。図１３に示すように、ブロック１００の下
位階層のブロック１０１内には、ＡＮＤゲートＧ３１、
ＮＡＮＤゲートＧ３２およびＮＯＴゲートＧ３３が存在
する。これは、論理合成前の回路データで、下位階層の
ブロック１０１にこれらのゲートがあることが指示され
ていたということである。

【０１０８】上位階層にあるブロック１００に設けられ
た入力端子ＩＮ１００Ａ，ＩＮ１００Ｂ，ＩＮ１００Ｚ
は、下位階層にあるブロック１０１に設けられたＩＮ１
０１Ａ，ＩＮ１０１Ｂ，ＩＮ１０１Ｚにそれぞれ接続さ
れている。入力端子ＩＮ１０１Ａ、ＩＮ１０１ＺはＡＮ
ＤゲートＧ３１の両方の入力端子にそれぞれ接続されて
いる。ＡＮＤゲートＧ３１の出力端子はＮＡＮＤゲート
Ｇ３２の一方の入力端子に接続され、入力端子ＩＮ１０
１ＢはＮＡＮＤゲートＧ３２の他方の入力端子とＮＯＴ
ゲートＧ３３の入力端子に接続されている。

【０１０９】ＮＯＴゲートＧ３３の出力端子は、図示し
ないが上位階層のブロック１００の要素に接続されてい
る。ＮＡＮＤゲートＧ３２の出力端子は、ブロック１０
１に設けられた出力端子ＯＵＴ１０１に接続され、出力
端子ＯＵＴ１０１は上位階層のブロック１００内のＡＮ
ＤゲートＧ３４の一方の入力端子に接続されている。Ａ
ＮＤゲートＧ３４の他方の入力端子は、入力端子ＩＮ１
００Ｃに接続されている。

【０１１０】この構造で、入力端子ＩＮ１００Ａ，ＩＮ
１００Ｂ，ＩＮ１００Ｃには不定な入力値が与えられる
が、入力端子ＩＮ１００Ｚには固定値“０”だけが入力
されるとする。この場合、入力端子ＩＮ１００Ａへの入
力値に関わらず、ＡＮＤゲートＧ３１の出力値は必ず
“０”になる。従って、ＡＮＤゲートＧ３１の出力が一
方の入力端子に入力されるＮＡＮＤゲートＧ３２につい
ては、入力端子ＩＮ１００Ｂへの入力値に関わらず、そ
の出力が必ず“１”になる。さらに、ＮＡＮＤゲートＧ
３２の出力が一方の入力端子に入力されるＡＮＤゲート
Ｇ３４は、その他方の入力端子に接続された入力端子Ｉ
Ｎ１００Ｃへの入力値をそのまま出力する。以上より明
らかなように、ＡＮＤゲートＧ３１、ＮＡＮＤゲートＧ
３２およびＡＮＤゲートＧ３４は不要な要素である。

【０１１１】図１４は、ＲＴＬで記述された上記と同じ
回路データに基づいて、この実施の形態６に係る論理合
成装置１が作成したゲートレベルのネットリストで表さ
れた集積回路を示す。この実施の形態においては、図１
４に示すように、不要なＡＮＤゲートＧ３１、ＮＡＮＤ
ゲートＧ３２をブロック１０１から取り除き、さらにＡ
ＮＤゲートＧ３１およびＮＡＮＤゲートＧ３２と接続さ
れていた入力端子ＩＮ１００Ａ，ＩＮ１００Ｚ，ＩＮ１
０１Ａ，ＩＮ１０１Ｚ、出力端子ＯＵＴ１０１も取り除
く。

【０１１２】但し、必要と判断されたＮＯＴゲートＧ３
３およびこれに接続された入力端子ＩＮ１００Ｂ，ＩＮ
１０１Ｂはそのまま残しておく。また、不要なＡＮＤゲ
ートＧ３４はブロック１００から削除してもよいが、こ
の実施の形態では、ＡＮＤゲートＧ３４をバッファＧ３
５に置換し、その入力端子を入力端子ＩＮ１００Ｃに接
続する。より正確には、論理合成装置１は、ゲートレベ
ルに展開された回路データからＡＮＤゲートＧ３１、Ｎ
ＡＮＤゲートＧ３２および入力端子ＩＮ１００Ａ，ＩＮ
１００Ｚ，ＩＮ１０１Ａ，ＩＮ１０１Ｚを記述した情報
部分を削除して、入力端子ＩＮ１００Ｃに接続されたバ
ッファＧ３５を記述した情報部分を付加し、集積回路全
体に関する階層的ゲートレベルネットリストを作成す
る。これにより回路規模が削減され、回路面積も小さく
できる。

【０１１３】以上のように、この実施の形態６によれ
ば、各階層における要素を自動的に単純化し、無駄のな
い階層的ゲートレベルネットリストを作成することが可
能であるなどの効果が得られる。

【０１１４】なお、この実施の形態６では、下位階層の
ブロック１０１にある要素の出力値が一義的であると判
断した場合に、回路データからこの要素の出力端子を削
除するとともに、上記出力端子に接続された上位階層の
ブロック１００にある要素で構成される構成部分を記述
した情報部分を削除するが、ここでいう上位階層は下位
階層のすぐ上の階層には限定されず、さらに上の階層で
あってもよい。

【０１１５】以上、この発明をその好適な実施の形態を
参照しながら詳細に図示して説明したが、特許請求の範
囲に記載されたこの発明の趣旨および範囲の区域内で、
形式および細部に関する様々な変更が可能であることは
当業者であれば理解できることだろう。かかる変更、代
替、修正もこの発明の範囲に含まれるものであると出願
人は意図している。例えば、上記の実施の形態によれ
ば、ＲＴＬで記述された回路データをゲートレベルに展
開する論理合成装置が様々な情報要素の修正を行うが、
ゲートレベルで記述された複数のネットリストを統合す
る装置が情報要素の修正を行ってもよい。

【０１１６】

【発明の効果】以上のように、この発明によれば、集積
回路の各階層を記述した階層的な回路情報を参照し、下
位階層の出力端子が上位階層に接続されているか否かを
判断する判断部と、上記判断部で上位階層に接続されて
いないと判断された下位階層の出力端子を記述した情報
部分を削除するとともに、上記出力端子に接続されてい
る下位階層の要素を記述した情報部分を削除して、上記
集積回路に関するゲートレベルネットリストを作成する
修正部とを備えるように構成したので、各階層において
不要な出力端子を自動的に削除し、無駄のない階層的ゲ
ートレベルネットリストを作成することが可能であるな
どの効果がある。

【０１１７】この発明によれば、判断部で上位階層に接
続されていないと判断された下位階層の出力端子がバス
ポートの最上位ビットもしくは最下位ビットに該当する
出力端子である場合または最上位ビットもしくは最下位
ビットから連続する複数のビットに該当する複数の出力
端子である場合に、修正部は、上記出力端子を記述した
情報部分を削除するとともに、上記バスポートの名前を
変えずに、削除した出力端子の分、バス幅を減少させた
ゲートレベルネットリストを作成するように構成したの
で、不要な出力端子を削除するとともに、出力端子の一
部を削減してもバスポートの名前の矛盾を防止すること
ができるなどの効果がある。

【０１１８】この発明によれば、判断部で上位階層に接
続されていないと判断された下位階層の出力端子がバス
ポートの最上位ビットおよび最下位ビットを含まない途
中のビットに該当する出力端子である場合に、修正部
は、上記出力端子を記述した情報部分を削除するととも
に、削除した上記出力端子を境界にしてバスポートの他
の出力端子を複数のバスポートに区分したゲートレベル
ネットリストを作成するように構成したので、不要な出
力端子を削除するとともに、出力端子の一部を削減して
もバスポートの名前の矛盾を防止することができ、出力
端子の名前の変更が容易であるなどの効果がある。

【０１１９】この発明によれば、判断部は、下位階層の
出力端子が上位階層に接続されていたとしても、上位階
層よりも上位にある第２の上位階層に接続されているか
否かを判断し、修正部は、上記判断部で第２の上位階層
に接続されていないと判断された下位階層の出力端子を
記述した情報部分を削除するとともに、上記出力端子に
接続されている上位階層の要素を記述した情報部分を削
除するように構成したので、不要な出力端子をより多く
自動的に削除し、無駄のない階層的ゲートレベルネット
リストを作成することが可能であるなどの効果がある。

【０１２０】この発明によれば、集積回路の各階層を記
述した階層的な回路情報を参照し、上位階層から下位階
層にあるゲートへの入力値が一義的であるか否かを判断
する判断部と、上記判断部で入力値が一義的であると判
断されたゲートを含む下位階層中の要素と、上記ゲート
の入力端子に接続された上位階層の要素とで構成される
構成部分を記述した情報部分を、この構成部分よりも簡
単な構成部分を記述した情報部分に置換または削除し
て、上記集積回路に関するゲートレベルネットリストを
作成する修正部とを備えるように構成したので、各階層
における要素を自動的に単純化し、無駄のない階層的ゲ
ートレベルネットリストを作成することが可能であるな
どの効果がある。

【０１２１】この発明によれば、判断部で入力値が一義
的であると判断されたゲートの入力端子がバスポートの
最上位ビットもしくは最下位ビットに該当する入力端子
に接続されている場合に、修正部は、上記バスポートの
入力端子を記述した情報部分を削除するとともに、上記
バスポートの名前を変えずに、削除した入力端子の分、
バス幅を減少させたゲートレベルネットリストを作成す
るように構成したので、不要な入力端子を削除するとと
もに、入力端子の一部を削減してもバスポートの名前の
矛盾を防止することができるなどの効果がある。

【０１２２】この発明によれば、判断部は、入力値が一
義的であるために削除することができるゲートの入力端
子が複数あるか否かを判断し、この判断が肯定的である
場合に、修正部は上記バスポートのこれらの入力端子を
記述した情報部分を削除するとともに、上記バスポート
の名前を変えずに、削除した入力端子の分、バス幅を減
少させたゲートレベルネットリストを作成するように構
成したので、複数の不要な入力端子を削除するととも
に、複数の入力端子の一部を削減してもバスポートの名
前の矛盾を防止することができるなどの効果がある。

【０１２３】この発明によれば、判断部で入力値が一義
的であると判断されたゲートの入力端子がバスポートの
最上位ビットおよび最下位ビットを含まない途中のビッ
トに該当する入力端子に接続されている場合に、修正部
は、上記バスポートの上記入力端子を記述した情報部分
を削除するとともに、削除した上記入力端子を境界にし
てバスポートの他の入力端子を複数のバスポートに区分
したゲートレベルネットリストを作成するように構成し
たので、不要な入力端子を削除するとともに、入力端子
の一部を削減してもバスポートの名前の矛盾を防止する
ことができ、入力端子の名前の変更が容易であるなどの
効果がある。

【０１２４】この発明によれば、判断部は、下位階層に
ある要素の出力値が一義的であるか否かを判断し、修正
部は、上記判断部で出力値が一義的であると判断された
要素の出力端子を削除するとともに、上記出力端子に接
続された上位階層の要素で構成される構成部分を記述し
た情報部分を、この構成部分よりも簡単な構成部分を記
述した情報部分に置換または削除して、上記集積回路に
関するゲートレベルネットリストを作成するように構成
したので、各階層におけるさらに多くの要素を自動的に
単純化し、無駄のない階層的ゲートレベルネットリスト
を作成することが可能であるなどの効果がある。

【図面の簡単な説明】

【図１】 この発明の実施の形態１に係る論理整合化装
置を示すブロック図である。

【図２】 実施の形態１に係る論理整合化装置が実行す
る処理を説明するための図であって、集積回路の各階層
をＲＴＬで記述した回路データに基づいて、実施の形態
１で行う修正処理を行わずに作成したネットリストで表
された集積回路を示す図である。

【図３】 実施の形態１に係る論理整合化装置が実行す
る処理を説明するための図であって、図２の元になる回
路データと同じ回路データに基づいて、実施の形態１に
係る論理合成装置が作成したゲートレベルのネットリス
トで表された集積回路を示す図である。

【図４】 この発明の実施の形態２に係る論理整合化装
置が実行する動作を表すフローチャートである。

【図５】 この発明の実施の形態２に係る論理整合化装
置が実行する処理を説明するための図であって、（ａ）
は集積回路の各階層をＲＴＬで記述した回路データに基
づいて、実施の形態２で行う修正処理を行わずに作成し
たネットリストで表された集積回路を示す図であり、
（ｂ）は（ａ）の元になる回路データと同じ回路データ
に基づいて、実施の形態２に係る論理合成装置が作成し
たゲートレベルのネットリストで表された集積回路を示
す図である。

【図６】 この発明の実施の形態２に係る論理整合化装
置が実行する他の処理を説明するための図であって、
（ａ）は集積回路の各階層をＲＴＬで記述した回路デー
タに基づいて、実施の形態２で行う修正処理を行わずに
作成したネットリストで表された集積回路を示す図であ
り、（ｂ）は（ａ）の元になる回路データと同じ回路デ
ータに基づいて、実施の形態２に係る論理合成装置が作
成したゲートレベルのネットリストで表された集積回路
を示す図である。

【図７】 この発明の実施の形態３に係る論理整合化装
置が実行する処理を説明するための図であって、集積回
路の各階層をＲＴＬで記述した回路データに基づいて、
実施の形態３で行う修正処理を行わずに作成したネット
リストで表された集積回路を示す図である。

【図８】 実施の形態３に係る論理整合化装置が実行す
る処理を説明するための図であって、図７の元になる回
路データと同じ回路データに基づいて、実施の形態３に
係る論理合成装置が作成したゲートレベルのネットリス
トで表された集積回路を示す図である。

【図９】 この発明の実施の形態４に係る論理整合化装
置が実行する処理を説明するための図であって、（ａ）
は集積回路の各階層をＲＴＬで記述した回路データに基
づいて、実施の形態４で行う修正処理を行わずに作成し
たネットリストで表された集積回路を示す図であり、
（ｂ）は（ａ）の元になる回路データと同じ回路データ
に基づいて、実施の形態４に係る論理合成装置が作成し
たゲートレベルのネットリストで表された集積回路を示
す図である。

【図１０】 この発明の実施の形態５に係る論理整合化
装置が実行する動作を表すフローチャートである。

【図１１】 この発明の実施の形態５に係る論理整合化
装置が実行する処理を説明するための図であって、
（ａ）は集積回路の各階層をＲＴＬで記述した回路デー
タに基づいて、実施の形態５で行う修正処理を行わずに
作成したネットリストで表された集積回路を示す図であ
り、（ｂ）は（ａ）の元になる回路データと同じ回路デ
ータに基づいて、実施の形態５に係る論理合成装置が作
成したゲートレベルのネットリストで表された集積回路
を示す図である。

【図１２】 この発明の実施の形態５に係る論理整合化
装置が実行する他の処理を説明するための図であって、
（ａ）は集積回路の各階層をＲＴＬで記述した回路デー
タに基づいて、実施の形態５で行う修正処理を行わずに
作成したネットリストで表された集積回路を示す図であ
り、（ｂ）は（ａ）の元になる回路データと同じ回路デ
ータに基づいて、実施の形態５に係る論理合成装置が作
成したゲートレベルのネットリストで表された集積回路
を示す図である。

【図１３】 この発明の実施の形態６に係る論理整合化
装置が実行する処理を説明するための図であって、集積
回路の各階層をＲＴＬで記述した回路データに基づい
て、実施の形態６で行う修正処理を行わずに作成したネ
ットリストで表された集積回路を示す図である。

【図１４】 実施の形態６に係る論理整合化装置が実行
する処理を説明するための図であって、図１３の元にな
る回路データと同じ回路データに基づいて、実施の形態
６に係る論理合成装置が作成したゲートレベルのネット
リストで表された集積回路を示す図である。

【符号の説明】

１ 論理合成装置（判断部、修正部）、２ 記憶部、３
表示部、４ 入力部、１０〜１２，３０〜３２，４０
〜４２，５０〜５２，７０，７１，８０，８１，９０，
９１，１００，１０１ ブロック、２０〜２２，６０〜
６２ 回路、Ａ，Ｂ，Ａ_２_０，Ａ_７_４，Ｘ，Ｙ，Ｘ
_２_０，Ｘ_７_４ バスポート、Ａ２〜Ａ０，Ｂ３〜Ｂ
０ ライン、Ａ［３］〜Ａ［０］，Ｂ［３］〜Ｂ［０］
出力端子、Ｇ１，Ｇ１１，Ｇ２１，Ｇ３１，Ｇ３４
ＡＮＤゲート、Ｇ２ ＯＲゲート、Ｇ３，Ｇ１３，Ｇ２
２，Ｇ３５ バッファ、Ｇ１２ ＮＯＲゲート、Ｇ１
４，Ｇ３３ ＮＯＴゲート、Ｇ３２ ＮＡＮＤゲート、
ＩＮ１，ＩＮ５２，ＩＮ５３，ＩＮ７０Ａ，ＩＮ７０
Ｂ，ＩＮ７０Ｚ，ＩＮ７１Ａ，ＩＮ７１Ｂ，ＩＮ７１
Ｚ，ＩＮ８０Ｘ３，ＩＮ８０Ｙ０，ＩＮ９０Ｘ３，ＩＮ
１００Ａ，ＩＮ１００Ｂ，ＩＮ１００Ｃ，ＩＮ１００
Ｚ，ＩＮ１０１Ａ，ＩＮ１０１Ｂ，ＩＮ１０１Ｚ 入力
端子、ＯＵＴ１，ＯＵＴ２，ＯＵＴ１０１，ＯＵＴ５１
１，ＯＵＴ５１２，ＯＵＴ５３１，ＯＵＴ５３２ 出力
端子、Ｘ［３］〜Ｘ［０］，Ｙ［３］〜Ｙ［０］ 入力
端子。

Claims (9)

【特許請求の範囲】
1. 【請求項１】 集積回路の各階層を記述した階層的な回
   路情報を参照し、下位階層の出力端子が上位階層に接続
   されているか否かを判断する判断部と、 上記判断部で上位階層に接続されていないと判断された
   下位階層の出力端子を記述した情報部分を削除するとと
   もに、上記出力端子に接続されている下位階層の要素を
   記述した情報部分を削除して、上記集積回路に関するゲ
   ートレベルネットリストを作成する修正部とを備えた論
   理整合化装置。
2. 【請求項２】 判断部で上位階層に接続されていないと
   判断された下位階層の出力端子がバスポートの最上位ビ
   ットもしくは最下位ビットに該当する出力端子である場
   合または最上位ビットもしくは最下位ビットから連続す
   る複数のビットに該当する複数の出力端子である場合
   に、修正部は、上記出力端子を記述した情報部分を削除
   するとともに、上記バスポートの名前を変えずに、削除
   した出力端子の分、バス幅を減少させたゲートレベルネ
   ットリストを作成することを特徴とする請求項１記載の
   論理整合化装置。
3. 【請求項３】 判断部で上位階層に接続されていないと
   判断された下位階層の出力端子がバスポートの最上位ビ
   ットおよび最下位ビットを含まない途中のビットに該当
   する出力端子である場合に、修正部は、上記出力端子を
   記述した情報部分を削除するとともに、削除した上記出
   力端子を境界にしてバスポートの他の出力端子を複数の
   バスポートに区分したゲートレベルネットリストを作成
   することを特徴とする請求項１または請求項２記載の論
   理整合化装置。
4. 【請求項４】 判断部は、下位階層の出力端子が上位階
   層に接続されていたとしても、上位階層よりも上位にあ
   る第２の上位階層に接続されているか否かを判断し、 修正部は、上記判断部で第２の上位階層に接続されてい
   ないと判断された下位階層の出力端子を記述した情報部
   分を削除するとともに、上記出力端子に接続されている
   上位階層の要素を記述した情報部分を削除することを特
   徴とする請求項１から請求項３のうちのいずれか１項記
   載の論理整合化装置。
5. 【請求項５】 集積回路の各階層を記述した階層的な回
   路情報を参照し、上位階層から下位階層にあるゲートへ
   の入力値が一義的であるか否かを判断する判断部と、 上記判断部で入力値が一義的であると判断されたゲート
   を含む下位階層中の要素と、上記ゲートの入力端子に接
   続された上位階層の要素とで構成される構成部分を記述
   した情報部分を、この構成部分よりも簡単な構成部分を
   記述した情報部分に置換または削除して、上記集積回路
   に関するゲートレベルネットリストを作成する修正部と
   を備えた論理整合化装置。
6. 【請求項６】 判断部で入力値が一義的であると判断さ
   れたゲートの入力端子がバスポートの最上位ビットもし
   くは最下位ビットに該当する入力端子に接続されている
   場合に、修正部は、上記バスポートの入力端子を記述し
   た情報部分を削除するとともに、上記バスポートの名前
   を変えずに、削除した入力端子の分、バス幅を減少させ
   たゲートレベルネットリストを作成することを特徴とす
   る請求項５記載の論理整合化装置。
7. 【請求項７】 判断部は、入力値が一義的であるために
   削除することができるゲートの入力端子が複数あるか否
   かを判断し、この判断が肯定的である場合に、修正部は
   上記バスポートのこれらの入力端子を記述した情報部分
   を削除するとともに、上記バスポートの名前を変えず
   に、削除した入力端子の分、バス幅を減少させたゲート
   レベルネットリストを作成することを特徴とする請求項
   ６記載の論理整合化装置。
8. 【請求項８】 判断部で入力値が一義的であると判断さ
   れたゲートの入力端子がバスポートの最上位ビットおよ
   び最下位ビットを含まない途中のビットに該当する入力
   端子に接続されている場合に、修正部は、上記バスポー
   トの上記入力端子を記述した情報部分を削除するととも
   に、削除した上記入力端子を境界にしてバスポートの他
   の入力端子を複数のバスポートに区分したゲートレベル
   ネットリストを作成することを特徴とする請求項５から
   請求項７のうちのいずれか１項記載の論理整合化装置。
9. 【請求項９】 判断部は、下位階層にある要素の出力値
   が一義的であるか否かを判断し、 修正部は、上記判断部で出力値が一義的であると判断さ
   れた要素の出力端子を削除するとともに、上記出力端子
   に接続された上位階層の要素で構成される構成部分を記
   述した情報部分を、この構成部分よりも簡単な構成部分
   を記述した情報部分に置換または削除して、上記集積回
   路に関するゲートレベルネットリストを作成することを
   特徴とする請求項５から請求項８のうちのいずれか１項
   記載の論理整合化装置。