KR920008268B1

KR920008268B1 - 분류회로(Sorting Gircuit)

Info

Publication number: KR920008268B1
Application number: KR1019900004511A
Authority: KR
Inventors: 정호선
Original assignee: 정호선
Priority date: 1990-04-03
Filing date: 1990-04-03
Publication date: 1992-09-26
Also published as: KR910018926A; US5129042A

Abstract

내용 없음.

Description

분류회로(Sorting Gircuit)

제1도는 본 발명에 의한 분류회로의 블럭도.

제2도는 제1도의 크기비교기의 상세 회로도.

제3도는 제1도의 2진비트분리기의 상세 회로도.

* 도면의 주요부분에 대한 부호의 설명

10 : 시프트레지스터 20 : 크기 비교기

30 : 2진 카운터 40 : 2진비트분리기

50 : 레지스터 21 : 인버터

22 : 제1시냅스 23 : 제2시냅스

24 : 뉴런 41 : 인버터

42 : 입력시냅스 43 : 바이어스 시냅스

44 : 뉴런

본 발명은 분류회로(Sorting Curcuit)에 관한 것으로, 특히 데이타 값의 크기에 따라 순서대로 데이타를 나열하기 위한 분류회로에 관한 것이다. 신호처리분야에서 방대한 데이타를 소프트웨어적으로 처리하기에는 많은 시간을 필요로 하므로 하드웨어로 구현하여 하나의 집적회로칩으로 만드는데 많은 연구를 하고 있다. 신호분류(Singal Sorting)는 데이타 프로세싱과 특별한 컴퓨테이션에 있어서 가장 많이 사용되는 방법중 하나이다. 이러한 신호분류를 위한 분류회로로는 0.Vainio, Y.Neuvo, and S.Butner, ＂Sorter Based Signal Processor-A Versatile Tool for Median Type Fillter Implementions＂, VLSI Sigmal Processingm IEEE PRESS pp.161-172, 1988.에 개시되어 있다. 그러나 종래의 분류회로는 논리회로를 이용한 것으로써 신로도는 높으나 그 회로 구성이 매우 복잡하여 실제로 신호처리나 기타 회로에 이용하는데는 많은 어려움이 있었다.

본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 신경회로망의 개념을 이용하여 회로의 구성이 간단한 분류회로를 제공하는 데 있다.

본 발명의 다른 목적은 신호분류의 처리속도를 개선하여 영상인식 또는 음성인식 시스템의 실시간 처리를 가능하게 할 수 있는 분류 회로를 제공하는 데 있다.

상기 목적을 달성하기 위하여 본 발명은 M개의 Nbit의 입력데이타를 크기 순서에 따라 순서대로 나열하기 위한 분류회로에 있어서, 상기 Nbit의 입력데이타를 직렬로 M개 입력하여 병렬출력하기 위한 M개의 시프트레지스터; 상기 각 시프트레지스터로부터 Nbit의 입력데이타를 받아 기준데이타와 크기를 비교하여 크거나 같으면 여기상태를, 작으면 기저상태를 출력하기 위한 M개의 크기비교기; 상기 M개의 크기비교기에 클럭에 따라 순차적으로 크기가 변하는 상기 기준데이타를 공급하기 위한 2진 카운터; 순위가 정해진 M개의 출력단자를 가지고, 상기 M개의 크기비교기들의 여러상태의 출력갯수 보다 작거나 같은 순위를 가진 출력단자를 기저상태로 출력하기 위한 2진비트 분리기; 그리고 상기 2진비트분리기의 각 출력단자에 인에이블 단자가 연결되고 이 인에이블단자에 연결된 출력단자의 상태 변화시 상기 카운터의 값을 저장하기 위한 M개의 레지스터를 구비한 것을 특징으로 한다. 여기서 크기비교기 및 2진비트 분리기를 신경회로망을 이용하여 PMOS 및 NMOS트랜지스터로 이루어짐을 특징으로 한다.

첨부한 도면을 통하여 본 발명을 보다 상세히 설명하고자 한다.

제1도를 참조하면, 본 발명에 의한 분류회로의 일실시예는 외부 입력부에 9개의 시프트레지스터(10)와, 9개의 4bit 크기비교기(20), 기준입력부에 16진 다운카운터 (30)로 구성되어 있으며 중앙부에 2진비트분리기(40), 출력부에 9개의 4bit레지스터 (50)로 구성되어 있다.

외부 입력부에서 실제로 칩으로 구현할 때 많은 입력핀이 요구되므로 시프트레지스터(10)를 사용하여 9개의 데이타를 직렬로 받아들이도록 하였으며 기준 입력부에 16진 다운카운터(30)를 써서 실제로 분류되는 값을 읽어오게 되며 외부 입력값과 16진 다운카운터(30)에서 출력되는 값을 대소비교하기 위한 9개의 4bit크기 비교기(20)가 구비된다.

제2도를 참조하면, 4bit크기 비교기(20)는 하나의 출력라인(OL)과, 외부 입력 4bit데이타를 반전시키기 위한 4개의 인버터(21)와, 상기 인버터(21)를 통한 반전된 입력데이타에 따라 8-4-2-1의 각 가중치의 연결세기로 제1전원전압(Vcc)을 상기 출력라인(OL)에 결합하기 위한 4개의 제1시냅스들, 즉 PMOS트랜지스터들(22)과, 상기 4bit 다운 카운터(30)에서 공급되는 기준데이타에 따라 8-4-2-1의 각 가중치의 연결 세기로 제2전원전압(GND)을 상기 출력라인(OL)에 결합하기 위한 4개의 제2시냅스들, 즉 NMOS트랜지스터들(23)을 구비한다. 또한 상기 출력라인(OL)에 결합되는 제1시냅스의 연결 세기의 합이 제2시냅스의 연결세기의 합보다 크거나 같으면 여기상태 (Vcc), 즉 ＂1＂을, 작으면 기저상태(GND), 즉 ＂0＂를 출력하기 위한 뉴런(24)을 구비한다.

상기 시냅스의 연결세기는 MOS트랜지스터의 기하학적 형상비(채널폴(W)채널길이(L))로 설정되면 기준 W/L 값은 PMOS트랜지스터가 6μm/2μm이고 NMOS트랜지스터가 2μm/2μm이다.

상기 뉴런(24)을 두개의 CMOS인버터를 종속 연결한 CMOS버퍼로 각 인버터를 구성하는 PMOS 및 NMOS트랜지스터의 W/L값은 12/2, 5/2(μm/μm)이다.

다음 표 1은 크기비교기(20)의 여러가지 입력에 대한 출력을 나타낸 표이다.

[표 1]

2진비트분리기(40)는 9개의 입력라인(IL)과 9개의 출력라인(OL)을 가진다. 상기 각 입력라인(IL)은 상기 크기비교기(20)의 출력을 반전시켜 입력하기 위한 인버터(41)가 연결된다. 상기 입력라인(IL)과 출력라인(OL)의 각 교차부에서는 상기 인버터(41)의 출력에 따라 단위 연결세기로 제1전원전압(Vcc)을 상기 출력라인(OL)에 결합하기 위한 입력시냅스군(42), 즉 PMOS트랜지스터를 가지며, 각기 순차적인 각 순위에 의한 연결세기로 상기 출력라인(OL)들은 제2전원전압(GND)으로 바이어스 시냅스군(43), 즉 NMOS 트랜지스터들을 통하여 바이어스된다. 또한 각 출력라인(OL)은 각 출력라인(OL)에 결합되는 구동상태에서의 입력시냅스의 연결세기의 합이 구동된 바이어스시냅스의 연결세기보다 크거나 같으면 여기상태(Vcc)를, 작으면 기저상태 (GND)를 출력하기 위한 누런(44)을 구비한다. 여기서 모든 PMOS는 단위 연결세기인 W/L 값, 즉 6μm/2μm의 값을 가지며 NMOS는 각 출력라인에 순차적인 순위를 주기위하여 W/L값이 2/2, 4/2, 6/2, 8/2, 10/2, 13/2, 16/2, 18/2, 20/2(μm/μm)의 값을 가진다. NMOS의 W/L값이 기준값인 2μm/2μm의 1,2,3‥‥15배의 값을 가지지 않고 6번째 부터 조금식 더 증가된 이유는 실시예의 보다 정확한 동작의 수행을 위해 여유를 더 준것이며 단위연결세기에 순위값을 곱한 값으로 설정할 수 있음을 유의하여야 한다.

9개의 입력중에서 어느 1개의 입력만이 ＂1＂상태일때에는 각 단에서 하나의 PMOS만이 ON된다. 이때 PMOS의 연결세기가 NMOS의 연결세기와 동일하지만 동일일때에는 상술한 MOS설계에 의해 PMOS가 약간 더 우세하므로 첫째단만이 2.5V보다 큰 값을 출력에 내보내어 뉴런을 거쳐 ＂1＂의 값을 갖게되며 나머지단은 2.5V보다 작은 값으로 출력은 ＂0＂의 값을 계속 유지하게 된다. 다음에 9개의 입력중에서 2개의 입력이 ＂1＂의 상태일 때 각 단에서 모두 2개의 PMOS가 ON되어 첫째단, 즉 첫째 출력라인은 NMOS의 연결세기 보다 우세한 값으로서 출력은 계속 ＂1＂상태를 유지한다. 두번째 단, 즉 두번째 출력라인을 살펴보면 이전에 NMOS의 연결세기가 우세하던 것이 PMOS가 하나 더 온됨에 따라 PMOS의 연결세기의 합이 더 우세하게 되어 출력이2.5V보다 큰 값으로 바뀌어 뉴런을 통하여 ＂0＂의 상태에서 ＂1＂의 상태로 변하게 된다. 이러한 과정이 반복되면서 출력은 입력에 ＂1＂이 들어온 갯수만큼 출력이 맨 윗단으로부터 순차적으로 ＂1＂의 상태로 바뀌 게된다.

다음 표 2는 2진비트분리기의 입력에 대한 출력의 관계를 나타낸 표이다.

[표 2]

이와 같이 구성한 본 실시예의 동작을 설명한다.

입력데이타는 일정한 클럭사이클 동안에 9개의 시프트 레지스터(10)를 통해 직렬로 저장된다. 9개의 데이타는 각각 4bit 크기비교기(20)의 외부입력으로 들어가게 되며 크기비교기(20)의 기준입력부에는 16진 다운 카운터(30)의 데이타가 들어가며 클럭이 바뀌면서 16진 카운터(30)의 출력값이 바뀌게 되면서 입력으로 들어온 모든 데이타와 비교를 하게 된다. 이때 9단의 크기비교기의 출력이 모두 ＂0＂의 값으로 초기화된 상태에서 어느 1단의 출력이 ＂1＂로 변한다면, 즉 입력데이타 중 가장 큰 값을 찾게되면, 즉 상기 표 2에서 카운터 값이 15에서 부터 다운되어 12가 될때 9번째 크기비교기 (20)의 출력이 ＂1＂로 변환되는 경우, 가장 상위의 4-bit 레지스터(50)의 클럭으로 들어가는 2진비트 비교기(40)의 출력이 ＂1＂로 변화된다. 다시 말하자면 가장 상위의 값을 저장할 레지스터를 인에이블시켜서 16진 카운터(30)로 부터 값 ＂12＂를 읽어온다. 이때 사용한 레지스터의 클럭은 상승엣지 트리거 타입이다. 즉 출력이 ＂0＂에서 ＂1＂로 변할 때에만 레지스터가 인에이블된다. 이 과정을 반복하게 되면 9개의 입력데이타가 크기 순서대로 분류되어 출력레지스터(50)에 저장된다. 다음 표 3은 순서를 무시한 입력데이타가 들어올때 출력레지스터는 큰 값으로 부터 작은 값으로 분류된 결과를 나타낸 표이다.

[표 3]

상기 16진 다운카운터(30)를 16진 업카운터로 대치하고 4bit 크기 비교기(20)와 상반전 동작을 하는 비교기를 이용하면 작은 값으로부터 큰 값으로 분류된 결과를 얻을 수 있음은 본 청구범위내에서 변경 가능함을 유의 하여야 한다.

이상과 같이 본 발명에서는 기존의 분류회로의 논리회로 방식을 벗어나 신경회로망 개념을 도입함으로써 회로의 구성을 간단하게 하였으며 소자수가 적어 처리속도가 빠르므로 실시간 DSP(Digital Signal Processing)회로에 응용할 수 있으며 분류된 결과로부터 원하는 랭크의 데이타를 얻을 수 있으므로 랭크필터에 응용가능하다.

Claims

M개의 Nbit의 입력데이타를 크기순서에 따라 순서대로 나열하기 위한 분류회로에 있어서, 상기 Nbit의 입력데이타를 직렬로 M개 입력하여 병렬 출력하기 위한 M개의 시프트레지스터; 상기 각 시프트레지스터로부터 Nbit의 입력데이타를 받아 기준데이타와 크기를 비교하여 크거나 같으면 여기 상태를, 작으면 기저상태를 출력하기 위한 M개의 크기비교기; 상기 M개의 크기비교기에 클럭에 따라 순차적으로 크기가 변하는 상기 기준데이타를 공급하기 위한 2진 카운터; 순위가 정해진 M개의 출력단자를 가지고, 상기 M개의 크기비교기들의 여기상태의 출력갯수보다 작거나 같은 순위를 가진 출력단자를 기저상태로 출력하기 위한 2진비트분리기; 그리고 상기 2진비트분리기의 각 출력단자에 인에이블 단자가 연결되고 이 인에이블 단자에 연결된 출력단자의 상태 변화시 상기 카운터의 값을 저장하기 위한 M개의 레지스터를 구비한 것을 특징으로 하는 분류회로.
제1항에 있어서, 상기 크기 비교기는 하나의 출력라인; 상기 입력데이타를 반전시키기 위한 N개의 인버터; 상기 인버터를 통한 반전된 입력데이타에 따라 각 가중치의 연결세기로 제1전원전압을 상기 출력 라인에 결합하기 위한 제1시냅스군; 상기 기준데이타에 따라 각 가중치의 연결세기로 제2전원전압을 상기 출력라인에 결합하기 위한 제2시냅스군; 그리고 상기 출력라인에 결합되는 구동상태에서의 제1시냅스의 연결세기의 합이 구동상태에서의 제2시냅스의 연결세기의 합보다 크거나 같으면 여기상태를, 작으면 기저상태를 출력하기 위한 뉴런을 구비한 것을 특징으로 하는 분류회로.
제2항에 있어서, 상기 2진비트분리기는 M개의 입력라인; 이 입력라인들과 교차되는 M개의 출력라인; 상기 각 입력라인에 상기 크기비교기의 출력을 반전시켜 입력하기 위한 M개의 인버터; 상기 입력라인과 출력라인의 각 교차부에서 상기 인버터의 출력에 따라 단위 연결세기로 제1전원 전압을 상기 출력라인에 결합하기 위한 입력시냅스군; 상기 M개의 출력라인을 순차적인 각 순위에 의한 연결세기로 제2전원 전압을 결합하여 바이어싱시키기 위한 바이어스시냅스군; 상기 각 출력라인에 결합되는 구동상태에서의 입력시냅스의 연결세기의 합이 구동된 바이어스시냅스의 연결세기보다 크거나 같으면 여기상태를, 작으면 기저상태를 출력하기 위한 뉴련군을 구비하여서 된 것을 특징으로 하는 분류회로.
제3항에 있어서, 상기 제1 및 입력시냅스는 PMOS트랜지스터로 구성하고 상기 제2 및 바이어스시냅스는 NMOS트랜지스터로 구성한 것을 특징으로 하는 분류회로.
제4항에 있어서, 상기 시냅스의 연결세기는 MOS트랜지스터의 기하학적 형상비 (채널쪽(W)/채널길이 (L))로 설정하는 것을 특징으로 하는 분류회로.
제5항에 있어서, 상기 시냅스의 단위 연결세기는 PMOS트랜지스터의 경우에는 6㎛/2㎛의 W/L로 정하고 NMOS트랜지스터의 경우에는 2㎛/2㎛의 W/L로 정한것을 특징으로 하는 분류회로.
제3항에 있어서, 상기 뉴런은 두개의 CMOS인버터를 종속 연결한 CMOS버퍼로 구성한 것을 특징으로 하는 분류회로.
제1항에 있어서, 상기 2진 카운터의 큰 순서부터 차례로 나열하기 위해 다운 카운팅하는 것을 특징으로 하는 분류회로.
제1항에 있어서, 상기 2진 카운터는 작은 순서부터 차례로 나열하기 위해 업카운팅하고 상기 크기비교기는 상기 각 시프트레지스터로부터 Nbit의 입력데이타를 받아 기준데이타와 크기를 비교하여 작거나 같으면 여기상태를 크면 기저상태를 출력하는 것을 특징으로 하는 분류회로.