JPH0918464A - 特定パターン検出装置 - Google Patents

Abstract

(57)【要約】 【目的】 特定パターンをファームウェアやソフトウェ
ア構成に適した単純な処理によって検出する。 【構成】 各アドレスに対応して、次回の読出しアドレ
スの基準となるアドレス基本データと、特定パターンの
検出、非検出を表す検出結果フラグとでなるデータを格
納しているメモリ３と、入力データが、対象とする特定
パターンの長さより短いｍビット毎に与えられ、このｍ
ビットの入力データと、アドレス基本データとを合成し
てメモリに読出しアドレスとして与えるアドレス生成手
段１、２、４とを備える。メモリの格納内容を、特定パ
ターンの入力時におけるメモリに与えるアドレス履歴
と、特定パターンの非入力時におけるメモリに与えるア
ドレス履歴とを異なるようにさせて、特定パターンの入
力終了時に検出を表す検出結果フラグを出力させるもの
としておく。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、入力データから特定パ
ターンを検出する特定パターン検出装置に関し、例え
ば、デジタル加入者回路に適用し得るものである。

【０００２】

【従来の技術】デジタル加入者回路等のデジタル伝送装
置においては、同期確立や呼シーケンス制御のために特
定パターンを対向する装置との間で授受することが多
い。

【０００３】図２は、このような入力データから特定パ
ターンを検出する従来の特定パターン検出装置の構成を
示すブロック図であり、図３はその特定パターン検出装
置による１ビット入力毎の検出手順を示すフローチャー
トである。

【０００４】入力データは、シフタ２１からの信号に同
期して例えばシフトレジスタでなるデータ受信レジスタ
２２に、１ビットずつ右シフトして取込まれ（Ｓ１）、
そのシリアル／パラレル変換されたｎビットパラレルデ
ータが、比較演算レジスタ２７に与えられる（Ｓ２）。
比較演算レジスタ２７は、期待値レジスタ２８に予め格
納されている検出すべきｎビット特定パターン（期待
値）を取込み（Ｓ３）、受信したデータと比較演算（照
合）を行ない（Ｓ４）、その結果を比較結果レジスタ２
６に格納する（Ｓ５）。

【０００５】このような特定パターン検出装置が同期確
立装置に適用されている場合には、図示しない同期確立
制御部が比較結果レジスタ２６の内容を捕らえて、同期
確立判定を行ない、同期確立時には、シフタ２１による
シフト毎にカウントアップするデータ受信カウンタ２３
をリセットさせる。このような同期確立状態において
は、データ受信カウンタ２３がｎ回のシフトを検出する
毎に、スイッチ２５を閉成させて入力データをｎビット
毎にデータメモリ２４に格納させる。

【０００６】

【発明が解決しようとする課題】しかしながら、従来の
特定パターン検出装置は、以下のような課題を有するも
のであった。

【０００７】図２では機能ブロック図で示しているが、
このような特定パターン検出装置をデジタル加入者回路
上に実現しようとすると、検出結果を利用する同期確立
装置等の装置と共に、デジタルシグナルプロセッサ（Ｄ
ＳＰ）やＣＰＵによるソフトウェア等で実現されること
が多くなる。このようにＤＳＰ等で実現された従来装置
においては、特定パターン検出のための処理ステップが
多く、特定パターン検出には長い時間が必要となるた
め、ＤＳＰ等の処理能力を十分に発揮させることが困難
であった。

【０００８】例えば、図３に示す所定手順の場合には、
入力データの１ビットを受信する毎に、ステップＳ１〜
ステップＳ５を繰返し行なって入力データが特定パター
ンと一致するか否かを判断する。従って、特定パターン
を検出するまでの処理ステップ数は多大となる。

【０００９】ところが、ＤＳＰ等における処理は一般に
はパイプライン処理により動作するため、処理ステップ
が全て終了するまで次の処理に進むことができず、ＤＳ
Ｐ等を有効利用することが困難となっていた。なお、パ
イプライン処理とは、１命令の実行時間内に複数の処理
を同時に行なう処理であり、命令の読み込み、命令の解
析、命令の実行の３サイクルで構成されている。このよ
うにＤＳＰ等は、複数処理が同時可能であるにも拘ら
ず、検出結果に基づき処理するような分岐処理（図３は
簡単に記載しているため分岐ステップは見えないが）が
あると、当該処理を停止させなければならない。従っ
て、ＤＳＰ等の一部の機能しか利用されない時間が生じ
る。

【００１０】また、プログラムをファームウエア化して
特定のパターンを検出する場合も考えられるが、図２に
機能ブロック図的に示した従来の検出方法において、各
種レジスタをそれ専用のレジスタとして設けることは、
レジスタの有効利用等の観点から好ましくない。そこ
で、通常は汎用レジスタを利用し、これを処理内容に適
応した条件に設定して使用している。従って、条件を設
定する処理ステップを実行する時間（オーバーヘッド）
が必要となって、処理時間が厳しい環境下においては大
きな問題である。

【００１１】そのため、検出処理手順が単純な、必要と
するレジスタが少ない特定パターン検出装置が望まれて
いる。

【００１２】

【課題を解決するための手段】かかる課題を解決するた
め、本発明は、入力データから特定パターンを検出する
特定パターン検出装置において、(1) 各アドレスに対応
して、次回の読出しアドレスの基準となるアドレス基本
データと、特定パターンの検出、非検出を表す検出結果
フラグとでなるデータを格納しているメモリであって、
アドレス基本データが、特定パターンの入力時における
当該メモリに与える読出しアドレス履歴と、特定パター
ンの非入力時における当該メモリに与える読出しアドレ
ス履歴とを異なるようにさせるものであるメモリと、
(2) 入力データが、対象とする特定パターンの長さより
短いｍビット毎に与えられ、このｍビットの入力データ
と、アドレス基本データとを合成してメモリへの読出し
アドレスを生成するアドレス生成手段とを備えることを
特徴とする。

【００１３】

【作用】本発明の特定パターン検出装置においては、ア
ドレス生成手段が、ｍビットの入力データが与えられる
毎に、そのｍビット入力データとその時点で出力されて
いるアドレス基本データとを合成してメモリに読出しア
ドレスとして与えて、メモリからアドレス基本データと
検出結果フラグとを出力させ、かかるメモリ読出し動作
を繰返す。ここで、メモリの格納データを、特定パター
ンの入力時におけるメモリに与えるアドレス履歴と、特
定パターンの非入力時におけるメモリに与えるアドレス
履歴とを異なるようにさせるデータとしておき、特定パ
ターンの入力終了時には検出を表す検出結果フラグを出
力させるようにしている。

【００１４】このように、本発明の特定パターン検出装
置による処理は非常に単純であり、ハードウェアで構成
しても簡単なものとなり、ソフトウェアやファームウェ
アで構成するにも適したものとなっている。

【００１５】

【実施例】以下、本発明による特定パターン検出装置の
一実施例を図面を参照しながら詳述する。ここで、図１
がこの実施例の構成を示すブロック図である。

【００１６】この実施例の特定パターン検出装置は、デ
ジタル加入者回路に搭載されているものであり、
「０」、「１」、「−１」のいずれかをとる伝送されて
きたＡＭＩ（Ａｌｔｅｒｎａｔｅ Ｍａｒｋ Ｉｎｖｅ
ｒｓｉｏｎ）信号列から、特定パターン「０００１００
００」又は「０００−１００００」を検出しようとする
ものである。しかし、この実施例の特定パターン検出装
置には、ＡＭＩ信号の３値「０」、「１」、「−１」を
それぞれ、「００」、「０１」、「１１」に変換した２
値信号が入力される。従って、この実施例の特定パター
ン検出装置は、直接的には、２値信号における特定パタ
ーン「０００００００１００００００００」又は「００
００００１１００００００００」を検出することを通じ
て、ＡＭＩ信号における特定パターン「０００１０００
０」又は「０００−１００００」を検出するものであ
る。

【００１７】図１において、この実施例の特定パターン
検出装置は、データ受信レジスタ１、アドレス生成器
２、パターン変化履歴メモリ３、メモリ出力データレジ
スタ４及び判定結果レジスタ５から構成されている。

【００１８】なお、図１では、入力データＤｉを受信
し、パラレルデータとして格納させるためのシリアル／
パラレル変換器６及びデータ受信メモリ７も記載してい
る。特定パターンの再確認等に、データ受信メモリ７に
記載されているデータを利用することができる。

【００１９】データ受信レジスタ１、メモリ出力データ
レジスタ４及び判定結果レジスタ５は、初期状態におい
ては、オール０が設定されているものである。

【００２０】データ受信レジスタ１は、入力データＤｉ
を受信、保持し、特定パターン長（ここでは１６ビッ
ト）より十分に短いｍビットずつアドレス生成器２に出
力するものである。この実施例では、データ受信レジス
タ１は、受信した入力データＤｉを、ＡＭＩ信号の１符
号に対応している２ビットずつ出力する。

【００２１】アドレス生成器２には、メモリ出力データ
レジスタ４に保持されているｎビット（ここでは６ビッ
トとする）のアドレス基本データも与えられる。アドレ
ス生成器２は、６ビットのアドレス基本データと、２ビ
ットの入力データとを合成して、パターン変化履歴メモ
リ３に対する読出しアドレスを生成して、パターン変化
履歴メモリ３に与えるものである。この実施例の場合、
アドレス生成器２は、６ビットのアドレス基本データの
下位２ビットのそれぞれと、２ビットの入力データの対
応ビットとの論理和を、読出しアドレスの下位２ビット
とし、アドレス基本データの上位４ビットを読出しアド
レスの上位４ビットとする処理を行なって、６ビットの
読出しアドレスを形成する。

【００２２】なお、後述する図４に示すように、アドレ
ス基本データの下位２ビットは「００」であるので、読
出しアドレスにおける下位２ビットには２ビットの入力
データがそのまま現れている。

【００２３】パターン変化履歴メモリ３は、例えばＲＯ
Ｍで構成されており、後述する図４に示すように、アド
レスに対応して８ビットのデータを格納しており、その
上位６ビットは、次回の読出し時のアドレス基本データ
になっており、下位２ビットは、特定パターンを検出し
たか否かを示す検出結果フラグになっている。

【００２４】メモリ出力データレジスタ４は、パターン
変化履歴メモリ３から読み出された８ビットデータの上
位６ビット、すなわち、次回の読出し時のアドレス基本
データを保持するものであり、上述のように、このアド
レス基本データがアドレス生成器２に供給される。

【００２５】判定結果レジスタ５は、パターン変化履歴
メモリ３から読み出された８ビットデータの下位２ビッ
ト、すなわち、特定パターンを検出したか否かを示す検
出結果フラグを保持するものである。この判定結果レジ
スタ５に保持されている検出結果フラグが、検出結果を
利用する図示しない制御部等によって参照される。

【００２６】図４は、パターン変化履歴メモリ３の構成
を示したものである。上述したように、パターン変化履
歴メモリ３は、各アドレスに対応して、６ビットの次回
の読出し時のアドレス基本データと、２ビットの検出結
果フラグの計８ビットデータを格納している。

【００２７】図４に示したパターン変化履歴メモリ３の
構成は、以下の考え方に従ってなされている。

【００２８】今、検出対象となっている２種類の特定パ
ターン「０００００００１００００００００」（以下、
第１の特定パターンと呼ぶ）又は「００００００１１０
０００００００」（以下、第２の特定パターンと呼ぶ）
は１６ビットであり、パターン変化履歴メモリ３の読出
しは、入力データの２ビット毎に行なうため、第１又は
第２の特定パターンを検出するためには、８回（８段
階）の読出し動作が必要である。

【００２９】第１の特定パターンが２ビットずつ入力さ
れる各段階には、各段階に固有のアドレスＡ１１〜Ａ１
８を割当て、また、第２の特定パターンが２ビットずつ
入力される各段階にも、各段階に固有のアドレスＡ２１
〜Ａ２８を割当てている。また、第１及び第２の特定パ
ターンに対する各段階を明確に区別するように、アドレ
スの上位４ビットは第１及び第２の特定パターンに対す
る各段階で個別の値を付与している。なお、第１及び第
２の特定パターンの最初に入力される６ビットは、同じ
「００００００」であるので、３段階までの固有アドレ
スＡ１１〜Ａ１３及びＡ２１〜Ａ２３は同じものになっ
ている。

【００３０】当然に、ｘ段階まで特定パターンに従って
いなければ、ｘ＋１段階の特定パターンの２ビットが入
力された否かを判定する必要はない。

【００３１】そこで、ｘ段階での特定パターンに割当て
られている固有アドレスＡ１ｘ及びＡ２ｘのアドレス基
本データには、アドレス生成器２によってｘ＋１段階の
正しい２ビットと合成されたときにｘ＋１段階の固有の
アドレスＡ１（ｘ＋１）、Ａ２（ｘ＋１）となるデータ
を格納し、一方、ｘ−１段階までは特定パターンに従っ
ていても今回入力されたアドレスが固有のアドレスでな
ければ初期状態に戻るように、固有アドレスＡ１１〜Ａ
１８及びＡ２１〜Ａ２８以外のアドレスのアドレス基本
データには、初期状態に対応する「００００００」（他
の値を初期状態の値に選定しても良い）を格納してい
る。

【００３２】最終の８段階の固有アドレスＡ１８及びＡ
２８の次回の読出し時のアドレス基本データには、検出
が終了したので、次の検出を実行できるように、初期状
態に対応する「００００００」を格納している。

【００３３】また、特定パターンが検出し終えること
は、８段階の固有アドレスＡ１８及びＡ２８に達するこ
とであるので、その固有アドレスＡ１８及びＡ２８の検
出結果フラグには検出を示す２ビットを格納し、これら
以外のアドレス（他段階の固有アドレスを含む）の検出
結果フラグには非検出を示す２ビット「００」を格納し
ている。ここで、固有アドレスＡ１８の検出結果フラグ
には「０１」を格納し、固有アドレスＡ２８の検出結果
フラグには「１１」を格納し、検出された特定パターン
が第１又は第２の特定パターンのいずれであるかをも識
別できるようにしている。

【００３４】なお、図４において、アドレスとして下位
２ビットが「１０」のアドレスを用意していないのは、
３値信号が「１０」に変換されることがないＡＭＩ信号
を変換した特定パターンを検出対象としているためであ
る。

【００３５】以下、第１の特定パターン「００００００
０１００００００００」の検出手順を説明する。

【００３６】この第１の特定パターン「０００００００
１００００００００」が入力されたときには、データ受
信レジスタ１から、２ビット「００」、「００」、「０
０」、「０１」、「００」、「００」、「００」、「０
０」が順次出力される。

【００３７】初期状態においては、メモリ出力データレ
ジスタ４にはアドレス基本データとして「０００００
０」が格納されており、１段階目の２ビット「００」が
データ受信レジスタ１から出力されたときには、アドレ
ス生成器２からこれらが合成されたアドレスＡ１１「０
０００００」が出力され、これにより、パターン変化履
歴メモリ３からアドレス基本データ「０００１００」及
び検出結果フラグ「００」が出力され、それぞれ、メモ
リ出力データレジスタ４及び判定結果レジスタ５に格納
される。

【００３８】この状態で、２段階目の２ビット「００」
がデータ受信レジスタ１から出力されたときには、アド
レス生成器２からアドレスＡ１２「０００１００」が出
力され、これにより、パターン変化履歴メモリ３からア
ドレス基本データ「００１０００」及び検出結果フラグ
「００」が出力され、それぞれ、メモリ出力データレジ
スタ４及び判定結果レジスタ５に格納される。

【００３９】この状態で、３段階目の２ビット「００」
がデータ受信レジスタ１から出力されたときには、アド
レス生成器２からアドレスＡ１２「００１０００」が出
力され、これにより、パターン変化履歴メモリ３からア
ドレス基本データ「００１１００」及び検出結果フラグ
「００」が出力され、それぞれ、メモリ出力データレジ
スタ４及び判定結果レジスタ５に格納される。

【００４０】以下、データ受信レジスタ１からこれに続
く２ビット「０１」、「００」、「００」、「００」、
「００」が出力される毎に同様なメモリ読出し動作が繰
返され、アドレス生成器２からのアドレスが、第１の特
定パターンに固有なアドレスＡ１３、Ａ１４、…、Ａ１
８で順次変化していく。

【００４１】固有アドレスＡ１８が、パターン変化履歴
メモリ３に入力されたときには、アドレス基本データ
「００００００」及び検出結果フラグ「０１」が出力さ
れ、それぞれ、メモリ出力データレジスタ４及び判定結
果レジスタ５に格納される。

【００４２】図示しない制御部等は、例えば、データ受
信レジスタ１から２ビットが出力される毎に、判定結果
レジスタ５の内容を捕捉し、「０１」が格納されている
ことを捕らえたときには、第１の特定パターンを受信し
たことを認識する。

【００４３】第２の特定パターン「００００００１１０
０００００００」が入力されたときの検出手順も同様で
ある。すなわち、データ受信レジスタ１から２ビット
「００」、「００」、「００」、「０１」、「００」、
「００」、「００」、「００」が出力される毎に上記と
同様なメモリ読出し動作が繰返され、アドレス生成器２
からのアドレスが、第２の特定パターンに固有な段階ア
ドレスＡ２１、Ａ２２、…、Ａ２８で変化していき、固
有アドレスＡ２８が、パターン変化履歴メモリ３に入力
されたときには、アドレス基本データ「００００００」
及び検出結果フラグ「１１」が出力されてそれぞれ、メ
モリ出力データレジスタ４及び判定結果レジスタ５に格
納され、図示しない制御部等が、判定結果レジスタ５に
「１１」が格納されていることを捕らえたときに、第２
の特定パターンを受信したことを認識する。

【００４４】なお、第１及び第２の特定パターンが入力
されていないときには、途中まで同じ２ビット入力デー
タが到来していても、パターンから外れた２ビット入力
データが入力された段階で固有アドレスＡ１１〜Ａ１
８、Ａ２１〜Ａ２８とは異なるアドレスがアドレス生成
器２から出力されて初期状態に戻り、この間に出力され
る検出結果フラグは、常時、非検出を表す「００」にな
っている。

【００４５】上記実施例によれば、入力データとアドレ
ス基本データとを合成したアドレスによって、パターン
変化履歴メモリからアドレス基本データ及び検出結果フ
ラグを読出す動作を繰返すという単純な処理手順によっ
て特定パターンを検出することができる。また、必要と
するレジスタを少なくしている。

【００４６】その結果、ハードウェアで装置を構築して
も簡単なものとなる。また、ＤＳＰ等によるソフトウェ
アやファームウェアで構築しても、分岐等がない単純な
処理なので、他の処理にＤＳＰ等の能力を発揮させるこ
とができる。さらに、レジスタが少ないので、汎用レジ
スタを利用したとしても、レジスタに対する条件設定時
間等のオーバーヘッドを少なくでき、この点からも、他
の処理にＤＳＰ等の能力を発揮させることができる。

【００４７】上記実施例においては、メモリ出力データ
レジスタ４を備えるものを示したが、パターン変化履歴
メモリ３からアドレス生成器２に直接アドレス基本デー
タを出力するものであっても良い。

【００４８】また、アドレス基本データと入力データと
の合成方法は、上記実施例のものに限定されるものでは
ない。例えば、アドレス基本データの下位に入力データ
を追加する方法や、上記実施例とは異なる論理演算によ
るものであっても良い。

【００４９】さらに、各種データのビット数も上記実施
例のものに限定されるものではないことは勿論である。
上記実施例においては、ＡＭＩ信号を２値信号に変換し
た信号から検出するものであるため、データ受信レジス
タ１から２ビット単位に出力させるものを示したが、一
般的には１ビット単位に出力させるものが多くなると思
われる。

【００５０】さらにまた、上記実施例の説明では、パタ
ーン変化履歴メモリ３が例えばＲＯＭで構成されている
と説明したが、ＲＡＭで構成されていても良い。すなわ
ち、パターン検出のためのデータを他の装置からパター
ン変化履歴メモリ３に設定できるようにしても良い。こ
の場合には、同一の特定パターン検出装置で検出可能な
特定パターン数が増大する。

【００５１】また、本発明の特定パターン検出装置を利
用できる装置は、デジタル加入者回路に限定されるもの
ではなく、特定パターンの検出を必要とする装置に広く
適用することができる。

【００５２】さらに、検出結果フラグに、特定パターン
の検出途中であることの値（図４の例では「１０」）を
設けるようにしても良い。例えば、図４の固有アドレス
Ａ１１〜Ａ１７、Ａ２１〜Ａ２７の検出結果フラグに係
る値を設定しても良い。

【００５３】

【発明の効果】以上のように、本発明の特定パターン検
出装置によれば、アドレス生成手段が、ｍビットの入力
データが与えられる毎に、そのｍビット入力データとそ
の時点で出力されているアドレス基本データとを合成し
てメモリに読出しアドレスとして与えて、メモリからア
ドレス基本データと検出結果フラグとを出力させ、かか
るメモリ読出し動作を繰返して、特定パターンの入力終
了時には検出を表す検出結果フラグを出力させるように
したので、処理が非常に単純となり、ハードウェアで構
成しても簡単なものとなり、ソフトウェアやファームウ
ェアで構成するにも適したものとなる。

【図面の簡単な説明】

【図１】実施例のブロック図である。

【図２】従来のブロック図である。

【図３】従来の特定パターン検出手順を示すフローチャ
ートである。

【図４】実施例のパターン変化履歴メモリの構成図であ
る。

【符号の説明】

１…データ受信レジスタ、２…アドレス生成器、３…パ
ターン変化履歴メモリ、４…メモリ出力データレジス
タ、５…判定結果レジスタ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 小林 昭治 東京都港区虎ノ門１丁目７番12号 沖電気 工業株式会社内 (72)発明者 中野 千代美 東京都港区虎ノ門１丁目７番12号 沖電気 工業株式会社内 (72)発明者 遠藤 泰史 東京都港区虎ノ門１丁目７番12号 沖電気 工業株式会社内 (72)発明者 柿沼 隆馬 東京都千代田区内幸町一丁目１番６号 日 本電信電話株式会社内

Claims (3)

【特許請求の範囲】
1. 【請求項１】 入力データから特定パターンを検出する
   特定パターン検出装置において、 各アドレスに対応して、次回の読出しアドレスの基準と
   なるアドレス基本データと、特定パターンの検出、非検
   出を表す検出結果フラグとでなるデータを格納している
   メモリであって、上記アドレス基本データが、特定パタ
   ーンの入力時における当該メモリに与える読出しアドレ
   ス履歴と、特定パターンの非入力時における当該メモリ
   に与える読出しアドレス履歴とを異なるようにさせるも
   のであるメモリと、 入力データが、対象とする特定パターンの長さより短い
   ｍビット毎に与えられ、このｍビットの入力データと、
   上記アドレス基本データとを合成して上記メモリへの読
   出しアドレスを生成するアドレス生成手段とを備えたこ
   とを特徴とする特定パターン検出装置。
2. 【請求項２】 上記メモリが、 特定パターンをｍビットずつに分割した各入力段階毎に
   固有アドレスが割当てられ、 ある入力段階に対応する固有アドレスのアドレス基本デ
   ータには、次の入力段階の正しいｍビット入力データと
   合成されたときに次の入力段階に対応する固有アドレス
   となるデータが格納され、 固有アドレス以外のアドレスのアドレス基本データに
   は、初期状態用のデータが格納され、 最終入力段階に対応する固有アドレスの検出結果フラグ
   にのみ、検出を表す値が格納されているものであること
   を特徴とする請求項１に記載の特定パターン検出装置。
3. 【請求項３】 最終入力段階に対応する固有アドレスの
   アドレス基本データに初期状態用のデータが格納されて
   いることを特徴とする請求項２に記載の特定パターン検
   出装置。