KR19980703288A

KR19980703288A - 에스디에이치/소넷 인터페이스

Info

Publication number: KR19980703288A
Application number: KR1019970706692A
Authority: KR
Inventors: 엥버슨안토니우스폴러스; 헤르케르스도르프앤드레스; 렘페나우볼프람; 쉰들러한스루돌프
Original assignee: 포만제프리엘; 인터내셔널비지네스머신즈코포레이션
Priority date: 1995-04-15
Filing date: 1995-04-15
Publication date: 1998-10-15
Also published as: DE69529478D1; US6058119A; JPH11502086A; DE69529478T2; EP0821852B1; EP0821852A1; WO1996033563A1; KR100295729B1

Abstract

데이터를 SDH/SONET 표준 신호로 매핑하거나 그 역으로 매핑하는 경우에 대한 모듈방식 접근법이 기술된다. 모듈은 같은 종류의 다른 모듈과 접속할 수 있는 인터페이스(T0 - T8)가 있고 따라서 높은 데이터 전송율, 즉 상위 레벨의 표준 신호의 처리를 가능하게 한다. 여러 가지 다른 접속 방법을 선택함으로써 여러 개의 모듈로 구성된 장치가 연접 데이터 트래픽을 처리할 수 있게 된다.

Description

에스디에이치/소넷 인터페이스

본 발명은 독립해서 또는 다른 유사한 모듈들과 함께 사용되어 SONET/SDH-표준 신호로의 그리고 SONET/SDH 표준 신호로부터의 인터페이스 회로를 제공하는 모듈과 관련된 것이다. 본 발명은 또한 그러한 하나 이상의 모듈을 사용한 SONET/SDH 인터페이스 회로와 관련된다. 본 발명의 모듈은 주문형 반도체(application specific integrated circuit)의 형태를 가질 수도 있다.

북미 표준 협회(American National Standards Institute)는 최근에 동기 광통신망(Synchronous Optical Network, 이하 SONET)이라는 고속의 다중 디지털 데이터 전송에 대한 새로운 표준을 확립하였다. SONET 표준은 광통신망을 통한 다중 디지털 전송에 대한 광학적 인터페이스, 데이터 전송율, 동작 절차와 프레임 구조에 대하여 규정하고 있다.

국제 전기 통신 연합(The International Telecommunication Union)(ITU)은 SONET의 인터페이스에 대한 규약을 채택하여 고속의 디지털 데이터 전송에 대한 새로운 세계적 표준을 제시하였다. 이 표준이 동기적 디지털 계층(Synchronous Digital Hierarchy, 이하 SDH)이다.

SDH 표준에 대한 설명은 ITU의 국제 전기 통신 표준화 부서(International Telecommunication Standardization Sector)의 스터디 그룹 15의 Report of Q.22/15 (문서 번호 Temporary Document 62(3/15), Geneva 16-27 1994년 5월)를 참조하라.

SDH 표준은 제조업자들이 다음과 같은 원격 통신 기기, 즉

a)표준에 맞는 전세계의 모든 원격 통신 네트워크간에 상호 호환될 수 있는 기기와

b)하위 호환성 있는 원격 통신 기기 즉 미국, 유럽 그리고 일본에서 사용되는 기존 원격 통신 방식의 데이터에도 사용될 수 있는 기기

를 생산할 수 있도록 설계되었다.

이것은 컨테이너(Containers)(C)와 가상 컨테이너(Virtual Container)(VC)라 불리는 복합 계층(도 1 참조)에 의해서 가능하다. C-4, C-3, C-12 등의 컨테이너는 일정한 전송율을 가지는 데이터 트래픽(data traffic)을 수용할 수 있도록 설계된 정보 구조(information structure)이다. C-4 컨테이너는 최대 139,264 kbits/s의 기본 전송율까지 트래픽을 전송할 수 있고 C-3 컨테이너는 최대 44,736 또는 34,368 kbit/s의 기본 전송율까지 트래픽을 전송할 수 있다. 컨테이너는 경로 오버헤드 정보(Path OverHead Information, POH)가 추가되어 가상 컨테이너로 변환된다. 멀티플렉싱, 매핑 또는 정렬에 의하여 SDH 표준에 부합하는 자료 구조가 생성되게 된다. 이러한 자료 구조들은 AUG(Administrative Unit Groups)와 STM(Synchronous Transport Module)이라 불린다. STM의 레이블은 STM이 포함하고 있는 AUG의 수에 의하여 규정된다. 예를 들면 STM-4는 4개의 AUG를 포함하고 있다. 하나의 AUG는 유형 4의 AU(Administrative Unit)를 포함하거나 3개의 AU-3을 포함하고 있다. 간단한 예로서 AU-4는 한 개의 C-4 신호를 포함하고 한 개의 AU-3 신호는 한 개의 C-3 신호를 포함하고 있다.

SDH/SONET 데이터 프레임, 즉 STM-N 신호의 길이는 125 ㎲(micro-seconds)이다. 매 프레임마다 전송되는 정보량은 신호의 계층 레벨에 의하여 정해진다. 계층 레벨이 높을수록 대략 155 Mbit/s의 속도를 가지는 기본적인 STM-1 레벨보다 높은 데이터 전송율로 전송된다(정확한 전송율은 155.52 Mbit/s 이다. 그러나 여기뿐만 아니라 후에 나오는 전송율들은 종종 근사치가 표시된다. 이것은 정확한 값의 데이터 전송율은 오버헤드 데이터 트래픽(overhead data traffic)과 아이들 셀 채움(idle cell stuffing)에 의하여 왜곡되기 때문이다.). 정수 N은 STM-1 레벨보다 몇 배나 빨리 데이터가 전송되는가를 나타낸다. 예를 들면 STM-4는 622 Mbit/s의 전송율을 나타내며, 매 데이터 프레임마다 STM-1이 가지는 바이트 수보다 4배 많은 바이트 수를 가진다. 가장 높은 레벨은 STM-64로 9.95 Gb/s의 전송율을 가진다. STM-N 신호의 각 부분은 STM-1 신호의 해당 부분과 같은 시간에 전송되나 N배의 바이트 수를 전송하게 된다.

도 2에 표시된 STM-1 신호는 SONET/SDH 표준의 데이터 전송율인 155.52 Mbit/s에 해당하는 각 열당 270 바이트를 가지는 9개의 열로 구성된 정보 사각형(information rectangle)을 포함하고 있다. 각 열의 처음 9바이트는 SOH (Section OverHead)를 나타낸다. 각 열의 나머지 261 바이트는 도 1의 경우에는 는 VC-4인 VC를 위하여 보존된다. VC-4의 첫 행은 POH(Path OverHead)로 구성되어 있다. 나머지는 페이로드(payload)(C-4 신호)가 차지한다. 몇 개의 VC를 연접하여 이에 해당하는 대역폭을 가지는 한 개의 전송 채널을 제공하도록 할 수 있다. 예를 들면 STM-4 신호의 4개의 VC-4를 연접하여 약 600 Mbit/s의 용량을 가지는 한 개의 데이터 채널을 구성할 수 있다. 이 경우 네 개의 VC는 표준 용어로 VC-4-4c라 하고 해당 신호는 STM-4c라 한다.

SDH 표준의 융통성(flexibility)은 포인터 개념에 의한 것이다. SDH에 있어서 프레임들은 동기화되지만 그 안의 VC들은 프레임에 대하여 고정되지 않는다. 따라서 SDH 신호의 개개의 컨테이너들은 프레임 정렬(frame aligned)되거나 서로 동기화될 필요가 없다. SOH 내에는 위에 소개된 POH의 위치, 즉 SDH 프레임 내의 가상 컨테이너의 시작을 나타내는 포인터가 제공되고 있다. 따라서 POH는 프레임의 어느 위치에도 융통성 있게 배치될 수 있다. 정보를 고차의 SDH 프레임으로 멀티플렉싱하는 것이 기존의 데이터 표준에 비하여 간단하여지고 또한 비싼 동기화 버퍼도 SDH에서는 필요하지 않게 된다. 마찬가지로 저차의 신호들을 고차의 신호로부터 추출하거나 주입하는 것이 전체 신호 계층을 디멀티플렉싱할 필요없이 가능하게 되었다. 포인터는 SOH의 4번째 열에 저장된다.

SOH는 RSOH(Regenerator Section OverHead)와 MSOH(Multiplexer Section OverHead)로 세분된다. (i)RSOH는 SONET/SDH 신호가 횡단하는 경로 상에 있는 중계기지국(repeater station)에 의해 사용되는 수 바이트의 정보를 포함하고 있다. RSOH는 SOH의 1 - 3행을 차지하고 있다. (ii)MSOH는 SONET/SDH 신호 경로 상을 따라 멀티플렉서에 의해 사용되는 수 바이트의 정보를 포함하고 있다. MSOH SOH의 5 - 9행을 차지하고 있다. 오버헤드의 이러한 부분들은 전송 과정 동안 각각 다른 단계에서 조립 또는 분해된다. 도 2는 또한 MSOH의 배열도를 나타낸다.

병렬 SONET 시스템에서는 51.84 Mbit/s가 기본 신호로 사용되고 있다. 이것을 동기 전송 신호 레벨 1(Synchronous Transport Signal level 1, 이하 STS-1)라 한다. 이것은 각 열당 90 바이트를 가지는 9개의 열로 구성된 정보 사각형을 가지고 있다. 각 열의 처음 3 바이트는 섹션 오버헤드(section overhead)이고 각 열의 나머지 87 바이트는 동기 페이로드 포락선(Synchronous Payload Envelope, 이하 SPE)이다. 이러한 SPE 중 3개는 하나의 VC-4에 정확히 들어맞는다. 따라서 STS-1 형태의 신호들은 하나의 STM-1 프레임으로 매핑될 수 있다. 또한 프레임 정렬된 STS-1 또는 STM-1은 고차의 STM-N 프레임으로 멀티플렉싱될 수 있다.

일반적으로, 다른 낮은 데이터 전송율의 신호와 결합하여 새로운 더 높은 데이터 전송율의 신호를 만드는 신호를 종(從)신호(tributary signal)라 한다. 앞 문단의 예에서 3개의 STS-1 신호를 결합하여 한 개의 STM-1 신호를 구성하는 경우 이 3개의 STS-1 신호를 종신호라 한다. SDH에서 신호 레벨간(inter-level) 매핑을 설명하기 위하여 또한 사용되는 바와 같이, 이 설명에서 종 이라는 단어의 의미의 범위는 일반적인 의미를 벗어나는 것을 알 수 있을 것이다.

본 발명은 데이터 매핑을 위한 데이터 처리 모듈, 즉 종신호를 SDH/SONET 형태와 상호 매핑하는 것과 관련된 것이다. 본 발명에 의한 데이터 처리는 특히 상대적으로 낮은 전송율의 데이터를 모아 상대적으로 높은 전송율을 가지는 표준 데이터 프레임으로 변환하거나 또는 그 역으로 변환하는 것이다.

일부 제조업자들은 이미 SDH/SONET 표준에 부합하는 데이터 처리 모듈을 시장에 내놓고 있다. 이러한 선행 기술에 의한 장치 중에는 큰 원격 통신 회사나 그들의 공급자에 의해 기존의 SONET/SDH 기기에 접속하기 위하여 설계된 다수의 광 송수신기 모듈이 있다. 다른 회사들 - 대부분은 칩 제조 회사들 - 은 SONET/SDH 프로세서 ASIC 또는 칩세트를 제공하고 이러한 칩 등은 종신호를 STM-1 형태의 신호와 인터페이스시켜 준다. PMC SIERRA에 의해 제공되는 PM53xx 계열의 칩들은 그러한 칩세트의 예이다. 현재까지 알려진 세트들은 커다란 단점이 있었으며, 이 때문에 본 발명에 의해 달성되는 것과 같은 진정한 모듈 방식의 접근이 불가능하였다. 같은 종류의 다른 3개의 칩과 결합하여 ATM 155 Mbit/s의 신호를 STM-1 신호로 매핑하는 칩은 적절한 상호 접속이 있더라도 STM-4 신호를 발생시키는 데는 충분하지 않다. 현재까지 알려진 송수신기기들은 종신호를 STM 신호로 멀티플렉싱하고 POH B3 바이트와 SOH B1 바이트와 같이 이전 프레임 또는 이전 컨테이너와 관계되는 SOH 와 POH를 얻는 복잡하고 값비싼 칩을 추가로 필요로 한다. 또한 네 개의 칩을 결합하기 위해서는 그 칩들의 일정한 기능을 정지시켜야 하고 이러한 것은 이 칩들이 STM-1 인터페이스로 기능하는 것을 막는다. 더구나 이 장치들은 ATM 155 Mbit/s를 STM-4 신호와 인터페이스시키듯이 개별적인 입력신호와의 인터페이스만이 가능하다. 이 장치들은 ATM 622 Mbit/s 신호 같은 단일 입력 신호를 STM-4c 신호로 매핑해야 할 경우에는 제대로 동작하지 않는다.

요약하면, 현재 사용가능한 공지 기술의 SONET/SDH 인터페이스 ASIC들은 주로 신호를 특정한 하나의 STM-N 신호와 인터페이스하기 위한 것이다. 상위 레벨의 SDH 계층에 대한 부분적인 모듈방식의 접근이 시도되는 드문 경우에 값비싼 전용 칩들이 사용되고 있다. 기존의 디바이스들을 보여주는 또다른 예는 미국 특허 5,257,261에 설명되어 있다. 이 특허에는 다수의 하위 레벨 SONET 신호를 상위 레벨 SONET신호로 연접하는 장치와 수단을 제시하고 있다. 상기 특허에서 설명된 장치 중 최소한 3개의 하위 레벨 신호 처리 장치 - 그 중 하나는 매스터 장치(master apparatus)로 사용된다 - 에서는 POH의 특정한 바이트(J1 바이트)가 각 장치의 데이터 스트림을 동기화하기 위하여 사용된다. 그 장치는 B3 바이트를 계산하는 것이 가능하며 이 B3 바이트는 전의 SONET/SDH 신호의 VC의 모든 비트들에 의해 계산되는 패리티 체크 바이트이다. 각 하위 레벨 장치들은 인접하는 장치와 J1ORcomposite 신호를 송신하는 버스, J1ANDcomposite 신호 버스, rxJ1신호를 수신하는 버스와 SPE의 수신과 송신을 조정하기 위하여 매스터 장치가 내보내는 수신(rxSPE)신호와 송신(txSPE)신호를 전달하는 버스에 의해 접속되어 있고 위에 설명된 VC는 SONET 표준에 부합된다. 수신 모드와 송신 모드에서 B3 바이트를 계산하기 위해서 인접한 장치는 또 다른 한 쌍의 선에 의하여 접속된다.

종래 기술의 관점에서 볼 때 본 발명의 목적은 임의의 종신호로부터 SDH/SONET에 부합하는 신호를 발생시키는 장치를 제공하기 위한 것이다. 본 발명의 장치는 장치 내의 추가적인 접속과 하드웨어를 절대적으로 필요한 정도로 한정하면서도 상기 표준의 어떤 레벨에도 스케일 가능하여야 한다.

발명의 개요

본 발명의 목적은 특허청구범위에 설명된 장치에 의하여 가능하다. 이 새로운 장치는 현재 정의되고 있는 모든 레벨의 동기 광통신망(SONET)과 동기 디지털 계층(SDH) - 예를 들면 STS-1, STM-1, STM-4, STM-16, STM-64 등 - 에 같은 종류의 다른 신호와 결합하여 적용될 수 있다는 특징이 있다. 이러한 식으로 결합하는 경우 연접된 데이터 트래픽 - 예를 들면 현재 STS-3c, STM-4c, STS-12c, STM-16c 등으로 정의된 신호 - 에 사용될 수 있다. 결국 SDH 계층의 신호에 대하여 성립하는 것은 SONET 계층의 신호에 대하여도 성립하는 것을 의미한다. 이러한 기술에 대한 향상은 모듈성의 상당한 증가에 의한 것이다. 상이한 레벨의 신호에 대하여 새로운 장치를 사용할 경우에는 기존의 장치에 비하여 더 적은 수의 하드웨어와 수평 접속(horizontal connection)을 필요로 한다. 더구나 정의된 어떤 신호 전송 속도에서도 동작하는 SONET/SDH 프로세서를 구현하는데는 단 하나의 부품 번호만이 필요하다.

본 발명에 의하면 기본 송신(Tx) 모듈은 POH 삽입부(POH Insertion Section)와 SOH와 AU-포인터 삽입부(SOH and AU-pointer insertion section) 그리고 스크램블링부(scrambling section)를 포함한다. 또한, 기본 모듈은 SDH/SONET 표준이 필요로 하는 모든 POH와 SOH 바이트, 특히 B1, B2, B3 등 오차를 검출하는 데 쓰이는 바이트를 계산하는 수단을 포함한다. 기본 수신(Rx) 모듈은 프레임 표시부(frame delineation section), 디스크램블링부(descrambling section), B1 및 B2 검증부(B1 and B2 verification section)를 포함하는 SOH 추출부, B3 검증부(B3 verification section)를 포함하는 POH 추출부(POH extraction section)로 구성되어 있다. 명백하게도 Tx와 Rx 모듈의 기능부는 상당한 부분까지 서로 대칭이다.

위에 설명한 기능부는 관계된 ITU 표준 권고안(G series)에 기술되어 있다. 그것들은 본 발명의 관심사는 아니다. 이러한 부분들이 정확하게 동작하는 것은 OC-3/ATM 셀 스트림(sell stream) 같은 데이터 스트림이 STM-1 신호로 적절히 매핑되거나 또는 그 역으로 STM-1 신호가 클리어 데이터 스트림으로 매핑되는 것을 보장한다. 이하에서는 이러한 매핑, 즉 변환 과정을 아래에 설명할 인접하는 모듈간에 발생하는 수평 신호 플로우(horizontal signal flow)와 대비하여 종종 수직 신호 또는 데이터 플로우(vertical signal or data flow)이라 한다.

위에 설명한 여러 개의 모듈간에 교환되는 데이터, 즉 수평 신호 플로우를 위한 인터페이스는 본 발명의 특징적인 기능으로 볼 수 있다. 이러한 인터페이스의 중요 부분은 먼저 두 개의 가능한 입력 접속점(input connection)과 두 개의 가능한 출력 접속점(output connection)간에 스위칭 수단에 의하여 구성된다. 독립 모드(stand-alone mode), 즉 STM-1 신호로부터 매핑되거나 STM-1 신호로 매핑되는 경우에는 스위치가 B3 계산부와 POH부를 접속한다. 기본 모듈이 다른 기본 모듈과 결합하여 사용되는 경우, 즉 결합된 형태의 상위 레벨 신호(STM-Nc)로 매핑되거나 STM-Nc 신호로부터 매핑되는 경우에는 B3 스위칭 수단은 다른 모듈과의 사이에서 모듈의 위치에 따라서 다르게 구성(configure)된다. 두 번째 인터페이스는 두 개의 입력 접속점과 두 개의 출력 접속점을 가진 스위칭 방식을 가지고 있다. 당연하게도 인터페이스의 폭은 데이터 및/또는 제어 신호가 병렬로 송신되느냐 또는 멀티플렉서를 통하여 송신되느냐에 달려 있다.

독립 모드, 즉 STM-1 신호로부터 매핑되거나 STM-1 신호로 매핑되는 경우에는 스위치는 B1 계산부와 POH부를 접속한다. 기본 모듈이 다른 기본 모듈과 결합하여 사용되는 경우, 즉 상위 레벨 신호(STM-N 과 STM-Nc)로 매핑되거나 상위레벨 신호로부터 매핑되는 경우에는 다른 모듈과의 사이에서 모듈의 위치에 따라서 B1 스위칭 수단은 다르게 구성된다. B1 및 B3 스위칭 수단은 하드웨어 또는 소프트웨어적인 방법에 의하여 여러 가지 수단으로 구현될 수 있다.

기본 모듈들이 결합하여 하나의 장치를 구성하고, 이 장치는 동기화 포트(synchronization port)에 의하여 동기화되고 동기화 포트를 통하여 시스템 클럭(system clock)과 프레임 동기 신호가 송수신된다. 시스템 클럭 즉 비트 클럭(bit clock)은 SDH/SONET 신호로부터 얻어질 수 있다. 만약 이 신호가 얻어질 수 없다면 비트 클럭은 내장된 발진 회로로부터 얻을 수 있다. 프레임 동기 신호(frame sync signal)는 SONET/SDH 표준에 의해 프레임의 제일 앞쪽에 나타나는 A1 및/또는 A2 바이트에 의하여 얻어질 수 있다. 위에 언급한 미국 특허 US-A-5,257,261과 비교하여 볼 때 본 발명은 동기화 신호를 얻기 위하여 프레임의 페이로드(payload)내의 바이트(J1)를 이용하지 않아도 되도록 고안되었다. 따라서 본 발명은 기존의 장치와 대조적으로 SONET/SDH 표준을 완전히 따르고 있다. 각각의 모듈이 동작하는 클럭 속도는 모듈이 독립 모드로 사용되는가 또는 STM-4, STM-4c, STM-64 등의 신호들을 매핑하는데 사용되는가와는 무관하다는 것이 이 발명의 또다른 장점이라 할 수 있다.

이러한 기본 모듈의 바람직한 실시 형태에는 다른 기본 모듈과의 인터페이스가 있는 스크램블링부가 제공되어 인접한 모듈간의 부호화 시퀀스(coding sequence)의 수평적인 상호 교환을 가능하게 한다. 기본 모듈의 이러한 변형은 기본 모듈을 연접 신호(concatenated signal)에 사용하게 하는 것을 가능하게 한다.

또 다른 바람직한 실시 형태는 ATM 어댑터부(Asynchronous Transfer Mode adapter section)로 구성되는데, 그것은 기본 송신 모듈의 경우 원칙적으로 자기동기 스크램블러(self-synchronized scrambler)이다. 표준에 규정된 바에 의하면 그것의 생성 다항식은

x⁴³+1

이다. 기본 수신 모듈의 경우 동일한 다항식에 근거를 두는 디스크램블러로 대체된다. ATM 섹션은 데이터 스트림에 비트나 바이트를 채우는 수단과 다음 단으로 데이터를 송신할 때 이러한 채워진 정보를 추출하여 ATM 셀 페이로드 스크램블링이 워드정렬된 채로 가능하도록 하는 수단을 포함한다. 다섯 바이트의 셀 헤더(cell header)는 스크램블되지 않는다. 사용자로부터 셀 헤더를 받지 못하는 경우 아이들 셀(idle cell)들이 삽입되거나(송신 방향) 또는 제거된다(수신 방향).

본 발명의 특징이라 할 수 있는 상기의 기능과 또다른 새로운 기능들은 첨부된 특허청구범위에 설명되어 있다. 그러나 바람직한 실시 형태뿐만 아니라 발명 그 자체 및 목적과 장점은 첨부된 도면과 아래의 도시된 실시예의 상세한 설명을 결부하여 읽는 경우 가장 잘 이해될 수 있다.

도 1은 최대 STM-N의 SDH 신호 계층에 대한 개관적인 도면

도 2는 표준에 규정되어 있는 VC-4 컨테이너가 있는 STM-1 신호를 나타내는 도면

도 3a는 본 발명에 의한 전송(transmit) 기본 모듈(base module)의 도면

도 3b는 본 발명에 의한 수신(transmit) 기본 모듈(base module)의 도면

도 4a, 4b는 도 3a와 도 3b의 실시예에 의한 ATM 섹션의 세부도면

도 5는 프레임 동기화된 스크램블링부의 세부도면

도 6은 4개의 기본 모듈을 접속하여 4개의 ATM식 종신호를 하나의 STM-4 신호로 매핑하는 장치의 도면

도 7은 4개의 기본 모듈을 접속하여 STM-4c 신호를 ATM 622 Mbit/sec의 신호로 매핑하는 장치의 도면

도 8은 4개의 기본 모듈을 접속하여 ATM 622 Mbit/sec의 신호를 STM-4c 신호로 매핑하는 장치의 도면

도 9는 16개의 기본 모듈을 접속하여 4개의 ATM 622 Mbit/sec의 신호를 하나의 STM-16신호로 매핑하는 장치의 도면

발명의 실시 모드

도 3a와 도 3b는 본 발명의 모듈의 예를 보여주고 있다. 도 3a에 도시된 모듈은 ATM 데이터 형태로 되어 있는 155 Mbit/s ATM 셀 스트림을 송신 방향의 SONET/SDH STM-1 신호로 매핑한다. 도 3b에 나타난 모듈은 SONET/SDH 표준의 STM-1 신호를 수신 방향의 155 Mbit/s ATM 셀 스트림으로 매핑한다. 상기한 바와 같이 Tx는 송신 방향을, Rx는 수신 방향을 나타낸다. 도 3a와 도 3b에 나타난 모듈들은 전송율을 변화시키지는 않는다. 이들의 작용은 데이터 형태를 매핑시키는 것이다. 편의를 위하여 위에 나타난 전송율들은 근사치를 나타내고 실제로는 아이들 셀(idle cell)이나 비트 채움(bit stuffing)에 의해 왜곡될 수 있다.

만약 모듈이 ATM 셀 스트림 대신에 다른 종 데이터 스트림(tributary data stream)을 STM-1 형태의 신호와 인터페이스시키게 되면

(i)Tx 모듈의 ATM 아이들 셀 삽입(ATM idle cell insertion)과 셀 페이로드 스크램블(cell payload scramble)기능 및

(ii)Rx 모듈의 ATM 아이들 셀 제거(ATM idle cell discard)와 셀 페이로드 디스크램블(cell payload descramble)기능

은 디스에이블되거나 바이패스되거나 다른 종류의 데이터 스트림을 STM-1 신호로 매핑한 해당 부분으로 대체될 수 있다.

도 3에 나타난 모듈은 도면상의 다양한 기능 블록들에 의해 도시된 바와 같은 기본적인 하위기능들을 갖는다. 프레임 표시 기능(frame delineation function)은 Rx 모듈에만 필요하다. Tx 와 Rx 모듈의 다른 하위기능 블록(subfunction block)은 각각 서로 대칭이다.

도 3에 나타난 블록들에 의하여 수행되는 SONET/SDH 표준을 따르는 하위기능에 대한 세부 사항들은 ITU 표준 권고안(G series)에서 찾을 수 있다. 이러한 제안은 관계 기술분야에 종사하는 사람에게 모두 알려져 있고 공개적으로 얻을 수 있다. 특히 관심 있는 부분은 G.707, G.708, G709 와 G.70X이고 이것은 전부 여기서 본 발명의 설명의 일부로 규정되는 G.782, Types and General Characteristic of Synchronous Digital Hierarchy (SDH) Equipment, 보고서 COM XV-R 110-E 와 G.783, Characteristics of Synchronous Digital Hierarchy(SDH) Equipment Functional Blocks, 보고서 COM XV-R 11O-E와 함께 전의 것들을 요약한 것이다. 현존하는 모든 스크램블링 메커니즘의 방식의 세부 사항은 B.G. Lee and S.C. Lee의 Scrambling Techniques for Digital Transmission, Springer Verlag, London 1994에서 추가로 광범위하게 기술되어 있다. 이러한 표준에 설명된 기능과 도 3의 기능 블록들에 의하여 수행되는 기본적인 하위기능은 모든 SONET/SDH 프로세서 시스템에 공통된 것이다. 실시예의 그러한 기능들에 대한 자세한 설명은 당업자에게 추가적인 지식을 제공하지 못하고 오히려 본 발명의 다른 관계 있는 기능에 주목하지 못하게 할 수도 있으므로 장치내의 각 모듈간에 (수평)정보 교환을 설명하는데 도움을 줄 수 있다고 생각되는 기능들을 제외하고는 자세한 설명은 생략되었다.

본 발명에 의하면 도 3의 모듈들은 상기한 표준에 합치하기 위한 하위기능을 능가하는 더 많은 기능을 가지고 있다.

첫 번째 기능으로 다수의 모듈간(inter-module) 병렬 또는 직렬 인터페이스 또는 포트들이 있는 것이다. 이러한 인터페이스들은 송신기의 경우는 T0 - T8로 도 3a에, 수신기의 경우는 R0 - R8로 도 3b에 명시되어 있다.

인터페이스 T0, T1과 R0, R1은 몇개 모듈의 배열에 ATM 622 Mbit/s 같은 연접한 ATM 신호가 통과되는 경우에 사용된다. 주로 자기-동기화(self-synchronized)된 디-/스크램블러로 구성된 각 모듈의 ATM 부는 원칙적으로 완전한 데이터 스트림에의 접근을 필요로 한다. 스크램블링에서 더 나아가서 ATM 부는 ATM 스크램블링부에 워드 정렬된(word aligned) 입력을 공급하기 위하여 필요한 채움과 비움 기능(stuffing and destuffing function)을 제공하고 있다. 채움과 비움 기능은 이미 알려진 기술이고 이 실시예에서는 데이터를 다음 섹션으로 송신할 때 아이들 클럭 주기(idle clock cycle)를 추가하거나 감소시켜서 이를 구현하고 있다.

이러한 기능을 수행하기 위하여 셀 스크램블러의 전후에 완전한 데이터 스트림, 즉 N*8 비트를 액세스할 필요가 있다. 높은 클럭 속도를 피하기 위하여 완전한 N*8 비트 신호가 모듈간에 교환되어야 한다. 그러므로 T0과 T1은 3*N*8 비트를 수신 및 송신하도록 설계되었다. STM-4c의 수신기의 경우 인터페이스 R0과 R1은 디스크램블링과 디팩킹(depacking)에 있어서 같은 정보 플로우(information flow)를 다루게 된다. 위에 언급한 바와 같이 이 숫자들이, 예를 들면 점대점(point-to-point)(오직 인접 모듈과 직접 접속하는 경우), 버스를 바탕으로 하거나(bus based) 단점대다점(single-point-to-multipoint) 또는 다점대단점(multipoint-to-single-point) 또는 스위치를 바탕으로 하는(switch-based)(Nx8 비트 스위치) 것과 같이, 이 수평 신호가 구현되는 경우 셀 인터페이스의 비트 폭(bit width)이 반드시 관련되는 것은 아니다.

도 4a는 Tx 모듈이 독립 모드로 동작할 때, 즉 8 비트의 ATM 셀 스트림을 위한 자기-동기화(self-synchronized)된 스크램블러일 때의 ATM 스크램블링부의 구성의 세부 사항을 도시하고 있다. ITU의 권고에 의하면 셀 헤더(cell header)는 스크램블되지 않는다. 따라서 그것은 멀티플렉서 M1을 통하여 포트 O2로 곧바로 출력된다(스크램블러 클럭킹이 디스에이블되고 입력포트 l2가 출력 O1로 접속됨). 페이로드는 XOR 어레이를 통과하여 스크램블되고(스크램블러 클럭킹이 인에이블됨) 멀티플렉서 M1을 통하여 포트 O2로 출력된다(입력포트 l1이 출력 O1로 접속). 레지스터 블록인 C1 에서 C6 는 레지스터 C5 와 C6로부터 나온 피드백과 함께 생성 다항식인

x⁴³+1

에 기초한 병렬 램덤 시퀀스 발생(parallel random sequence generation)을 나타낸다. 자기동기화된 스크램블러 원칙의 성질상 최초 시작 시의 프리세팅(presetting)만 필요할 뿐 그 이후에는 스크램블러의 주기적인 재동기화(re-synchronization)를 필요로 하지 않는다.

도 4b는 32 비트 ATM 셀 스트림을 위한 Tx 모듈의 자기동기화된 스크램블러의 구성을 도시하고 있고 이 ATM 셀 스트림은 멀티플렉싱되어 4개의 모듈로 분배전송된다. 페이로드는 상기 설명한 바와 같이 데이터 버스에 대하여 워드정렬되어 있고 필요한 채움(stuffing)은 셀 헤더 뒤 또는 앞쪽에 나타난다. 이 경우에도 셀 헤더는 스크램블되지 않고 멀티플렉서 M1을 통하여 결국 O2로 출력된다(입력포트 l2가 출력 O1로 접속되고, 스크램블러 클럭킹이 디스에이블됨). 페이로드는 XOR 어레이를 통과하여 스크램블되고(스크램블러 클럭킹이 인에이블됨) 멀티플렉서 M1을 통하여 셀들을 다시 백-투-백으로 팩킹하여(비움) 결국 포트 O2로 출력된다(입력포트 l1이 출력 O1로 접속). 4x8비트의 데이터 버스폭을 위한 다항식

x⁴³+1

을 구현하기 위하여 4개의 모듈은 독립 모드의 경우(도 4a)에서 사용된 레지스터들의 집합을 사용하고 있다. 따라서 두 개의 모듈에는 8비트 레지스터 단인 C1이(구성은 도 4b에 도시), 세 번째 모듈에는 두 개의 직렬 접속된 8비트 레지스터 단(도 4a의 C1, C2)이, 그리고 네 번째 모듈에는 직렬 접속된 한 개의 8비트와 한 개의 3비트 레지스터 단(도 4a의 C1, C6)이 사용되고 있다. 위의 모듈에서 XOR 어레이로의 피드백은 항상 이웃하는 모듈의 최종 레지스터 단에서 따오게 된다. 그러므로 모든 모듈의 최종 레지스터 단의 모든 출력은 T0 와 T1을 통하여 모든 모듈간에 상호 교환된다.

인터페이스 T2(R2)와 T3(R3)은 각각 개개로 수집되고 계산된 B3 값을 한 모듈에서 이웃하는 다른 모듈까지 전송하는데 사용된다(도 3a, 도 3b 참조). 이 인터페이스들은 스위칭 로직 (11, 13)에 접속되며, 스위칭 로직(11, 13)은 독립 모드에서는 B3 계산부의 출력을 POH 삽입부(Tx모듈의 경우) 또는 POH 추출부/B3 검증부로 보내게 된다. 몇개의 모듈이 상호 접속되어 하나의 장치를 구성하는 경우 스위칭 로직은 a) 첫 번째 모듈에서는 인터페이스 T2(R2)를 통하여 B3 계산 출력을 장치 내의 다음 모듈에 전달하도록 스위칭되고; b) 중간에 있는 모듈에서는 한 개의 오퍼런드(operand)는 내부의 B3 계산부의 출력이 되고 두 번째 오퍼런드는 인터페이스 T3(R3)을 통하여 수신되는 입력이 되어 XOR 연산을 수행하도록 스위칭되고 XOR연산의 결과를 인터페이스 T2(R2)를 통하여 전달하며; c)장치의 최종 모듈에서는 동일한 XOR 연산을 수행하도록 스위칭되나 그 연산 결과를 각각 POH 삽입부 또는 POH 추출부/B3 검증부로 보내게 된다.

인터페이스 T6(R6)와 T7(R7)은 모듈별로 수집되고 계산된 B1 값들을 한 모듈로부터 이웃하는 모듈로 보내는데 이용된다. 이러한 인터페이스들은 스위칭 로직 (12, 14)과 접속되어 있으며, 스위칭 로직(12, 14)은 독립 모드에서는 B1 계산부의 출력을 SOH 삽입부(Tx 모듈의 경우) 또는 SOH 추출부/B1 검증부로 보내게 된다. 몇개의 모듈이 상호 접속되어 하나의 장치를 구성하는 경우 스위칭 로직은 a) 첫 번째 모듈에서는 인터페이스 T6(R6)을 통하여 B1 연산 출력을 장치 내의 다음 모듈에 전달하도록 스위칭되고; b) 중간에 있는 모듈에서는 한 개의 오퍼런드는 내부의 B1 계산부의 출력이 되고 두 번째 오퍼런드는 인터페이스 T7(R7)을 통하여 수신되는 입력이 되어 XOR 연산을 수행하도록 스위칭되고 XOR 연산의 결과를 인터페이스 T6(R6)을 통하여 전달하며; c)장치의 최종 모듈에서는 동일한 XOR 연산을 수행하도록 스위칭되나 그 연산 결과를 각각 SOH 삽입부 또는 SOH 추출부/B1 검증부로 보내게 된다.

STM-1 보다 상위의 SONET/SDH 신호(예를 들면 STM-4, STM-4c)의 경우 인터페이스 T4와 T5는 SONET/SDH 프레임 동기화된 병렬 스크램블러의 개개의 비트 위치로부터 또는 비트 위치로의 피드백 정보의 교환을 나타낸다. 이 경우에도 이미 알고 있는 프레임 동기화된 스크램블링에 대한 세부 사항을 설명하지 않고도 각각의 스크램블러 또는 디스크램블러는 modulo-2에다 데이터 스트림과 같은 수의 비트 수를 더한 것을 내용으로 하는 레지스터 체인(register chain)으로 생각할 수 있다. 그러나 레지스터의 내용은 다음 클럭 사이클에 레지스터 내용을 생성하기 위한 피드백으로서 또한 요구된다. 따라서 각 모듈 내의 스크램블러는 원칙적으로 155 기본 신호(STM-1)보다 큰 신호를 매핑할 때는 다른 모듈의 레지스터의 레지스터 내용에 관계되는 정보를 필요로 한다. 그러나 레지스터의 내용은 특성 다항식, 즉 생성 다항식에 의해 결정되는 주기성이 있으므로 한 모듈의 레지스터 내용의 송신만을 필요로 하는 변형된 피드백 구성이 가능하다.

이 구성은 도 5에 의해 명백히 알 수 있는데 도 5는 STM-4(c)의 경우에 해당하는 4개의 모듈의 배열 내의 스크램블링을 도시하고 있다. 각 모듈의 스크램블링부는 8개의 레지스터(55)의 체인을 포함하고 그 레지스터의 내용은 폭이 8비트인 데이터 스트림(56)에 병렬로 더해진다. 또한 각 모듈은 스크램블러가 필요로 하는 피드백을 제공하기 위하여 레지스터들의 내용 C가 접속되는 XOR 어레이를 포함한다. 독립 모드에서는 XOR 어레이는 내부 레지스터 체인, 즉 오른쪽에서 첫 번째 모듈의 경우 C0 ∼ C7로부터 입력을 받는다. 폭이 32bit인 데이터 스트림 D0 ∼ D31이 4개의 병렬 모듈에 의해 처리되는 경우 이 모듈은 다른 모든 모듈의 레지스터 내용, 즉 C8 ∼ C31을 받거나 위에 설명한 바와 같이 오직 단 하나의 레지스터 체인, 즉 C24 ~ C31의 레지스터 내용을 받는다. 후자는 도 5의 예에 도시되어 있다. XOR 어레이는 서로 다른 구성으로 스위칭될 수 있다. 모든 가능한 배열, 즉 4, 16 또는 그 이상의 모듈들을 결합하는 경우에 대한 모듈 내의 다른 XOR 어레이 구성을 제공하는 것은 그런 장치의 수가 제한되어 있고 XOR 어레이 디자인의 조합 로직이 별로 복잡하지 않으므로 당업자에게 큰 문제가 되지 않는다. 다항식

x⁷+x⁶+1

과 바이트(레지스터 C25 ∼ C31)로부터 유일하게 취한 피드백에 대한 XOR 어레이의 배열을 결정하는 각각의 레지스터에 대한 결합 함수(combinational function)는 다음 방정식에 의하여 주어진다.

C31,in = C25,out + C27,out + C28,out + C29,out

C30,in = C25,out + C26,out + C27,out + C28,out + C31,out

C29,in = C26,out + C27,out + C30,out + C31,out

C28,in = C25,out + C26,out + C29,out + C30,out

C27,in = C28,out + C29,out + C31

C26,in = C27,out + C28,out + C30,out

C25,in = C26,out + C27,out + C29,out

C24,in = C25,out + C26,out + C28,out

C23,in = C27,out + C31,out

C22,in = C26,out + C30,out

C21,in = C25,out + C29,out

C20,in = C25,out + C28,out + C31,out

C19,in = C25,out + C27,out + C30,out + C31,out

C18,in = C25,out + C26,out + C29,out + C30,out + C31,out

C17,in = C28,out + C29,out + C30,out + C31,out

C16,in = C27,out + C28,out + C29,out + C30,out

C15,in = C26,out + C27,out + C28,out + C29,out

C14,in = C25,out + C26,out + C27,out + C28,out

C13,in = C26,out + C27,out + C31,out

C12,in = C25,out + C26,out + C30,out

C11,in = C29,out + C31,out

C10,in = C28,out + C30,out

C9,in = C27,out + C29,out

C8,in = C26,out + C28,out

C7,in = C25,out + C27,out

C6,in = C25,out + C26,out + C31,out

C5,in = C30,out + C31,out

C4,in = C29,out + C30,out

C3,in = C28,out + C29,out

C2,in = C27,out + C28,out

C1,in = C26,out + C27,out

C0,in = C25,out + C26,out

수신기의 경우 인터페이스 R4 와 R5는 SONET/SDH 프레임 병렬 프레임 동기화 디스크램블링에 대한 동일한 정보 플로우를 다룬다.

이러한 인터페이스들을 지원하기 위한 모쥴간 기능(intra-module)의 적절한 스위칭 방식은 본 발명의 두 번째 부가적인 특징으로 볼 수 있다. 모듈의 레지스터들은 따라서 모듈 자신과는 다른 Rx 또는 Tx 모듈로부터 입력을 받을 수 있다. 이러한 확장성으로 인하여 기본 모듈은 원하는 대로 구성될 수 있다. 상술한 것과 더불어 몇개 모듈의 특정한 배열에 대한 경우 상이한 구성이 이하에 설명될 것이다.

세 번째 부가적인 기능에는 시스템 클럭과 프레임 동기 신호를 교환하기 위한 동기화 포트 T8, R8이 있다. 동기화 포트는 몇 개의 동작 모드를 선택할 수 있게 하는 구성 레지스터(configuration register)를 포함하고 있다. 만약 Tx 모듈과 SONET/SDH 라인을 사용할 수 있는 경우에는 클럭추출회로는 비트 클럭, 바이트 클럭과 프레임 동기 신호를 제공한다. 이러한 신호들은 곧 설치되어 있는 모든 Rx 모듈과 그 구성 요소로 분배된다. 클럭추출회로는 광-전기 신호 매핑(optical-to-electrical signal conversion)과 멀티플렉싱 기기 사이에 위치한다. 다양한 클럭 신호, 특히 중요한 프레임 동기화 신호는 병렬로, 즉 멀티플렉싱 장치와 각각의 모듈로 동시에 분배되거나 장치의 어느 한 모듈로 집중적으로 보내져 결국에는 그 모듈이 동기화 포트를 통하여 다른 모듈에 병렬(point-tomultipoint) 또는 직렬(이웃하는 모듈간의 점대점 전송)로 신호를 보낼 수 있다. 후자는 매스터-슬레이브 모드(master-slave mode)로 볼 수 있다. 매스터-슬레이브 모드에서는 프레임 동기화 신호는 각 모듈에 지연시간을 가지고 전달된다. 그러나 이러한 지연시간이 고정되어 있으므로 그 효과는 각 모듈의 데이터 플로우가 정확히 동기화될 수 있도록 적절한 프리셋 타이머(preset timers), 카운터(counters), 또는 버퍼(buffers)에 의하여 쉽게 상쇄할 수 있다. 클럭 추출은 또한 이 모듈 중의 한 개에 통합될 수 있다. 그러나 이러한 대안은 본 발명의 중요한 면인 모듈방식의 접근법에 역행하는 것이다.

다른 클럭 동작 모드에는 동일한 기판 또는 칩 상에 모듈로서 설치되거나 또는 전 시스템의 일부로서, 즉 별도의 기판상에 설치된 내부 발진회로가 포함되어 있다. 상이한 클럭 회로들은 어느 하나가 작동을 중지하는 경우 다른 하나가 대체할 수 있도록 스위칭 수단에 의하여 접속되어 있다.

이러한 부가적인 특징을 결합함으로써 모듈을 본 발명에 부합하여, 즉 단독으로 또는 유사한 모듈들의 결합으로서 동작시킬 수 있게 된다. 이러한 기능들은 선행 기술과 관련하여 이 출원의 앞부분에서 설명된 공지된 SONET/SDH 인터페이스에는 존재하지 않는다. 모듈은 그 자체만으로도 표준에 부합하고 게다가 다른 유사한 모듈과 함께 조화를 이루어 사용될 수 있는 기능이 있다.

앞서 소개된 모듈은 포괄적이며, 이는 다시 말해 즉 어떤 레벨의 SONET/SDH 표준 신호를 처리할 수 있는 어떤 SONET/SDH 프로세서도 구성할 수 있도록 사용될 수 있다는 의미이다. 클럭 속도(시스템 클럭)가 모든 레벨에 대하여 일정하다는 것(예를 들면 STM-64 신호조차도 19.44 MHz의 클럭 속도를 갖는다)은 본 발명의 매우 중요한 장점이다. STM-4 와 STM-16 레벨의 SONET/SDH 프로세서의 예가 도 6 내지 도 9에서 도시되어 있다. 모듈간(inter-module)의 인터페이스와 모듈들의 레지스터의 정확한 기능은 이하에 설명되어 있다. GSTM-1은 이하에서 본 발명에 의한 'generic STM-1 module'의 약어로 쓰인다.

STM-1 모드에서 본 발명의 모듈의 기능:

도 3a 와 도 3b의 장치에서, 모듈들은 기본 STM-1 모드로 동작한다. 이 모드에서는 각각의 모듈이 독립적으로 동작한다. 그러기 위해서 이들의 스위칭 장치 (11, 12 및 13, 14)는 내부접속 3-1로 된다. 다른 모든 인터페이스는 IGNORE-상태로 된다. 따라서 나머지 인터페이스는 STM-1 모드로 동작하지 않는 것으로 간주된다. 그러한 모듈들이 이미 다른 모듈과 접속되어 있다면 접속된 채로 놔두는 것도 가능하다. 스위칭 소자들이 제대로 되어 있는 경우 이것은 그 모듈들의 기능에 아무런 영향을 미치지 않는다.

STM-4 모드에서 본 발명의 모듈의 기능:

STM-4 모드에서는 도 6에 도시된 바와 같이 4개의 GSTM-1 Tx 방식의 모듈들이 서로 접속되어 있다. 이러한 장치에서뿐만 아니라 이하의 모든 장치에서 모듈들은 위에서 설명한 바와 같이 스크램블링 데이터를 교환하기 위하여 T4와 T5 인터페이스에 의하여 서로 접속되어 있다. 또한 왼쪽으로부터 두 번째에서 네 번째까지의 GSTM-1 Tx 모듈의 T6 인터페이스는 GSTM-1 모듈의 첫 번째에서 세 번째까지의 T7 인터페이스와 각각 접속되어 있다. 이에 해당하는 스위치 구성은 오른쪽 모듈은 3-2이고 가운데 모듈은 3-2/4-2 이다. 첫 번째 GSTM-1 Tx 모듈은 3-1/4-1의 스위치 구성에 따라, 즉 내부적으로 접속되어 있다. 이 구성의 경우 내부의 B1 계산은 세 모듈의 SOH 삽입부와 더 이상 접속되지 않는다. 이 모듈들에서는 내부의 B1 삽입이 디스에이블된다. 위에서 설명한 바와 같이, 그 때문에 네 번째와 첫 번째 GSTM-1 모듈간에 레지스터 체인이 설정된다. 동작시에는 두 번째에서 네 번째 GSTM-1 모듈의 비트-인터리브드 패리티-8 바이트(Bit-interleaved parity-8 bytes)가 순차적으로 첫 번째 GSTM-1 모듈로 보내진다. GSTM-1에서 비트-인터리브드 패리티-8 바이트는 함께 XOR 된다. 이 연산의 결과는 한 바이트이고 B1 바이트라 불린다.

B1 바이트는 STM-N 신호의 SOH의 일부분이다. 이 바이트는 SONET/SDH 네트워크 상의 리피터에 사용되는 SOH의 일부에 상주한다. 이 부분의 오버헤드 부분은 RSOH(regenerator section overhead)이다(도 2 참조). 리피터는 남아 있는 SONET/SDH 프레임의 전부를 감지하기 위해서 이 부분을 사용한다. B1 바이트의 특별한 기능은 STM-N 신호의 에러를 감지하는 것이다. B1 바이트는 STM-N 신호가 스크램블된 후에 STM-N 신호의 이전 프레임의 모든 비트들에 의하여 계산되고 스크램블링 전의 현재 STM-N 신호에 포함되어 있다.

B1 바이트를 계산하는데 관계된 모든 바이트를 쉬프트(shift)하고 XOR 연산을 하는데 걸리는 시간은 SONET/SDH 프레임의 첫 번째 행을 전송하는데 걸리는 시간이다. 이것은 이전의 전 프레임이 전송돼서 B1 바이트의 계산에 필요한 정보가 GSTM-1 Tx 모듈을 통과하였을 것을 필요로 하고 STM-4 프레임의 두 번째 행에서 B1 바이트가 전송되는 첫 번째 바이트이므로 B1 바이트의 계산은 프레임의 두 번째 행의 전송의 시작이 있기 전에 완료되어야 하기 때문이다. 따라서 B1 바이트의 계산은 STM-4 신호의 현재 프레임의 첫 번째 행이 전송되는 시간 내에만 가능하다. 이 시간은 전 프레임이 전송되는데 걸리는 시간을 프레임의 행의 수로 나눈 시간, 즉 14 ㎲이다. STM-4 신호(9.6 Gb/s)에 있어서도 한 바이트를 쉬프트하고 XOR 연산을 하는데 주어지는 시간은 여전히 220 ㎱정도나 된다. 이것은 명백하게도 현재의 CMOS 기술에 의하여 뒷받침된다. 약 19MHz(50 ㎱) 정도의 클럭에 의하여 트리거(trigger)되는 모쥴들은 사실상 더 빠른 전송율에 대해서도 사용 가능하다.

도 6의 장치에서, B1 바이트는 위에서 설명한 비트-인터리브드 패리티-8 바이트를 직렬로 접속하여 계산된다. SOH의 나머지는 GSTM-1 모듈의 네 개의 STM-1 SOH로부터 바이트-멀티플렉스된다. 이것은 4개의 GSTM-1 모듈의 출력을 받는 멀티플렉서에 의하여 행하여질 수 있는 간단한 멀티플렉싱 연산이다. 멀티플렉서는 본 발명의 장치 중 622 Mbit/s STM-4 신호의 속도로 동작하여야 하는 유일한 부분이다.

도 6은 STM-4 Tx 모듈을 도시하고 있다. 이와 유사하게 4개의 GSTM-1 Rx 모듈을 조합하여 STM-4 신호를 받아들이게 함으로써 STM-4 신호를 도 6에 도시된 방법과 반대 방법에 의하여 각각의 종신호로 매핑할 수 있다.

STM-4c 신호를 전송 속도가 622 Mbit/s인 단일 ATM 셀 스트림으로 매핑하려면 도 7에 도시된 장치를 이용할 수 있다. 이 장치는 622 Mbit/s STM-4c 신호를 받아서 622 Mbit/s ATM 신호로 매핑한다. 이를 위하여 STM-4c 신호는:

(i)먼저 4개의 155 Mbit/s의 데이터 스트림으로 디멀티플렉스되고

(ii)도 3b(3a)와 관련하여 각각 설명된 구성으로 병렬로 동작하는 4개의 GSTM-1 Rx 모듈에 의하여 처리되고

(iii)단일 622 Mbit/s ATM 신호로 멀티플렉싱된다.

STM-4c 신호는 단일의 연접된 페이로드를 가지고 있다. 이 페이로드는 도 7에 도시된 배치의 네 개의 GSTM-1 Rx 모듈로 분배된다.

STM-4c 모드에서 네 개의 GSTM-1 Rx 유형 모듈은 도 7에 도시된 바와 같이 서로 접속되어 있다. 이미 위에서 설명한 바와 같이 스크램블링 데이터를 교환하기 위하여 R4 와 R5 간의 상호 접속은 변경이 없다. 또한, 왼쪽에서 두 번째에서 네 번째 GSTM-1 Rx 모듈의 R6 인터페이스는 첫 번째에서 세 번째 GSTM-1 모듈의 R7 인터페이스에 각각 접속되어 있다. 이에 해당하는 스위치(14)의 구성은 오른쪽 모듈은 3-2이고 가운데 모듈에 있어서는 3-2/4-2 이다. 첫 번째 GSTM-1 Rx 모듈은 3-1/4-1 의 스위치 구성, 즉 내부적으로 접속되어 있다. 이 구성에서는 내부의 B1 계산부는 세 개의 모듈의 SOH 삽입부에 더 이상 접속되어 있지 않다. 이 모듈들에서 내부의 B1 삽입은 디스에이블된다. 위에서 설명한 바와 같이 이에 의해서 네 번째와 첫 번째 GSTM-1 모듈간에 레지스터 체인이 성립된다. 동작시 두 번째에서 네 번째 GSTM-1 모듈의 비트-인터리브드 패리티-8 바이트는 순차적으로 첫 번째 GSTM-1 모듈로 전달된다. GSTM-1 모듈에서 비트-인터리브드 패리티-8 바이트는 함께 XOR 연산된다. 이 연산의 결과는 한 바이트로서 이것은 B1 바이트라 불린다. 계산된 B1 바이트는 뒤따르는 STM-4c 신호(프레임)의 SOH로부터 추출된 것과 비교된다.

BIP-8 B3 바이트는 STM-4c 신호의 페이로드를 보호하고 SONET/SDH 표준의 일부분이다. 이 바이트는 경로 오차 검출(path error monitoring)(POH)을 위한 가상 컨테이너의 내부에 위치하고 있고 스크램블링 전에 바로 전의 가상 컨테이너의 모든 비트에 의해 계산된다. 계산의 결과인 BIP-8 바이트는 스크램블링 전에 현재의 가상 컨테이너의 B3 바이트 위치에 놓이게 된다. BIP-8 B1 바이트에 있어서와 마찬가지로, BIP-8 B3 바이트는 SONET/SDH하의 표준 데이터 프레임 형식의 일부이다. 그러나 몇개의 별개의 모듈에 있어서 B3 바이트를 계산하는 방법을 제공하는 것은 본 발명의 독특한 기능이다. 본 출원의 도 7에 도시된 본 발명의 배열에 의하면 BIP-3 B3 바이트는 모든 GSTM-1 Rx 모듈의 B3 바이트로부터 조합된다. BIP-3 B3 바이트의 계산은 BIP-8 B1 바이트의 계산과 유사하다.

이 장치에서는 모듈들이 B3의 계산과 검사를 위하여 R2 와 R3 인터페이스에 의하여 접속되어 있다. 왼쪽에서 두 번째에서 네 번째 GSTM-1 Rx 모듈의 R2 인터페이스는 첫 번째에서 세 번째 GSTM-1 모듈의 R3 인터페이스에 각각 접속되어 있다. 이에 해당하는 스위치의 구성은 오른쪽 모듈은 3-2이고 가운데 모듈에 있어서는 3-2/4-2이다. 첫 번째 GSTM-1 Rx 모듈은 3-1/4-1의 스위치 구성, 즉 내부적으로 접속되어 있다. 이 구성에서는 내부의 B3 계산부는 세 개의 모듈의 SOH 삽입부에 더 이상 접속되어 있지 않다. 이 모듈들에서 내부의 B3 삽입은 디스에이블된다. 위에서 설명한 바와 같이 이에 의해서 네 번째와 첫 번째 GSTM-1 모듈간에 레지스터 체인이 설정된다. 동작시 두 번째에서 네 번째 GSTM-1 모듈의 비트-인터리브드 패리티-8 바이트는 순차적으로 첫 번째 GSTM-1 모듈로 전달된다. GSTM-1 모듈에서 비트-인터리브드 패리티-8 바이트는 함께 XOR 된다. 이 연산의 결과는 한 바이트로서 이것은 B3 바이트라 불린다. 계산된 B3 바이트는 뒤따르는 STM-4c 신호(프레임)의 POH로부터 추출된 것과 비교된다.

이 배치에서 프레임 스크램블링부의 R4, R5 인터페이스는 위에 설명한 바와 같이 레지스터 내용의 상호 교환을 위하여 접속되어 있다.

도 7의 STM-4c 수신기에서 모듈들은 또한 ATM 섹션의 인터페이스 R0, R1에 의해 접속되어 있다. 두 번째에서 네 번째 GSTM-1 Rx 모듈의 R0 인터페이스는 첫 번째에서 세 번째 GSTM-1 모듈의 R1 인터페이스에 각각 접속되어 있다. 이 인터페이스들의 기능은 도 4a 와 도 4b를 참조하여 위에 설명되어 있다.

마지막으로, 도 7의 개개의 GSTM-1 Rx 모듈들은 R8 인터페이스가 디멀티플렉서에 접속되어 있다. 이 R8 인터페이스들은 SOH0의 A1 바이트가 A2 바이트로의 변동되는 것을 추출함으로써 수행되는 추출 및 프레임 정렬 프로세스를 행한다. GSTM-1 모듈의 모든 네 개의 프레임 표시 기능이 모두 R8 인터페이스에서 A1에서 A2로의 변동을 추출했음을 표시하게 되면 STM-4c 프레임이 표시된다. 이러한 구성은 SONET/SDH와 관계된 기능이 없어도 디멀티플렉서 단을 사용 가능하게 한다. 그럼에도 불구하고 디멀티플렉서는 바이트와 프레임 정렬이 완결될 때까지 R8 인터페이스의 요청에 의하여 비트 쉬프트 연산(bit shift operation)을 수행할 수 있어야 한다. 그러나 디멀티플렉서가 바이트와 프레임 정렬 기능(예를 들면 직렬 쉬프트 레지스터와 적절한 비교기에 의하여)을 수행하더라도 본 발명의 모듈성은 유지된다. 이 경우 인터페이스 R8은 디멀티플렉서의 프레임 정렬 추적 프로세스(frame alignment hunting process)를 초기화하는 신호와 프레임 정렬 상태 신호를 제어하도록 변형될 수 있다.

모듈의 모든 동작은 클럭 버스 T8, R8에 의하여 동기화되는데, 이 클럭 버스 T8, R8에 의하여 첫 번째 매스터 모듈(master module)이 프레임 동기화 신호를 뒤따르는 슬레이브 모듈(slave module)에 보내게 된다. 프레임 동기 신호가 STM 페이로드의 특정한 바이트의 도달에 모듈을 동기화하지 않고도 시스템 클럭 신호로부터 얻어질 수 있다는 것을 주목해야 한다.

도 8은 STM-4c 송신기를 도시하고 있다. 이 장치의 기능은 원칙적으로 STM-4c 신호가 생성된다는 점을 제외하고는 도 7의 수신기의 기능과 유사하다. 디멀티플렉서의 역할을 명확히 하기 위해서는 622 Mbit/s ATM 데이터 스트림은 바이트들의 시퀀스로 구성된다는 사실을 명심하여야 한다. 이 바이트들은 차례로 디멀티플렉서에 의하여 네 개의 GSTM-1 Tx 모듈에 주기적으로 분배된다. 따라서 ATM 데이터 스트림의 첫 번째, 다섯 번째, 아홉 번째 등의 바이트들은 첫 번째 GSTM-1 Tx 모듈에 전달된다. 그러므로 SDH 신호의 가상 컨테이너에 삽입될 데이터가 분할되어 네 개의 GSTM-1 Tx 모듈에 분배된다는 것이 명확하다. 그러나 네 개의 GSTM-1 Tx 모듈 각각에서 수행되는 B1 계산 기능의 결과는 도시된 바와 같이 T6과 T7 인터페이스의 접속에 의하여 모아질 수 있기 때문에 BIP-8 B1 바이트는 도 8에 도시된 본 발명에 의한 장치에 의하여 여전히 계산될 수 있다. 이와 유사하게 네 개의 GSTM-1 Tx 모듈에서 수행되는 B3 바이트 계산 결과는 T2, T3 인터페이스의 접속에 의하여 조합된다.

BIP-8 B1 바이트는 모든 STM-N 신호에 대하여 계산된다는 점을 주목하여야 한다. 그러나 BIP-8 B3 바이트는 연접 신호의 페이로드를 보호하도록 설계되었으므로 SONET/SDH 표준에 의하여 연접 신호인 경우에만 계산된다.

도 9의 장치는 본 발명의 모듈을 이용하여 구성된 STM-16 송신기를 도시하고 있다. 도면의 형태상 모든 구성 요소들이 이미 위에서 설명되었으므로 대부분의 번호와 식별 레이블은 생략되었고 결과적으로 모듈의 각 부의 상호 접속만이 도시되고 있다.

이 회로는 네 개의 STM-4c 신호를 멀티플렉스한다. 이 장치에는 모든 16개의 GSTM-1 모듈에 걸쳐 있는 B1 레지스터 체인이 있는 네 개의 STM-4c 송신기가 있다. BIP-8 B1 바이트는 이 레지스터 체인에 의하여 계산되므로 STM-16 프레임의 모든 비트를 커버한다. 이와 유사한 구성은 각각 155 Mbit/s인 16개의 ATM 데이터 스트림을 하나의 STM-16 신호로 매핑하는데 사용될 수 있다. 이 장치에서는 ATM 쪽에는 멀티플렉싱이 필요하지 않다.

도 9의 장치에서 모두 16개의 GSTM-1 Tx 모듈들이 다른 SONET/SDH 신호 레벨과 신호를 주고받는 GSTM-1 모듈과 동일한 클럭 속도로 동작하는 점을 주목하여야 한다. 이 경우에도 155 Mbit/s 보다 높은 전송율에서 동작하여야 하는 것은 멀티플렉서와 디멀티플렉서뿐이다. 이 실시예에서 한 개의 멀티플렉서는 2.488 Mbit/s에서 동작하고 4개의 디멀티플렉서는 622 Mbit/s에서 동작한다.

도 6에서 도 9까지의 실시예는 GSTM-1 Tx 와 Rx 모듈을 고차의 SONET/SDH 신호를 위하여 어떻게 배열하여야 하는지를 설명하고 있다. 본 발명에 의한 고차의 SONET/SDH 신호의 처리를 위한 장치에서 GSTM-1 모듈들의 클럭 속도는 독립적으로 동작할 때와 같다는 것을 주목하는 것이 중요하다. 이러한 모듈들의 병렬 동작은 데이터 통로의 폭(data path width)을 증가시키고 따라서 시스템의 처리량을 증가시킨다. 특정한 고차의 SONET/SDH 신호의 속도로 매핑되는 것은 GSTM-1 구조의 일부가 아닌 멀티플렉서 단에서이다. SDH/SONET 쪽의 멀티플렉서 및/또는 디멀티플렉서는 이 장치에 있어서 고차의 SONET/SDH 신호의 최고 속도에서 동작하는 유일한 구성 요소이다. SONET/SDH 데이터 프레임과 관련된 복잡한 제어 기능은 따라서 병렬 GSTM-1 모듈에 분배되어 SONET/SDH 기능을 제공하는 추가단(additional stage)이 불필요하게 된다.

명백하게도 STM-16 또는 STM-16c 용 수신기는 도 9에 도시된 방법과 유사한 방법으로 구성할 수 있다. 마찬가지로 본 발명에 의하여 GSTM-1 모듈의 기본 구성을 되풀이하여 STM-64용 송신기와 수신기 모두를 구성할 수 있다. 그것들의 인터페이스는 본 명세서의 도 6에서 도 9에 도시된 구성과 유사하게 접속되어야 한다.

본 발명은 본 명세서에서 예로 든 155 Mbit/s보다 낮은 클럭 속도를 가지는 모듈에도 확장될 수 있다. 예를 들면 SONET STS-1 신호 레벨에 적합한 클럭 속도를 갖는 모듈을 구성할 수 있다. 그러한 세 개의 모듈을 도 6에서 도 9에 도시된 것과 유사하게 접속하면 STM-1 신호 레벨과 인터페이스할 수 있도록 할 수 있다. 그러한 STS-1 모듈은 51.84 Mbit/s의 클럭 속도를 가질 것이다. 사실상, 어떠한 종속 데이터 스트림도 그 종속 데이터 스트림과 같은 클럭 속도를 갖는 올바른 수의 모듈을 접속함으로써 STM-N 신호를 인터페이스할 수 있다.

Claims

데이터 신호를 표준(예를 들면 SONET/SDH) 데이터 프레임 신호로 매핑하거나 그 역으로 매핑하는 데이터 처리 모듈에 있어서,

① 헤더(예를 들면 POH/SOH 헤더 또는 AU-포인터 헤더) 삽입 또는 추출 수단과,

② 스크램블링 수단과,

③ 최소 둘 이상의 오차 추출 신호(B1, B3)의 값을 결정하는 수단과,

④ 상기한 두 개의 오차 추출 신호 중 첫 번째(B1)와 관련된 신호를 수신 또는 송신하기 위한 같은 종류의 이웃하는 모듈과 접속 가능한 최소한 둘 이상의 인터페이스(T6, T7; R6, R7)를 가지는 첫 번째 (B1) 스위칭 수단(11; 13)과,

⑤ 상기한 두 개의 오차 추출 신호 중 두 번째(B3)와 관련된 신호를 수신 또는 송신하기 위한 같은 종류의 이웃하는 모듈과 접속 가능한 둘 이상의 인터페이스(T2, T3; R2, R3)를 가지는 두 번째(B3) 스위칭 수단(11; 13)과,

⑥ 이웃하는 같은 종류의 모듈과 접속 가능한, 프레임 동기 신호를 송신하기 위한 동기화 포트와,

⑦상기 스크램블링 수단을 같은 종류의 모듈의 스크램블링 수단과 접속하기 위한 인터페이스(T4, T5; R4, R5)

를 포함하는 모듈.
제 1 항에 있어서,

ATM 셀 페이로드를 스크램블링 또는 디스크램블링하기 위한 ATM 어댑터부를 더 포함하며, 상기 어댑터부는 같은 종류의 이웃하는 모듈의 ATM 어댑터부와 접속하기 위한 인터페이스(T0, T1; R0, R1)를 가지는 모듈.
제 1 항에 의한 다수의 모듈과 장치와 상기 모쥴의 데이터 신호를 인터리빙하기 위한 멀티플렉싱 수단(MUX)을 더 포함하는 장치.
제 1 항에 의한 다수의 모듈과 상기 모듈의 데이터 신호를 인터리빙하기 위한 멀티플렉싱 수단을 포함하는 장치에 있어서, 상기 다수의 모듈은 균등한 클럭 속도를 가지며 상기 클럭 속도는 상기 멀티플렉싱 수단을 동작시키기 위한 클럭 속도보다 낮은 장치.