JPS5877674A - 試験パタ−ン発生装置 - Google Patents
試験パタ−ン発生装置Info
- Publication number
- JPS5877674A JPS5877674A JP56176037A JP17603781A JPS5877674A JP S5877674 A JPS5877674 A JP S5877674A JP 56176037 A JP56176037 A JP 56176037A JP 17603781 A JP17603781 A JP 17603781A JP S5877674 A JPS5877674 A JP S5877674A
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- JP
- Japan
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- test pattern
- address
- instruction
- micro
- test
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/26—Functional testing
- G06F11/263—Generation of test inputs, e.g. test vectors, patterns or sequences ; with adaptation of the tested hardware for testability with external testers
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、ＩＣ試験装置の試験パターン発生装置に関す
るものである。
るものである。
一般的に、ＩＣ試験装置にてＩＣを試験する場合、あら
かじめ被測定ＩＣ（以降ＤＶＴと称す）の種類毎に試験
パター／を準備し、この試験パターンｆ：ＩＣ試験装置
に入力し、内蔵するパターン発生部に一時的に蓄え、試
験実行時にスタートアドレスから順次最終アドレスまで
ＤＶＴに印加し、この時のＤＶＴからの出力と試験パタ
ーン内の期待出力を比較することによ５ｎｖ’ｒを検査
する。
かじめ被測定ＩＣ（以降ＤＶＴと称す）の種類毎に試験
パター／を準備し、この試験パターンｆ：ＩＣ試験装置
に入力し、内蔵するパターン発生部に一時的に蓄え、試
験実行時にスタートアドレスから順次最終アドレスまで
ＤＶＴに印加し、この時のＤＶＴからの出力と試験パタ
ーン内の期待出力を比較することによ５ｎｖ’ｒを検査
する。
近年ＩＣの集積度１機能は飛躍的に向上し、試験に必要
な試験パターンも長大な量となｐつつある為、ＩＣ試験
装置において本試験パターン１に：Ｖ＆納する試験パタ
ーン発生部の試験パター／記憶容量本長大なものが請求
される様になって色でおり、試験パターン発生装置では
試験パターンの容量を減らす種々の工夫がなされている
。例えば、試験パターン内の一部を繰返し使用可能とす
る様、試験パターン内にサブルーチンを設定可能とした
り、ジャンプ命令によ）試験パターンの発生順序を任意
に変更可能としたＬ試験パターン内のあるｌアドレスの
＋を指定した回数だけ発生させる様な方法がとられてい
る。（以後この様な試験パターン内で使用されるジャン
プ命令、サブルーチン命令等を総称してマイクロ命令と
称する）。試験パターンを一時的に記憶しておき、試験
実行時に順次試験パターンを発生する方式の試験パター
ン発生装置において、試験パターンの１パターン毎ニマ
イクロ命令を付加することにょυ、試験パターンの発生
順序の変更及び内容が同一な試験パターンの一部を重複
しての使用が可能となる。
な試験パターンも長大な量となｐつつある為、ＩＣ試験
装置において本試験パターン１に：Ｖ＆納する試験パタ
ーン発生部の試験パター／記憶容量本長大なものが請求
される様になって色でおり、試験パターン発生装置では
試験パターンの容量を減らす種々の工夫がなされている
。例えば、試験パターン内の一部を繰返し使用可能とす
る様、試験パターン内にサブルーチンを設定可能とした
り、ジャンプ命令によ）試験パターンの発生順序を任意
に変更可能としたＬ試験パターン内のあるｌアドレスの
＋を指定した回数だけ発生させる様な方法がとられてい
る。（以後この様な試験パターン内で使用されるジャン
プ命令、サブルーチン命令等を総称してマイクロ命令と
称する）。試験パターンを一時的に記憶しておき、試験
実行時に順次試験パターンを発生する方式の試験パター
ン発生装置において、試験パターンの１パターン毎ニマ
イクロ命令を付加することにょυ、試験パターンの発生
順序の変更及び内容が同一な試験パターンの一部を重複
しての使用が可能となる。
ＤＶＴが不良となり九場合には、不良解析情報として、
不良となった試験パターンのアドレス。
不良となった試験パターンのアドレス。
不良の発生したＤＶＴのピンナンバー、ＤＶＴへの入力
情報等が得られる。しかし１重複して使用されている試
験パターンの一部で不良が発生した場合、不良原因調査
の過程においてこれらの情報だけでは明確にならない為
試験パターンの発生アドレス順序に従って試験パターン
をトレースする必要がでてくるが、試験パターン容量が
長大な場合非常に困難な作業となる。更にＤＶＴその４
のが原因でな（ＩＣ試験装置の誤動作によって不良とな
った場合には、ＤＶＴの端子で入出力波形をオシロスコ
ープ等によシ、試験条件と一致しているかを確認する必
要が生じる。通常、ＩＣ試験装置においては、測定機能
、測定精度を、ＤｖＴを測定する前にチェックできる様
、チェックプログラムが準備されている。しかし、マイ
クロ命令をもつ試験パターン発生装置では、試験パター
ン内の任意のアドレスにおいて、マイクロ命令が使用で
きる為、全アドレスにわたりマイクロ命令のすべての組
合せをチェックしなければならないが、Ｆｕｌｌハター
ン容量の長大化、アドレスとマイクロ命令の組合せの多
さ等から、不可能である。よってｔチェックプログラム
では、マイクロ命令を限定したシ、試験パターン記憶部
のアドレスを制限してチェックを行っている。しかし％
ＤＶＴ試験パターンでは、使用されるマイクロ命令とア
ドレスの関係は、ＤＶＴ毎に非常にランダムである為、
チェックフログラムでは、異常が判定されなくても、Ｄ
ＶＴの試験実行時に、試験パターン発生装置に誤動作が
生じる場合がある。この様な原因の解明には、試験パタ
ーンを発生アドレス順にトレースする必要がある為、多
大な時間が貫される。
情報等が得られる。しかし１重複して使用されている試
験パターンの一部で不良が発生した場合、不良原因調査
の過程においてこれらの情報だけでは明確にならない為
試験パターンの発生アドレス順序に従って試験パターン
をトレースする必要がでてくるが、試験パターン容量が
長大な場合非常に困難な作業となる。更にＤＶＴその４
のが原因でな（ＩＣ試験装置の誤動作によって不良とな
った場合には、ＤＶＴの端子で入出力波形をオシロスコ
ープ等によシ、試験条件と一致しているかを確認する必
要が生じる。通常、ＩＣ試験装置においては、測定機能
、測定精度を、ＤｖＴを測定する前にチェックできる様
、チェックプログラムが準備されている。しかし、マイ
クロ命令をもつ試験パターン発生装置では、試験パター
ン内の任意のアドレスにおいて、マイクロ命令が使用で
きる為、全アドレスにわたりマイクロ命令のすべての組
合せをチェックしなければならないが、Ｆｕｌｌハター
ン容量の長大化、アドレスとマイクロ命令の組合せの多
さ等から、不可能である。よってｔチェックプログラム
では、マイクロ命令を限定したシ、試験パターン記憶部
のアドレスを制限してチェックを行っている。しかし％
ＤＶＴ試験パターンでは、使用されるマイクロ命令とア
ドレスの関係は、ＤＶＴ毎に非常にランダムである為、
チェックフログラムでは、異常が判定されなくても、Ｄ
ＶＴの試験実行時に、試験パターン発生装置に誤動作が
生じる場合がある。この様な原因の解明には、試験パタ
ーンを発生アドレス順にトレースする必要がある為、多
大な時間が貫される。
本発明では、これらのマイクロ命令機能をもつ試験パタ
ーン発生装置において、試験パターンの発生順序がマイ
クロ命令で指定され九様に発生された事をチェック可能
し九、マイクロ命令機能をもつ試験パターン発生装置を
提供することにある。
ーン発生装置において、試験パターンの発生順序がマイ
クロ命令で指定され九様に発生された事をチェック可能
し九、マイクロ命令機能をもつ試験パターン発生装置を
提供することにある。
従来のマイクロ命令機能をもつ試験パターン発生装置に
ついて第１図を用いて説明する。１は、ＩＣ試験装置を
制御する制御ＣＰＵに接続されるチーｆｉバスｒ２は試
験パターンのアドレス毎のマイクロ命令を記憶しておく
マイクロ命令記憶部。
ついて第１図を用いて説明する。１は、ＩＣ試験装置を
制御する制御ＣＰＵに接続されるチーｆｉバスｒ２は試
験パターンのアドレス毎のマイクロ命令を記憶しておく
マイクロ命令記憶部。
３は試験パターンを一時的に記憶しておき試験実行時に
試験パターンを発生する試験パターン記憶部、４はマイ
クロ命令記憶部２及び試験パターン記憶部３の発生アド
レスを制御するアドレス制御部である。５は、試験実行
時にアドレス制御部４から与られたアドレスに従って試
験パターン記憶部３の内容が出力される端子である。こ
の端子の出力がＤＵＴへの入力情報及び期待値情報とな
る。
試験パターンを発生する試験パターン記憶部、４はマイ
クロ命令記憶部２及び試験パターン記憶部３の発生アド
レスを制御するアドレス制御部である。５は、試験実行
時にアドレス制御部４から与られたアドレスに従って試
験パターン記憶部３の内容が出力される端子である。こ
の端子の出力がＤＵＴへの入力情報及び期待値情報とな
る。
試験実行前に、ＤＶＴ毎に指定された試験パターンが制
御ＣＰＵからデータバス１を介して試験パターン記憶部
３へ、及びマイクロ命令記憶部２に、試験パターン記憶
部３−の各アドレス毎に対応するマイクロ命令が書き込
まれる。制御ＣＰＵがらデータバスｌを介してアドレス
制御部４へ試験実行命令がくると、アドレス制御部４か
らの出力Ａ６ ｚＡ４ に試験パターンの発生アドレス
が出力され、パターン記憶部３のアドレスの内容が端子
５ｂｏ−ｂｍ に出力される。及びマイクロ命令記憶部
２からこのアドレスの内容がアドレス制御部４）端子６
を介して入力され、アドレス制御部４ではこの内容を解
釈し、次の発生アドレスを決定しＡ０〜Ａ１に出力する
。
御ＣＰＵからデータバス１を介して試験パターン記憶部
３へ、及びマイクロ命令記憶部２に、試験パターン記憶
部３−の各アドレス毎に対応するマイクロ命令が書き込
まれる。制御ＣＰＵがらデータバスｌを介してアドレス
制御部４へ試験実行命令がくると、アドレス制御部４か
らの出力Ａ６ ｚＡ４ に試験パターンの発生アドレス
が出力され、パターン記憶部３のアドレスの内容が端子
５ｂｏ−ｂｍ に出力される。及びマイクロ命令記憶部
２からこのアドレスの内容がアドレス制御部４）端子６
を介して入力され、アドレス制御部４ではこの内容を解
釈し、次の発生アドレスを決定しＡ０〜Ａ１に出力する
。
飼エバ、マイクロ命令記憶部２のＣｌアドレスに次パタ
ーン発生アドレスｔ−０２に変更するジャンプ命令であ
るＪＵＭＰＣ２命令が入っており。
ーン発生アドレスｔ−０２に変更するジャンプ命令であ
るＪＵＭＰＣ２命令が入っており。
Ｃ３アドレスには、次パターン発生アドレスをＣＩ＋１
アドレスに変更するＪＵＭＰ 、Ｃ１＋ｘなる命令が
入っておシ、その他のアドレスには全て次アドレスを順
に発生させる命令が入っているとすると、試験パターン
発生は以下の様になる。
アドレスに変更するＪＵＭＰ 、Ｃ１＋ｘなる命令が
入っておシ、その他のアドレスには全て次アドレスを順
に発生させる命令が入っているとすると、試験パターン
発生は以下の様になる。
試験実行命令がアドレス制御部４に入力されると指定さ
れたスタートアドレスが端子Ａ０〜Ａ、 Ｋアドレス
信号として出力され、マイクロ命令記憶部２及び試験パ
ターン記憶部３へ入力され、試験パターン記憶部３から
は端子５ｂ０〜ｂ、にこのアドレスの内容が出力され、
マイクロ命令記憶部２の内容は、端子６ｔ−介してアド
レス制御部４へ入力される。アドレス制御部４では、こ
の内容を解釈し、次パターン発生アドレスを決定し端子
Ａ ｏ −Ａｌｌ に出力する。この様にして、スタ
ートアドレスから０１アドレスまで順次試験パターンを
発生していき、Ｃｌアドレスに到達するとマイクロ命令
記憶部２には％Ｊ ＵＭＰ Ｃ２命令が入っている為、
次パターン発生アドレスはＣ２アドレスに変更されＣ２
アドレスの試験パターン記憶部３の内容が端子５１）。
れたスタートアドレスが端子Ａ０〜Ａ、 Ｋアドレス
信号として出力され、マイクロ命令記憶部２及び試験パ
ターン記憶部３へ入力され、試験パターン記憶部３から
は端子５ｂ０〜ｂ、にこのアドレスの内容が出力され、
マイクロ命令記憶部２の内容は、端子６ｔ−介してアド
レス制御部４へ入力される。アドレス制御部４では、こ
の内容を解釈し、次パターン発生アドレスを決定し端子
Ａ ｏ −Ａｌｌ に出力する。この様にして、スタ
ートアドレスから０１アドレスまで順次試験パターンを
発生していき、Ｃｌアドレスに到達するとマイクロ命令
記憶部２には％Ｊ ＵＭＰ Ｃ２命令が入っている為、
次パターン発生アドレスはＣ２アドレスに変更されＣ２
アドレスの試験パターン記憶部３の内容が端子５１）。
％−に出力される。以下順に０２＋１．０２＋２ 、・
・・と実行されＣ３アドレスに到達するとマイクロ命令
記憶部２にはＪＵＭＰＣＩ＋１なる命令が入っている為
、次試験パターン発生アドレスは、ＣＩ＋１アドレスに
実行が移り、Ｃ１＋１アドレスの内容が試験パターン記
憶部３から端子５ｂｏ−ｂｒ、に出力される。以降Ｃ１
＋２．Ｃ１＋３・・・と最終アドレスまで実行される。
・・と実行されＣ３アドレスに到達するとマイクロ命令
記憶部２にはＪＵＭＰＣＩ＋１なる命令が入っている為
、次試験パターン発生アドレスは、ＣＩ＋１アドレスに
実行が移り、Ｃ１＋１アドレスの内容が試験パターン記
憶部３から端子５ｂｏ−ｂｒ、に出力される。以降Ｃ１
＋２．Ｃ１＋３・・・と最終アドレスまで実行される。
この蒔、マイクロ命令記憶部２にて、Ｃ１アト°レスの
ＪＵＭＰＣ２命令のジャンプ先アドレスであるＣ２の籠
が誤動作の為、他のアドレスに変更された場合、試験パ
ターンの発生順序が変更される為、試験中のＤＵＴは不
良となってしまう。ここでＤＵＴの不良原因調査が行な
われる。
ＪＵＭＰＣ２命令のジャンプ先アドレスであるＣ２の籠
が誤動作の為、他のアドレスに変更された場合、試験パ
ターンの発生順序が変更される為、試験中のＤＵＴは不
良となってしまう。ここでＤＵＴの不良原因調査が行な
われる。
とＯ時得られる不要解析情報を手がかシに調査する訳だ
が、結局はＤＵＴでの入出力波形と試験パターンをマイ
クロ命令記憶部２の内容に従って順次確認する会費が生
じる。しかし試験パターンが長大なものとな〕しかも、
ジャンプ命令が複数回使用され、サブルーチン命令によ
シ多重に同一パターンが使用されている場合では、試験
パターンの発生順序を確認するだけでも非常に時間を要
する。及び、この様なマイクロ命令記憶部２．アドレス
制御部４の誤動作は、同一アドレスに同一マイクロ命令
を使用しない他の品種では再現されにくい為、−見ＤＵ
Ｔの不良と判断され故障の発見が遅れる。
が、結局はＤＵＴでの入出力波形と試験パターンをマイ
クロ命令記憶部２の内容に従って順次確認する会費が生
じる。しかし試験パターンが長大なものとな〕しかも、
ジャンプ命令が複数回使用され、サブルーチン命令によ
シ多重に同一パターンが使用されている場合では、試験
パターンの発生順序を確認するだけでも非常に時間を要
する。及び、この様なマイクロ命令記憶部２．アドレス
制御部４の誤動作は、同一アドレスに同一マイクロ命令
を使用しない他の品種では再現されにくい為、−見ＤＵ
Ｔの不良と判断され故障の発見が遅れる。
本発明は、上記の様な試験パターン発生部の誤動作をＤ
ＵＴの試験中に監視で趣る様、試験パターン発生順序の
チェック様能をもつ試験パターン発生装置ｔｍ供するも
のである。
ＵＴの試験中に監視で趣る様、試験パターン発生順序の
チェック様能をもつ試験パターン発生装置ｔｍ供するも
のである。
本発明を図を用いて説明する。第２図は、本発明の一実
施例である。７はマイクロ命令検出部であり、８はマイ
クロ命令検出結果出力端子であり、９はアドレス制御部
からの出力Ａ Ｏ％ Ａ ｍ の加算回路部、１０は試
験パターン発生に用いられていル全ジャンプ命令のジャ
ンプ先アドレスの加算をあらかじめ演算しておき、その
演算結果が試験実行前に制御ＣＰＵからデータバス１を
介して格納される加算期待値記憶部である。１１は、試
験ノくターン発生終了時に加算回路部９の結果と加算期
待値記憶部ｌＯの内容を比較し、一致しているかどうか
を検出し一致していない場合には、端子１２に異常発生
信号を出力する比較判定部である。アドレス制御部４に
試験実行命令がくるとスタートアドレスがＡ Ｏ−Ａｍ
に出力され、試験パターン記憶部３の内容が４子５ｂ
Ｏｚｂｅａ に出力される。
施例である。７はマイクロ命令検出部であり、８はマイ
クロ命令検出結果出力端子であり、９はアドレス制御部
からの出力Ａ Ｏ％ Ａ ｍ の加算回路部、１０は試
験パターン発生に用いられていル全ジャンプ命令のジャ
ンプ先アドレスの加算をあらかじめ演算しておき、その
演算結果が試験実行前に制御ＣＰＵからデータバス１を
介して格納される加算期待値記憶部である。１１は、試
験ノくターン発生終了時に加算回路部９の結果と加算期
待値記憶部ｌＯの内容を比較し、一致しているかどうか
を検出し一致していない場合には、端子１２に異常発生
信号を出力する比較判定部である。アドレス制御部４に
試験実行命令がくるとスタートアドレスがＡ Ｏ−Ａｍ
に出力され、試験パターン記憶部３の内容が４子５ｂ
Ｏｚｂｅａ に出力される。
マイクロ命令記憶部２からはマイクロ命令が端子６に出
力され、マイクロ命令検出部７及びアドレス制御部４に
入力される。マイクロ命令検出部７では、常にアドレス
毎に実行されるマイクロ命令を監視し、マイクロ命令の
うちジャンプ命令がくると端子８に検出結果信号が出力
される。この信号を受けて、９ではこの時のＡ Ｏ−Ａ
ｍのアドレス情報すなわちジャンプ先アドレスをとり
こみ順次加算していく。この結果、試験パターンが全て
発生し終った時点では、加算回路部９には、ジャンプ先
アドレスの全ての加算結果が残ることになる。この加算
回路部９の結果と加算期待値記憶部１０の内容が比較判
定部１１で比較されもし一致していない場合、すなわち
ジャンプ命令のジャンプ先アドレスが誤動作した場合は
、端子１２に異常発生信号が出力される。すなわち、端
子１２の出力を監視することによシ、試験パターン発生
に用いられているジャンプ命令が正しく実行されたかど
うか判定可能となる訳である。
力され、マイクロ命令検出部７及びアドレス制御部４に
入力される。マイクロ命令検出部７では、常にアドレス
毎に実行されるマイクロ命令を監視し、マイクロ命令の
うちジャンプ命令がくると端子８に検出結果信号が出力
される。この信号を受けて、９ではこの時のＡ Ｏ−Ａ
ｍのアドレス情報すなわちジャンプ先アドレスをとり
こみ順次加算していく。この結果、試験パターンが全て
発生し終った時点では、加算回路部９には、ジャンプ先
アドレスの全ての加算結果が残ることになる。この加算
回路部９の結果と加算期待値記憶部１０の内容が比較判
定部１１で比較されもし一致していない場合、すなわち
ジャンプ命令のジャンプ先アドレスが誤動作した場合は
、端子１２に異常発生信号が出力される。すなわち、端
子１２の出力を監視することによシ、試験パターン発生
に用いられているジャンプ命令が正しく実行されたかど
うか判定可能となる訳である。
本発明を実施することにより、試験パターン発生におい
てジャンプ先アドレスの誤動作を試験パターン発生装置
で監視が可能となる。ＤＵＴが試験パターン発生装置の
誤動作で不良となっても早期に不良原因の判定が可能と
なシ原因調査も非常に簡便になる。また、マイクロ命令
検出部７での検出命令をジャンプ命令に限らず、その他
の試験パターンの発生Ｊｌ［Ｆ％を変更する様な命令、
サブルーチンコール命令等にも適用することにより、さ
らに試験パターン発生装置の誤動作検出効果は著しい亀
のとなる。
てジャンプ先アドレスの誤動作を試験パターン発生装置
で監視が可能となる。ＤＵＴが試験パターン発生装置の
誤動作で不良となっても早期に不良原因の判定が可能と
なシ原因調査も非常に簡便になる。また、マイクロ命令
検出部７での検出命令をジャンプ命令に限らず、その他
の試験パターンの発生Ｊｌ［Ｆ％を変更する様な命令、
サブルーチンコール命令等にも適用することにより、さ
らに試験パターン発生装置の誤動作検出効果は著しい亀
のとなる。
第１図は一般的なマイクロ命令機能をもつ試験パターン
発生装置のブロック図である。第２図は、本発明の一実
施例である。 なお図において、１・・・・・・データバス、２・・・
・・・マイクロ命令記憶部、３・・・・・・試験パシー
ン記憶部、４・・・・・・アドレス制御部、５・・・・
・・ＤＵＴへの試験パターン出力端子、６・・・・・・
マイクロ命令の出力端子、７・・・・・・マイクロ命令
検出部、８・・・・・・マイクロ命令検出結果出力端子
、９・・・・・・加算回路部、１０・・・・・・加算期
待値記憶部、１１・・・・・・比較判定部、１２・・・
・・・異常発生信号出力端子、である。
発生装置のブロック図である。第２図は、本発明の一実
施例である。 なお図において、１・・・・・・データバス、２・・・
・・・マイクロ命令記憶部、３・・・・・・試験パシー
ン記憶部、４・・・・・・アドレス制御部、５・・・・
・・ＤＵＴへの試験パターン出力端子、６・・・・・・
マイクロ命令の出力端子、７・・・・・・マイクロ命令
検出部、８・・・・・・マイクロ命令検出結果出力端子
、９・・・・・・加算回路部、１０・・・・・・加算期
待値記憶部、１１・・・・・・比較判定部、１２・・・
・・・異常発生信号出力端子、である。
Claims (1)
- マイクロ命令記憶部とアドレス制御部と試験パターン記
憶部からなる試験パターン発生装置において、試験パタ
ーン発生実行時に、前記マイクロ命令記憶部から出力さ
れるマイクロ命令を検出し、所定のマイクロ命令１に検
出したとき、前記アドレス制御部の出力アドレスを演算
し、該演算結果と試験パターンの格納前にあらかじめ演
算された籠とを比較することによシ、試験パターン発生
が正常に行なわれたことを監視する機能を具備した試験
パターン発生装置。２．
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56176037A JPS5877674A (ja) | 1981-11-02 | 1981-11-02 | 試験パタ−ン発生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56176037A JPS5877674A (ja) | 1981-11-02 | 1981-11-02 | 試験パタ−ン発生装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5877674A true JPS5877674A (ja) | 1983-05-11 |
Family
ID=16006612
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56176037A Pending JPS5877674A (ja) | 1981-11-02 | 1981-11-02 | 試験パタ−ン発生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5877674A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6074337U (ja) * | 1983-10-27 | 1985-05-24 | 安藤電気株式会社 | ランダムパタ−ン発生器 |
-
1981
- 1981-11-02 JP JP56176037A patent/JPS5877674A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6074337U (ja) * | 1983-10-27 | 1985-05-24 | 安藤電気株式会社 | ランダムパタ−ン発生器 |
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