JPS629937B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は、情報処理装置におけるマイクロプロ
グラム制御装置に関する。

従来、マイクロプログラム制御の情報処理装置
においては、制御記憶部から読出されるマイクロ
命令語データに付加されたハミングコードデータ
のチエツクなどにより、データの１ビツトあるい
は複数ビツトエラーを検出し、訂正可能なエラー
であればそれを修正して制御に用いるような方式
が一般に用いられている。

しかし、通常の装置動作状態では、エラー検出
が行なわれるのはあくまでも読出したデータが実
際にマイクロ命令として使用されようとする時点
であるので、たとえば訂正可能な１ビツトエラー
は見かけ上情報処理システムに対して影響を与え
ずにすんでも、訂正不可能な複数ビツトエラーな
どであれば、実行中のプログラム次第ではシステ
ムダウンにつながる可能性も十分あり、その影響
は大きい。

また、ある中央処理装置が他の装置に対して入
出力要求を出して応答待ちをしたり、あるいは実
行すべき命令や必要データを主記憶から受けとる
までの待ち時間、いわゆるアイドル状態において
は、マイクロ命令としてはとくに内部の演算制御
などを必要としないので、アイドル状態用に準備
されたほとんど有効動作を含まないマイクロ命令
を繰返し実行しながら待ち合わせるような方法を
とることが多く、そのために制御記憶へのアクセ
スだけは同一アドレスへ何度も行われるという無
駄が生じている。

本発明の目的は、このアイドル状態を利用して
制御記憶部の故障を早期に検出することにより、
エラーを含むデータを使用されないようにし、シ
ステムダウンなどの重大障害が発生する前に、そ
の装置をシステムから切離しするなどの適切な処
置がとれるようにしたマイクロプログラム制御装
置を提供することにある。

前記目的を達成するために、本発明によるマイ
クロプログラム制御装置はマイクロプログラムを
記憶する制御記憶部と、前記制御記憶部に格納さ
れているマイクロ命令の読出しアドレスを与える
マイクロ命令アドレスレジスタと、前記制御記憶
部のテストのための読出しアドレスを与えるテス
トアドレスレジスタと、前記マイクロ命令アドレ
スレジスタと前記テストアドレスレジスタとの出
力のいずれかを選択し、その選択出力を前記制御
記憶部の読出しアドレスとするアドレス切替手段
と、前記制御記憶部から読出されたマイクロ命令
語データの訂正可能エラーおよび訂正不可能エラ
ーの検出および訂正可能エラーの訂正を行なうエ
ラー検出訂正手段と、前記テストアドレスレジス
タの内容に、あらかじめ与えられた定数を加算す
るアドレス加算手段と、前記エラー検出訂正手段
において検出したエラーのアドレスおよびビツト
位置情報を登録し、外部の診断装置などにエラー
報告をするためのエラー報告手段と、装置が外部
とのインタフエースにおけるデータ待ちなどのた
めアイドル状態にあることを示すアイドル状態表
示手段とからなり、前記アイドル状態表示手段が
アイドル状態を表示したとき、前記制御記憶部か
ら読出されたマイクロ命令語による制御を抑止す
るとともに、前記加算器によつて更新されるテス
トアドレスレジスタのアドレスによつて前記制御
記憶部内のマイクロ命令を読出し訂正可能あるい
は訂正不可能なエラーを検出した場合、そのエラ
ーを事前に報告するように構成してある。

前記構成によれば、適宜エラーの発生した装置
を切離し、修理後再び組み込むことが容易とな
り、本発明の目的は完全に達成できる。

以下、図面を参照して本発明をさらに詳しく設
明する。

第１図は本発明実施例装置のブロツク図であ
る。図において、制御記憶１の読出しアドレスを
与えるレジスタはマイクロ命令アドレスレジスタ
２と、テストアドレスレジスタ６とがあり、その
いずれかの出力がアドレス切替回路３によつて選
択される。エラー検出訂正回路４は制御記憶１か
ら読出されたデータの訂正可能エラー、訂正不可
能エラーの有無を検出し、エラー無しなら読出し
たそのままのデータ、訂正可能エラーであれば訂
正後のデータを、マイクロ命令供給制御回路９を
経由して実際にマイクロ命令の使用される演算制
御部（図示せず）へと供給する。また、エラーが
有る場合は、エラー発生のマイクロ命令アドレス
およびビツト位置情報をエラー報告制御回路５に
登録する。このエラー報告制御回路５は、外部診
断装置あるいはオペレーテイングソフトウエアに
対してエラー報告を行なうためのインタフエース
を有している。アドレス加算器７は、テストアド
レスレジスタ６に対してあらかじめ定められた定
数を加算するためのものである。

さらに本発明の装置には、アイドル状態を表示
するためのフリツプフロツプ、アイドルフラグ８
がある。このアイドルフラグ８がオンの場合には
演算制御部に制御記憶１からの読出しデータをマ
イクロ命令として供給せずに、「有効動作は指定
なし」の形式のマイクロ命令パターンをマイクロ
命令供給制御回路９から演算制御部へ供給する。
また、アイドルフラグ８はアドレス切替回路３を
制御してテストアドレスレジスタ６の出力を制御
記憶１の読出しアドレスとして選択させ、さらに
テストアドレスレジスタ６の更新指示信号も兼ね
ている。エラー報告制御回路５もまたアイドルフ
ラグ８によりエラー報告タイミングを変えるよう
に制御される。

第２図は、本実施例装置の一動作例を示すタイ
ミングチヤートである。

本図に示すように、サイクル０においてマイク
ロ命令アドレスレジスタ２、テストアドレスレジ
スタ６にそれぞれａ，Ａが格納されているとす
る。またアイドルフラグ６はオフであるとする。
このときは、マイクロ命令アドレスレジスタ２の
出力つまり“ａ”がアドレス切替回路３により選
択され、ａ番地のマイクロ命令が制御記憶１より
読出され、エラー検出訂正回路４、マイクロ命令
供給制御回路９を経由して演算制御部へ供給され
る。もしａ番地のマイクロ命令データに訂正可能
エラーがある場合は、アドレス（“ａ”番地）情
報およびエラービツト位置情報はエラー報告制御
回路５に登録される。ただし、外部の診断装置な
どに対してただちにエラー報告することはせず、
とりあえずエラー検出訂正回路４で修正されたデ
ータをマイクロ命令として使用し処理を続行す
る。

エラー報告制御回路５に登録された訂正可能エ
ラーの発生回数、アドレス、ビツト位置などの情
報は、外部の診断装置が一定期間ごとにこれを収
集することもできるし、あるいはエラー報告制御
回路５自体にも一定頻度以上のエラー発生時の自
動報告機能を持たせ、収集することもできる。な
お、ａ番地のマイクロ命令データに訂正不可能な
エラーが発生すれば、その時点でエラー報告制御
回路５からただちに外部診断装置などに対してエ
ラー報告がなされ、命令の再試行あるいはエラー
装置のシステムからの切り離しなどの処理がなさ
れるようになつている。さて、サイクル１でｂ番
地のマイクロ命令実行後も、テストアドレスレジ
スタ６は値“Ａ”を保持している。これは、アイ
ドルフラグ８がオフの間はテストアドレスレジス
タ６の更新が抑止されるよう構成されているため
である。

サイクル２で引き続きｃ番地のマイクロ命令を
実行しようとした時点で、演算実行に必要なデー
タが準備できていないため演算制御部からの指示
でアイドルフラグ８がオンとなつたとする。この
ことにより、マイクロ命令供給制御回路９から
は、制御記憶１からの読出しデータにかかわら
ず、アイドル状態用マイクロ命令パターンが演算
制御部に供給され、演算制御部ではアイドル状態
の解除の制御以外は何も行なわれなくなる。それ
とともに、アドレス切替回路３はテストアドレス
レジスタ６の方を選択するためＡ番地のマイクロ
命令が読出され、エラー検出訂正回路４への入力
となる。

Ａ番地のデータにエラーがなければ、アイドル
フラグ８がオンであるので、そのままサイクル２
のおわりでテストアドレスレジスタ６を“Ａ＋
Ｎ”に更新してサイクル３に移る。

以後同様にして、アイドルフラグ８がオンであ
るサイクル５までのあいだに、Ａ，Ａ＋Ｎ，Ａ＋
2N，Ａ＋3Nの各番地のマイクロ命令を読出して
エラー有無のチエツクがなされる。

このとき、もしデータにエラーがあればそれが
エラー報告制御回路５に登録される。

ただし検出されたエラーが訂正不可能なエラー
であつても、ただちに外部診断装置に報告してエ
ラー処理を行なう前に、エラーの登録だけにとど
めておいて、現在処理中のプログラムの一定の切
れ目までは実行してから報告したり、あるいはた
だちにエラー報告するにしてもアイドル状態であ
ることを同時に報告することによりシステム全体
への影響を最小限にすることが可能である。

上記のようにサイクル２〜５の間、エラーチエ
ツクのためのいわばダミーのマイクロ命令読出し
の後、サイクル６からアイドルフラグ８がオフに
なると、本来のマイクロ命令シーケンスｃ番地の
実行に戻るためにアドレス切替回路３でマイクロ
命令アドレスレジスタ２側が選択される。そして
テストアドレスレジスタ６には“Ａ＋4N”が格
納されたまま更新抑止状態となり、次にアイドル
フラグ８がオンとなるまで保持される。サイクル
９，10では再びアイドルフラグ８がオンとなり、
Ａ＋4N，Ａ＋5N番地のマイクロ命令データがチ
エツクされる。このようにして装置がアイドル状
態になるたびに、テストアドレスレジスタ６を更
新しながら制御記憶１を読出してエラー検出訂正
回路４でエラー検出が行なえるので、装置の機能
を通常動作させながら、同時に制御記憶１の故障
が情報処理システムに致命的な影響を与えるよう
になる前に、エラー報告制御回路５からの報告で
保守者ないしはオペレーテイングソフトウエア
が、エラー発生装置をシステムから切離し、修理
後再びシステムに組み込んだりすることが容易に
なる。

なお、加算器７で加算する値Ｎは、全アドレス
を検索するにはＮ＝１であればよいし、あるいは
制御記憶１で使用する記憶回路素子のワード数な
どを考慮してたとえばＮ＝256などであつても効
果的である。

以上詳しく説明したように、本発明はアイドル
状態におけるマイクロ命令読出しアドレスを通常
の読出しアドレスとは別に設けて制御記憶部のテ
ストを装置の通常動作中に並行してできるように
することにより、マイクロプログラム制御形の情
報処理装置の信頼性、および保守性を向上させる
ことができる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロツク図、
第２図は第１図の実施例の装置の動作を説明する
ためのタイムチヤートである。 １…制御記憶部、２…マイクロ命令アドレスレ
ジスタ、３…アドレス切替回路、４…エラー検出
訂正回路、５…エラー報告制御回路、６…テスト
アドレスレジスタ、７…加算器、８…アイドルフ
ラグ（フリツプフロツプ）、９…マイクロ命令供
給制御回路。

Claims (1)

【特許請求の範囲】
1. １ マイクロプログラムを記憶する制御記憶部
   と、前記制御記憶部に格納されているマイクロ命
   令の読出しアドレスを与えるマイクロ命令アドレ
   スレジスタと、前記制御記憶部のテストのための
   読出しアドレスを与えるテストアドレスレジスタ
   と、前記マイクロ命令アドレスレジスタと前記テ
   ストアドレスレジスタとの出力のいずれかを選択
   し、その選択出力を前記制御記憶部の読出しアド
   レスとするアドレス切替手段と、前記制御記憶部
   から読出されたマイクロ命令語データの訂正可能
   エラーおよび訂正不可能エラーの検出および訂正
   可能エラーの訂正を行なうエラー検出訂正手段
   と、前記テストアドレスレジスタの内容にあらか
   じめ与えられた定数を加算するアドレス加算手段
   と、前記エラー検出訂正手段において、検出した
   エラーのアドレスおよびビツト位置情報を登録し
   外部の診断装置などにエラー報告をするためのエ
   ラー報告手段と、装置が外部とのインタフエース
   におけるデータ待ちなどのため、アイドル状態に
   することを示すアイドル状態表示手段とからな
   り、前記アイドル状態表示手段がアイドル状態を
   表示したとき前記制御記憶部から読出されたマイ
   クロ命令語による制御を抑止するとともに、前記
   加算器によつて更新されるテストアドレスレジス
   タのアドレスによつて、前記制御記憶部内のマイ
   クロ命令を読出し訂正可能あるいは訂正不可能な
   エラーを検出した場合、そのエラーを事前に報告
   するように構成したことを特徴とするマイクロプ
   ログラム制御装置。