JPH0478648U - - Google Patents

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JPH0478648U
JPH0478648U JP12147490U JP12147490U JPH0478648U JP H0478648 U JPH0478648 U JP H0478648U JP 12147490 U JP12147490 U JP 12147490U JP 12147490 U JP12147490 U JP 12147490U JP H0478648 U JPH0478648 U JP H0478648U
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Description

【図面の簡単な説明】
図は本考案の一実施例に係わるＣＰＵボードデ
バツグ装置を示すものであり、第１図は装置全体
を示す外観図、第２図は概略構成を示すブロツク
図、第３図および第４図は動作を示す流れ図、第
５図および第６図ばＣＲＴ表示装置に表示された
エラー情報を示す図である。 ２……ＣＲＴ表示装置、３……ソケツチ、５…
…キーボード、６……測定プローブ端子、７……
外部制御装置、９……ＣＰＵボード、１０……Ｒ
ＯＭ、１１……ＲＡＭ、１３……ＣＰＵソケツト
、１５……エミユレーシヨンＣＰＵ、１６……メ
インＣＰＵ、１９，２１……フロツピーデイスク
ドライブ装置。

Claims (1)

  1. 【実用新案登録請求の範囲】 少なくともＲＯＭ１０、ＲＡＭ１１等の記憶素
    子およびＣＰＵが搭載された試験対象としてのＣ
    ＰＵボード９におけるＣＰＵが取外されたＣＰＵ
    ソケツトに装着するための測定プローブ端子６と
    、エミユレーシヨンＣＰＵを装着するためのソケ
    ツト３と、前記エミユレーシヨンＣＰＵを動作さ
    せるためのエミユレーシヨンプログラムを記憶す
    るエミユレーシヨンメモリ２１と、前記エミユレ
    ーシヨンＣＰＵを前記エミユレーシヨンプログラ
    ムに従つて動作させて前記ＣＰＵボードに搭載さ
    れた前記記憶素子に記憶されたプログラムのデバ
    ツグ処理を行う主制御部１６と、デバツグ結果を
    表示するための表示装置２とを備えたＣＰＵボー
    ドデバツグ装置において、 前記ＣＰＵボードに搭載された記憶素子に対す
    る書込読出時のハード的エラーを検出するエラー
    チエツクプログラムを前記エミユレーシヨンメモ
    リ内に記憶し、前記主制御部は、前記デバツグ処
    理の他に、前記エラーチエツクプログラムに従つ
    て前記各記憶素子に対するハードエラーチエツク
    処理を実行するエラーチエツク処理手段とエラー
    チエツク結果を前記表示装置に表示するハードエ
    ラー表示制御手段とを有したことを特徴とするＣ
    ＰＵボードデバツグ装置。
JP1990121474U 1990-11-20 1990-11-20 Ｃｐｕボードデバッグ装置 Expired - Lifetime JP2557941Y2 (ja)

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JPH0478648U true JPH0478648U (ja) 1992-07-09
JP2557941Y2 JP2557941Y2 (ja) 1997-12-17

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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62260234A (ja) * 1986-05-07 1987-11-12 Omron Tateisi Electronics Co 故障診断装置
JPH0227231U (ja) * 1988-08-05 1990-02-22

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62260234A (ja) * 1986-05-07 1987-11-12 Omron Tateisi Electronics Co 故障診断装置
JPH0227231U (ja) * 1988-08-05 1990-02-22

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JP2557941Y2 (ja) 1997-12-17

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