JPS61279948A - マイクロプロセツサ用デバツグ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はマイクロプロセッサ用デバッグ装置のデバッグ
機能の改善に関するものである。

（従来の技術） プログラムをデバッグする場合、まずプログラムを実行
する前にマイクロプロセッサのレジスタ及びメモリ等に
条件を設定して、プログラムを先頭から実行させ、プロ
グラムの出口でブレーク（マイクロプロセッサの実行を
停止）させ、その俵にマイクロプロセッサのレジスタや
メモリの内容を確認することでプログラムが正しいかど
うかを判断する方法がある。

ところで、近年プログラム容量が増大し複雑化してきて
いるため上記のような方法でのデバッグ作業では到底能
率が悪く限度があった。そこで、このデバッグ作業を自
動化する方式が考えられた。

これはプログラムを実行させる前に入力条件を自動的に
生成、して設定し、前記と同様に実行又はブレークを行
い、その結果を予め記憶させておいた基準値と比較して
合否の判定を行うものである。

（問題点を解決するための手段） しかしながら、入力条件によっては、プログラムが暴走
したり、未定義領域のメモリをアクセスしたりするため
にバスエラーが生じ、予め設定しておいたブレークポイ
ントにプログラムが達しないことが起る。このため、プ
ログラムがブレークせず、−自動デバッグが途中で停止
してしまうという問題があった。

本発明の目的は、この様な問題点を解決しようとするも
ので、プログラム暴走やバスエラーの可能性のあるプロ
グラムでもデバッグ作業を自動化できる機能を持つマイ
クロプロセッサ用デバッグ装置を提供することにある。

（問題点を解決するための手段） この様な目的を達成するために、本発明では、予め設定
されたアドレスとターゲットマイクロプロセッサのアド
レスとが一致したときこのターゲットマイクロプロセッ
サの実行を停止する信号を発生するアドレスブレーク発
生回路と、予め設定された時間後にパルスを出力するタ
イマ回路と、 このタイマ回路の出力によりターゲットマイクロプロセ
ッサを強制的に停止する信号を出力する強制ブレーク発
生回路と、 ターゲットマイクロプロセッサの停止及び実行を制御す
るブレークコントロール回路と、各部に必要な制御信号
を発生するコントロールＣＰＵと、 ターゲットマイクロプロセッサのデータ交換を行うメモ
リと を具備し、ターゲットプログラムの実行の暴走又はバス
エラー等により前記アドレスブレーク回路によるターゲ
ットマイクロプロセッサ停止信号が得られなかったとき
には前記タイマ回路の出力によりターゲットマイクロプ
ロセッサの動作を強制的に停止し、ターゲットプログラ
ムのデバッグを連続的に自動で行うことができるように
したことを特徴とする。

（実施例） 以下図面を用いて本発明の詳細な説明する。図は本発明
に係るマイクロプロセッサ用デバッグ装置の一実施例を
示す構成図である。図において、１はターゲット・マイ
クロプロセッサ（以下マイクロプロセッサを単にμＰと
略す）２が組込まれるターゲットシステム、４はターゲ
ットアドレスが予め設定された値になったときブレーク
信号（Ｂ１）を発生するアドレスブレーク発生回路であ
る。５は強制ブレーク発生回路で、タイマ回路６より出
力される信号（Ｔ１）により強制的にターゲットμＰを
ブレークする信＠　（Ｂ２＞を出力するものである。タ
イマ回路６は基準クロックを計数するカウンタであり、
タイマの周期と起動はコントロールＣＰＬＪ７によって
制御され、出力（Ｔ１）は強制ブレーク回路５の入力へ
与え゛られる。

３はターゲットμＰ２とコントロールＣＰＬＩ　７のデ
ータの交換を行うためのメモリである。

８はプログラムメモリで、コンｌ−ロールＣＰＵ７が実
行するプログラムが記憶されており、この中に自動テス
ト用シーケンスとデータが格納されている。９はブレー
クコントロール回路で１．ター　　　　　Ｃ、ゲットμ
Ｐの動作を制御する機能を有し、プレー　　　　　）り
への介入、ブレークからの解除及びコントロー　　　　
　）１′ ミ ルＣＰＵ７とのデータを交換するための制御を行　　　
　　ゴう。　　　　　　　　　　　　　　　）≧ このような構成における動作を次に説明する。　　　　
　ｊ）“ まず、初期状態では、コントロールＣＰＵ７は強　　　
　　）【 制ブレーク回路５を通じてターゲットμＰ２をブ　　　
　　タ＝ レークする。強制ブレーク信号Ｂ２としては、例　　　
　　しえばターゲットμＰの割り込み信号であるＮＭＩ
（Ｎｏｏ　“°°３°ｂ１°　　Ｉ　ｎｔｅｒｒ”ｐｔ
　　）等が用０゛ら　　　　　・９れる。

コントロールＣＰＵ７は、プログラムメモリ８より自動
デバッグ用入力条件を読出し、これをメモリ３に格納す
る。その後コントロールｃｐｕ　７は、ブレークコント
ロール回路９を制御し、ターゲットμＰ２を通じてメモ
リ３に格納した条件をターゲットシステム内のメモリ（
図示せず）に蓄えたり、ターゲットμＰのレジスタに設
定したりする。

次にコントロールＣＰＵ７はアドレスブレーク発生回路
４にプログラムの出口アドレスを設定し、更にタイマ回
路６にタイムアウト時間を設定し、ブレークコントロー
ル回路９を通じてターゲットμＰ２をプログラムの入口
アドレスから実行させる。

ターゲットプログラムが出口アドレスに達すると、ブレ
ーク信号Ｂ１を出力してターゲットμＰをブレーク状態
にさせる。

コントロールＣＰＵ７はブレークが発生したことをブレ
ークコントロール回路９を通じてＷｌ識すると、ブレー
クコントロール回路を通じてターゲットμＰを制御し、
プログラムの実行結果をメモリ３に格納させる。その後
メモリ３の内容を読出し、プログラムメモリ８に予め蓄
えられている基準値と比較し、良否のチェックを行う。

一方ターゲットプログラムがプログラムの不具合により
出口アドレスに達しなかった場合は、前記タイムアウト
時間後にタイマ回路６から出力Ｔ１が出力され、これに
より強制ブレーク発生回路５がブレーク信号Ｂ２を出力
する。このようにして、ターゲットμＰはブレーク状態
になる。この場合実行結果は不良であるので、結果の良
否チェックは行わず次の入力条件へと進む。

このようにして自動デバッグの途中停止を防止すること
ができる。

なお、タイマ回路６は、必ずしもハードウェアで実現し
たタイマに限定されるものではなく、コントロールＣＰ
Ｕ７のソフトウェアで計数動作を行うタイマ（いわゆる
ソフトウェアタイマ）でもよく、同様の機能を実現する
ことができる。

（発明の効果） 以上説明したように、本発明によれば、従来のデバッグ
装置のハードウェア（アドレスブレーク機能と強制ブレ
ーク機能を含む）にタイマ手段を追加するだけでプログ
ラム暴走やバスエラーの可能性のあるプログラムでもデ
バッグ作業を自動化できるため、デバッグ作業の効率を
高めることができる。

【図面の簡単な説明】

図は本発明に係るマイクロプロセッサ用デバッグ装置の
一実施例を示す構成図である。 １・・・ターゲットシステム、２・・・ターゲットマイ
クロプロセッサ、３・・・メモリ、４・・・アドレスブ
レーク発生回路、５・・・強制ブレーク発生回路、６・
・・タイマ回路、７・・・コントロールＣＰＵ１８・・
・プログラムメモリ、９・・・ブレークコントロール回
路。

Claims (1)

1. 【特許請求の範囲】 予め設定されたアドレスとターゲットマイクロプロセッ
   サのアドレスとが一致したときこのターゲットマイクロ
   プロセッサの実行を停止する信号を発生するアドレスブ
   レーク発生回路と、 予め設定された時間後にパルスを出力するタイマ回路と
   、 このタイマ回路の出力によりターゲットマイクロプロセ
   ッサを強制的に停止する信号を出力する強制ブレーク発
   生回路と、 ターゲットマイクロプロセッサの停止及び実行を制御す
   るブレークコントロール回路と、 各部に必要な制御信号を発生するコントロールＣＰＵと
   、 ターゲットマイクロプロセッサのデータ交換を行うメモ
   リと を具備し、ターゲットプログラムの実行の暴走又はバス
   エラー等により前記アドレスブレーク回路によるターゲ
   ットマイクロプロセッサ停止信号が得られなかったとき
   には前記タイマ回路の出力によりターゲットマイクロプ
   ロセッサの動作を強制的に停止し、ターゲットプログラ
   ムのデバッグを連続的に自動で行うことができるように
   したことを特徴とするマイクロプロセッサ用デバッグ装
   置。