DE2835095A1 - Gekoppeltes, mikroprogrammiertes prozessorsystem - Google Patents
Gekoppeltes, mikroprogrammiertes prozessorsystemInfo
- Publication number
- DE2835095A1 DE2835095A1 DE19782835095 DE2835095A DE2835095A1 DE 2835095 A1 DE2835095 A1 DE 2835095A1 DE 19782835095 DE19782835095 DE 19782835095 DE 2835095 A DE2835095 A DE 2835095A DE 2835095 A1 DE2835095 A1 DE 2835095A1
- Authority
- DE
- Germany
- Prior art keywords
- microprogram
- control
- processor
- address
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000002457 bidirectional effect Effects 0.000 claims description 9
- 230000008878 coupling Effects 0.000 claims description 9
- 238000010168 coupling process Methods 0.000 claims description 9
- 238000005859 coupling reaction Methods 0.000 claims description 9
- 238000013507 mapping Methods 0.000 claims description 3
- 230000005540 biological transmission Effects 0.000 claims 2
- 238000012545 processing Methods 0.000 description 7
- 230000006870 function Effects 0.000 description 6
- 238000012546 transfer Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 5
- 230000008569 process Effects 0.000 description 5
- 238000004364 calculation method Methods 0.000 description 4
- 230000000903 blocking effect Effects 0.000 description 3
- 230000001419 dependent effect Effects 0.000 description 3
- XEEYBQQBJWHFJM-UHFFFAOYSA-N Iron Chemical compound [Fe] XEEYBQQBJWHFJM-UHFFFAOYSA-N 0.000 description 2
- 238000004891 communication Methods 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 239000004606 Fillers/Extenders Substances 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 230000006978 adaptation Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005284 excitation Effects 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 229910052742 iron Inorganic materials 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Software Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
Description
Gekoppeltes, mikroprogrammiertes Pro zessorsystem
Die vorliegende Erfindung bezieht sich, auf mikroprogrsminierbare,
digitale Prozessorsysteme.
Wie allgemein bekannt ist, bestehen zentrale Verarbeitungseinheiten (CPTJ) im allgemeinen aus einem Arithmetikteil
(ALU), einem allgemeinen Registersatz, einem Steuerteil oder Leitwerk und einer Speicher-Schnittstelle. Die zentrale
Verarbeitungseinheit (im folgenden GPlT genannt) kommuniziert mit einem externen Hauptspeicher und Eingabe-/Ausgabe-Kreisen.
Der Steuerteil der CPLT holt Befehle aus dem Hauptspeicher und decodiert diese, um die
benötigten Operationen abzuwickeln; der Steuerteil erzeugt sequentiell Signale, die die Datenwege innerhalb des Rechners
zwischen der arithmetischen Einheit, dem Hauptspeicher und verschiedenen internen Speicherelementen des Rechners
definieren. Das Leiten von Daten zwischen den Hauptspeicher-Maschinenregistern und der Ausgabeanordnung wird ebenfalls
durch einen solchen Steuerteil ausgeführt. Allgemein ge sagt, es werden spezielle Teile eines Mikroprogramm-Steuer—
909809/0845
TELEX 06-00 380
telekopierer
' S ; 2835055
Speichers durch einen Operationscode-Abbildungsspeicher adressiert und Unterabschnitte desselben werden nacheinander
durch eine Mikroprogramm-Ablaufsteuerung adressiert, um aufeinanderfolgende Ausgabebefehle zu erzeugen. Weiterhin
steuert eine "Verzweigungsadressenquelle den Mikroprogramm-Steuerspeicher,
um diesen in einer Weise zu errosieren, daß er, falls erforderlich, zu einem neuen
Abschnitt springt, von wo aus die sequentielle Arbeitsweise fortfahren kann. Derartige Systeme sind dem Fachmann
allgemein bekannt, eine detailliertere Beschreibung findet sich beispielsweise in der US-PS 3 953 833>
weiterhin in den US-Patentschriften 3 859 636 und 3 800 293. Hinsichtlich
der Beschreibung von mikroprogrammierten Digitalprozessoren, deren Bauteilen und deren Arbeitsweise sei auf
die folgenden Veröffentlichungen hingewiesen: "Designing the Maximum Performance into Bit-Sliced Mini
Computers" von Gerald i1. Muething, Jr., Seiten 91 bis 96
in "Electronics", 30.September 1976; der Artikel "The Bit
Sliced Bi-Polar Microprocessor .." von Gerald 1.Muething, Jr.
und Harvey L.Siegel, veröffentlicht anläßlich der National
Aeorspace und Electronics Conference am 19«Mai 1977 in
Dayton, Ohio.
Die Verbindung oder Kopplung mehrerer Mikroprozessoren zum Zwecke einer höheren Leistung, verglichen mit der Leistung
eines einzelnen Prozessois,ist in hohem Maße wünschenswert.
In der Vergangenheit wurde die Prozessor-Kommunikation auf
der Makroebene bezüglich Datenaustausch vornehmlich erreicht durch gemeinsame Benutzung des Speichers oder der
Eingabe-/Ausgabe-Geräte. Es ist in hohem Maße wünschenswert, ein Netzwerk aus zwei oder mehreren mikroprogrammierten digitalen Prozessoren zu schaffen, durch das die Notwendigkeit
umgangen wird, vorspezifizierte "masters" und
"slaves" in den gekoppelten Prozessornetzwerken zu verwenden,
so daß die Beziehung Master/Slave dynamisch variiert
909809/0845
2835035
werden kann, um die Prozessorelemente an die Datenverarbeitungsbelastung
anzupassen. Es ist ein weiteres Ziel der Erfindung, redundante Prozessorkonfigurationen zu schaffen,
welche zusätzliche Redundanz vermindern und die Verfügbarkeit und Zuverlässigkeit des Systems verbessern. Es ist
weiterhin wünsehenswert, Prozessor-Metzwerkkonfigurationen
zu schaffen, die auf einfache Weise eine externe Überwachung und Simulation der Steuerteile des Prozessors gestatten,
was beim lesten derartiger Prozessoren nützlich ist.
Bei bestimmten Ausführungsformen der vorliegenden Erfindung sind !Netzwerke aus mehreren gekoppelten, mikroprogrammierten
Digital-Prozessoren vorgesehen, die den Betrieb individueller Prozessoren unabhängig von den anderen, oder aber als gekoppelte
Prozessoren zum Übertragen von Echtzeit-Steuerinformation auf der Mikroebene gestatten, um Mikroprogrammsteuerung
zu erhalten, die von demjenigen Prozessor geliefert wird, der die die Steuerungssequenz bestimmenden Daten
verarbeitet. Die sich ergebende dynamische Master/Slave-Beziehung innerhalb des aus mehreren Prozessoren bestehenden
Netzwerks ermöglicht hohe Leistung, da es nicht notwendig ist, Dateninformation zu übertragen, die dazu verwendet
wird, die Mikroprogramm-Ablaufsteuerung zu beeinflussen. So kann beispielsweise zu manchen Zeiten der bidirektionale
Steuerspeieher-Adressbus des linken 16-Bit-Mikropro'zessors
von dem entsprechenden Adressbus des rechten 16-Bit-Prozessor entkoppelt sein, so daß beide gleichzeitig
16-Bit-Probleme lösen können. Zu anderen Zeiten ist es u.U. äußerst effizient, ein 32-Bit-Problem zu lösen,
indem selektiv die Mikroprogramm-Steuerspeicher-Adressbusse jedes Prozessors zusammengekoppelt werden, so daß das sich
ergebende, mehrere Prozessoren enthaltende Hetzwerk das 32-Bit-Problem in der kürzestmöglichen Zeit lösen kann. Wird
das 32-Bit-Problem durch einen 16-Bit-Prozessor gelöst, so
909809/0845
2835Q8S
würde die Ausf ührungszeit für dieses Problem beträclitlicli
erhöht werden, im Gegensatz zu der gekoppelten 32-Bit-Prozessor-Konfiguration.
Auf der anderen Seite löst ein 32-Bit-Prozessor ein 16-Bit-Problem ebensosclinell wie ein 16-Bit-Prozessor,
jedoch bleibt ein Teil der Hardware während der Ausführung des 16-Bit-Problems ungenutzt. Dadurch, daß
ein Netzwerk geschaffen wird, welches den Austausch von Mikroprogramm-Steuerspeicher-Quelldaten zwischen Prozessoren
ausführt, ergibt sich eine dynamische Anpassung von Rechnerteilen an die Datenverarbeitungsbelastung, wobei
die Minimierung der Verarbeitungszeit und des Speichers
die Größe, die Kosten und die Ausführungszeit dieser Prozessoren
minimal hält. Außerdem ergeben sich für den Leistungsbedarf, das Gewicht und die Zuverlässigkeit
äußerst günstige Werte. Diese genannten Faktoren sind bei Prozessoren häufig äußerst kritisch. Weiterhin können drei ■
Prozessoren gekoppelt werden, wo nur zwei Prozessoren erforderlich sind, um die Zuverlässigkeit durch Redundanz zu
erhöhen. Die resultierende Zuverlässigkeit ist größer als diejenige, die erhalten wird, wenn man zwei Ersatzprozessoren
anstelle der ursprünglichen zwei Prozessoren bei-deren Fehlfunktion einschaltet, wodurch sich wiederum die Kosten
reduzieren.
Bei bestimmten Ausführungsformen der vorliegenden Erfindung werden drei Zustände einnehmende Steuerspeicher-Adressbusse
mehrerer Prozessoren selektiv wenigstens zeitweilig zusammengekoppelt, um den Austausch von Mikroprogramm-Steuerspeicher-Steuerdaten
zwischen den Prozessoren zu ermöglichen, während Quellenbestimmungseinrichtungen für die Steuerspeicher-Folgeadressen
den Steuerungsablauf dadurch festlegen, daß spezielle Quellen in ausgewählten Mikroprozessoren
selektiv freigegeben werden. Auf diese Weise kann die Mikroprogrammsteuerung von dem speziellen Prozessor, welcher
die die Ablaufsteuerung bestimmenden Daten verarbeitet, geliefert werden, und die sich ergebende dynamische Master/
909809/0845
2835085
Slave-Beziehung ergibt hohe Leistungsfähigkeit dadurch, daß
keine Dateninformation zu übertragen v/erden braucht, die zum Beeinflussen der Mikroprogramm-Ablaufsteuerung verwendet
wird. In einer Ausführungsfom der Erfindung kann die Quellenbestimmungseinrichtung
für die Folgeadresse eines Prozessors nur die Verzweigungsadressenquelle, die Operationscode-Abbildungsquelle
und die Mikroprogramm-Ablaufsteuerung ihres zugehörigen Prozessors steuern. Jeder Prozessor kann
somit diese Quellen für sich selbst und einen zweiten, verbundenen Prozessor freigeben, kann jedoch sich selbst nicht
von den Quellen des anderen Prozessors steuern. In einer anderen Ausführungsform der Erfindung kann jede Quellenbestimmurg
seinrichtung für die Polgeadresse eines verbundenen oder angekoppelten Prozessors die Quellen des anderen angekoppelten
Prozessors für seine eigenen Operationen verwenden. Anders ausgedrückt, jeder Prozessor steuert seine eigenen
Quellen oder die Quellen des zweiten, angekoppelten Prozessors, von denen jeder zeitweilig seinen eigenen Mikroprogramm-Steuerspeicher steuern kann.
In einem zusätzlichen Ausführungsbeispiel der Erfindung können die Mikroprogrammspeicher-Adressbusse jedes Prozessors
permanent verbunden sein, und die Quellen des linken Prozessors können den Mikroprogramm-Steuerspeicher beider Prozessoren
steuern, um einen einzelnen Prozessor mit doppelter Genauigkeit zu erhalten. Diese Konfiguration ist in der Lage, die
erweiterte Wortlänge einer verketteten Anordnung von Prozessoren zu verwenden, um dadurch ein erhöhtes Leistungsvermögen
für Berechnungen mit höherer Genauigkeit zu erhalten. So z.B. würde durch die Aneinanderkopplung von vier 16-Bit-Prozessoren
in der genannten Weise ein 64-Bit-Problem in
minimaler Zeit gelöst lierden.
Die neue Kombination der verbundenen oder gekoppelten Mikroprogramm-Steuerspeicher-Adressbusse
auf der Mikroebene zu-
909809/0845
sammen mit der Verwendung von Quellenbestimmungseinriclitungen
für die Folgeadresse ermöglichen, daß Mikroprogramm-Ablauf
information zwischen den Prozessoren des Multiprozessornetzvrerks
ausgetauscht werden-können, um-effektiv
die oben erläuterten Ziele der vorliegenden Erfindung zu erreichen.
Im folgenden werden anhand der Zeichnung Ausführungsbeispiele erläutert. Es zeigen:
Fig. 1 eine Übersichtsanordnung, aus der hervorgeht, wie die !"ig·. 2 bis 7, die ein Ausführungsbeispiel der Erfindung
darstellen, zusammengehören und
Fig. 8 eine weitere Ausführungsform der Erfindung.
Gemäß Fig. 2 steht ein externer Hauptspeicher 1 in Übermittlungsverbindung
mit Eingabe-/Ausgabe-Geräten 2 und 3. Der Hauptspeicher 1 überträgt Daten zu dem Speicherdaten-Eingaberegister 4-, welches wiederum mit dem Speicherdatenregist"er
für Eingabedaten 6, zum Informationsaustausch in Verbindung steht (letzteres enthält im allgemeinen arithmetische
Daten oder Effektivadressen-Indexzeiger). Das Register 6 wiederum überträgt variable Informationsdaten über einen
Datenbus 7 an eine arithmetisch-logische Einheit 8 (im folgenden ALTJ genannt) der zentralen Ve rarb eitungs einheit
(CPU). Sind die der ALU 8 über den Datenbus zugeführten Eingabedaten der erforderlichen Operation unterworfen worden,
so werden die Ausgabedaten über den Ausgabedatenbus 9 zu
dem "Y"-Bus ΛΛ übertragen, letzterer gibt die Daten über
ein Speicherdaten-Ausgaberegister 12 zurück an den externen
Speicher 1. Einzelheiten des oben erläuterten Aufbaus sind
dem Fachmann bekannt und aus Gründen der Übersichtlichkeit soll auf eine detailliertere Beschreibung hier verzichtet
werden.
909809/0845
2835035
Eine zweite Funktion des Y-Busses besteht darin, daß er
Befehlsdaten von dem Speicherdatenregister für Befehle 14-, entweder zu dem Befehlsregister 15 oder direkt zu dem
Operationscode-Abbildungsspeicher (Hur-Lese-Speicher, PROM)
überträgt.Der Operationscode-Abbildungsspeicher soll im folgenden abgekürzt mit OCAS bezeichnet werden. Die Aufgabe
der OCAS-Quelle besteht darin, Teile des Mikroprograinm-Steuerspeichers
18 über den drei Zustände einnehmenden Steuerspeicher-Adressbus 19 zu adressieren. Sin spezieller,
zu der OCAS-Quelle übertragener Befehl benötigt Zugriff
auf einen speziellen Bereich innerhalb des Steuerspeichers 18; dieser Bereich enthält mehrere Mikrobefehle, die sequentiell
aus dem Mikroprogramm-Steuerspeicher 18 ausgelesen werden und sequentiell der ALU 8, anderen Maschinenregistern
und der Quellenbestimmungseinrichtung 24- für Steuerspeicher-Folgeadressen zugeführt werden (die Quellenbestimmungseinrichtung
für Steuerspeicher-Folgeadressen
wird im folgenden abgekürzt mit BS? bezeichnet). Der speziell adressierte Bereich des Mikroprogramm-Steuerspeichers
18 wird durchlaufen, d.h., durch die Mikroprogramm-Ablaufsteuerung
23 sequentiell adressiert; die Mikroprogramm-Ablaufsteuerung 23 erzeugt die oben erwähnten sequentiellen
Steuerdaten, die an ein Pipeline-Register 2zr gegeben
werden. Das Pipeline-Register 24- wiederum überträgt diese Steuerdaten über eine Leitung 5 zur ALF 8, über eine
Leitung 21 an die BSE 24-, sowie zu anderen Maschinenregistern, beispielsweise zu dem Befehlsregister 16. Anders
ausgedrückt, die Adressierung des MikroprograEim-Steuerspeichers 18 kann man sich vorstellen als -Einstellen eines
Adress.-"Zeigers" auf einen speziellen Teil innerhalb
des Speichers 18 unter Steuerung des OGAS 17, und das anschließende zeilenweise und schrittweise Fortschalten
des "Zeigers" wird bewirkt durch die schrittweise Betätigung
der Ablaufsteuerungsquelle 23. Zu verschiedenen Zeiten
909809/0845
2835035
werden die durcTi den Speicher 18 erzeugten und an die
Yerzweigungs-Adressenquelle 27 über den Mikroprogramm-Sprungadressenbus
28 gegebenen Daten in die Sprungadressenquelle 27 geladen. Abhängig von den durch die ALTJ 8 an die
BSE 2Pe gegebenen Daten und/oder anderen Bedingungseingaben
kann die Verzweigungsadressenquelle 27 vollständig durch die Ausgangsleitung ES-Λ der BSE 24 freigegeben werden.
Sollte dies eintreten, wird der Adresszeiger in dem Steuerspeicher 18 auf einen anderen Abschnitt des Speichers 18
versetzt (d.h. der Zeiger springt), und der andere Abschnitt wird anschließend sequentiell unter Steuerung der Mikroprogramm-Ablaufsteuerung
23 adressiert. Die Mikroprogramm-Ablaufsteuerung 23 wird durch die Quelle 17 über eine
Leitung 31 gesteuert, um ein Erhöhen der Mikroprogramm-Adresse oder den Eintritt oder Ausgang in bzw. aus einem
Unterprogramm zu ermöglichen. Diese Ablauf steiterungsfunktionen
umfassen das ständige Erhöhen durch einen linearen Mikrocode, den Mikro-Unterprogrammaufruf (push), die
Mikro-Unterprogrammrückkehr (pop) und die Mikrocode-Verzweigung
(einschließlich der bedingten Vielwegverzweigung). Anders ausgedrückt, diese Systeme veranlassen zu bestimmten
Zeitpunkten einen Sprung zu einem gegebenen Unterprogramm in dem Kellerspeicher (stack), führen dieses Unterprogramm
aus und veranlassen dann eine Rückkehr zu der vorhergehenden Abbildungsstelle des Speichers 18, die. in
der Mikroprogramm-Ablaufsteuerung 23 gespeichert ist. Die
obenerläuterten Mikroprogramm- Steuerfunktionen sind dem Fachmann bekannt und aus diesem Grund soll hier auf eine
detailliertere Beschreibung im Interesse der Übersichtlichkeit verzichtet werden. Hinsichtlich Einzelheiten sei auf
die eingangs erwähnten Patentschriften und Literaturstellen verwiesen.
909809/0846
Bei bestimmten Ausführungsformen der Erfindung gibt die BSP 24 selektiv eine Quelle, wie beispielsweise eine der
Quellen 17, 23 und 27 frei, in Abhängigkeit von den der
Einheit BSF 24 über die Leitung 21 zugeführten Daten, sowie
von den Bedingungseingängen durch die AEÜ8 und/oder anderen externen Bedingungseingängen, sowie beispielsweise
einer Steuerkonsolenanforderung für eine "Unterbrechung". Die BSF 24 kann verschiedene Formen logischer Schaltungen,
darunter Matrizen oder andere Verzeichnisse, auf v/eisen. Bei dem von dem Anmelder aufgebauten System bestand die
BSF 24 aus einem feldprogrammierbaren Logikfeld. Das Pipeline-Register 24 funktioniert wie eine Verzweigung für die
72-Bit-Worte, die durch den Mikroprogramm-Steuerspeicher
nacheinander erzeugt werden.
Vorzugsweise besteht der Mikroprogramn-Steuerspeicher-Adressbus
19 aus einem Drei-Zustands-Bus wie er ausführlich in folgender Veröffentlichung beschrieben ist:
"Tri-state Logic In Modular Systems" RIL 1971, veröffentlicht von National Semiconductor Corp., 2900 Semiconductor
Drive, Santa Clara, CA, 95051, von Don Fleming. Die Folge
der Verwendung eines derartigen, drei Zustände aufweisenden Steuerspeicher-Adressbusses ist, daß lediglich eine
der Quellen 17» 23 oder 27 effektiv über den Drei-Zustands-Bus
19 an den Mikroprogramm-Steuerspeicher 18 gekoppelt wadeη kann. Die Ankopplung des OCAS 17 geschieht durch die
Erzeugung eines Freigabesignals auf der fünften Freigabeleitung
ES-5 der BSF 24; dieses Freigabesignal ist nur auf
einer der sechs Freigabeleitungen vorhanden ,die auf der
rechten Seite der Einheit BSF 24 dargestellt sind. Die Quelle 27 wird an den Bus durch Freigeben von ES-4 geschaltet,
während die Quelle 23 durch freigeben von ES-6 angekoppelt wird. Wie oben bereits erwähnt vmrde, ist das
selektive Aktivieren einer dieser Leitungen eine Funktion der an die Einheit BSF 24 angelegten Eingänge ;letztere v/er-
909809/0845
2835035
den über die im unteren Teil der Einheit BSF 24 dargestellten Leitungen zugeführt.
Um die obenerwähnten Ziele der Erfindung zu erreichen, ist
ein zweiter mikroprogrammierter Prozessor vorgesehen, der in den Fig. 5>
6 und 7 dargestellt ist. Bei diesem zweiten Prozessor handelt es sich grundsätzlich um denselben,
wie er oben in Zusammenhang mit den Fig. 2,3 und 4 erläutert wurde und daher sind die Bauteile des zweiten Prozessors in
den Fig. 5»6 und 7 bei Entsprechung mit gestrichenen Bezugszahlen versehen. So sind beispielsweise die 'Verzweigungsadressenquelle
27', der OCAS 17' (Operationscode-Abbildungsspeicher)
und die Mikroprogramm-Ablaufsteuerung 23' an einen Drei-Zustands-Steuerspeicheradressbus 19' geschaltet;
letzterer wiederum ist (wie in Fig.5) an den Mikroprogramm-Steuerspeicher
18' geschaltet. Gemäß einem Ausführungsbeispiel der Erfindung ist zwischen den Adressbus
19 und 19' ein bidirektionales Gatter 37 gekoppelt, um den Zustand für den obenerwähnten Austausch von Mikroprogramm-Ablaufdaten
zwischen den zwei Prozessoren, die das obenerwähnte erfindungsgemäße Prozessor-Netzwerk bilden, einzustellen.
Die Ausgangsleitungen ES-1, ES2 und ES-3 der BSF 24' sind entsprechend an die Quellen 27', 17'
und 23' des zweiten Prozessors (Fig. 4 bis 6) geschaltet, während die Leitungen ES-4, ES^ und ES-S äer BSF 24 an
die Quellen 27,17 und 23 des ersten Prozessors geschaltet sind. In gleicher Weise sind die Leitungen ES-1,ES-2 und
ES-3 der BSF 24 an die Quellen 27' 17' und 23' des in Fig. 6 gezeigten zweiten Prozessors geschaltet, während
die Leitungen ES-4, ES-5 und ES-6 der BSF 24 an die Quellen 27,17 und 23 des in Fig. 3 gezeigten ersten Prozessors geschaltet
sind. Bei dem dargestellten Ausführungsbeispiel der Erfindung ist jede BSF jedes Prozessors in Abhängigkeit
von den ihr zugeführten Eingangsdaten in der Lage, selektiv eine der sechs Quellen beider Prozessoren freizugeben. Je-
909809/0845
2835035
doch, ist nur immer eine BSE zu einem gegebenen Zeitpunkt
in der Lage, eine der sechs Quellen der beiden Prozessoren
freizugeben. Das bidirektionale Gatter 37 verbindet oder koppelt zeitweilig die Steuerspeicher-Adressbusse 19 und
19' während Operationen, bei denen die BSE des einen Prozessors eine Quelle des anderen Prozessors freigibt. Wenn
die Ausgangsleitung 37' des Pipe-line-Registers 24 aktiviert
ist, ist die BSJ1 24 des rechten Prozessors freigegeben.
Zu dieser Zeit wird die Ereigabeleitung 70 eines gattergesteuerten
Verstärkers 38 durch eine Ausgangsleitung des
Pipeline-Registers 24 erregt, wodurch, sichergestellt wird, daß über die Leitung 41 an die BSI1 24' keine Erregung,
d.h. ein Sperrsignal gegeben wird. Dies geschieht infolge der Invertierung des freigegebenen Inverter-Verstärkers
Wird andererseits auf der Ereigabeleitung 37 ' kein Ereigabesignal
erzeugt, und sind die Prozessoren durch das bidirektionale Gatter 37 verbunden, so wird durch den Inverter
38 das Sperrsignal invertiex-t, um die BS? 24' des linken
Prozessors freizugeben, so daß, wenn das Netzwerk unter der Steuerung des rechten Prozessors arbeitet, zu einer
Zeit lediglich eine BSE freigegeben wird. Steuert der linke Prozessor das Netzwerk, so wird eine Ereigabemarkierung
auf der FreigabeIeitung 41 durch den Inverter-Verstärker
42 invertiert, um sicherzustellen, daß sie BSE 24 des rechten Prozessors gesperrt wird. Ein Sperrsignal auf
der Leitung 41 gibt die BSE 24 aufgrund des Bit-TJiakehr-Vorgangs
frei. Steuert der linke Prozessor das Netzwerk, so ist der invertierte Verstärker 38 gesperrt und der Inverter-Verstärker
42 ist unter Steuerung der Ereigabeleitungen am Ausgang des Pipeline-Registers 24 freigegeben.
Das bidirektionale Adressbus-Gatter 37 ist während der Kopplung der beiden Prozessoren freigegeben, um Information
in die eine oder andere Richtung zu übertragen, abhängig davon, ob die Leitung 80 oder 85 von dom Pipeline-Register
909809/0845
markiert ist. Wie bereits oben erläutert wurde, ist es ein Ziel der Erfindung, Echtzeit-Steuerinformation der
Mikroebene zwischen den Prozessoren zu übertragen, um
die Steuerung von demjenigen Prozessor, der die die Steuersequenz
bestimmenden Daten verarbeitet, herzustellen, und als Folge werden dynamische Master/Slave-BeZiehungen ausgeführt,
um eine hohe Leistung dadurch zu erzielen, daß keine Dateninformationen übertragen zu werden brauchen, die
zum Beeinflussen der Mikroprogramm-Ablaufsteuerung verwendet
werden. So steuern zu bestimmten Zeiten die Quellen des
linken Prozessors den Mikroprogramm-Steuerspeiehei? des rechten Prozessors, wohingegen zu anderen Zeiten die Quellen
des rechten Prozessors den Mikroprogramm-Steuerspeicher des linken Prozessors steuern, um zum erstenmal die Einrichtung
dynamischer Master/Slave-3eZiehungen auf der Mikroverarbeitungsebena
zu gestatten, wodurch sich die erheblichen Vorteile ones leistungsstärkeren Rechner-letziierkes ergeben,
wie es oben bereits erläutert wurde, nebenbei soll erwähnt
werden, daß relativ einfache Befehle eine Anzahl von Adressarten
bedingen, wie beispielsweise bei Befehlen wie "Addiere den Inhalt eines Registers auf den Inhalt eines zweiten
Registers". Diese Befehle werden direkt über den Bus 20 zu dem" OCiES 17 übertragen, um einen Decodiervorgang der ersten
Ebene durchzuführen. Andererseits benötigt ein Decodiervorgang der zweiten Ebene, wie beispielsweise ein Befehl
"Addiere unmittelbar", die Verwendung des Befehlsregisters 16. Dies liegt daran, daß diese Operation komplexer ist
und es erforderlich macht, daß ein sich unmittelbar an den
Befehl anschließender Operand aus dem Hauptspeicher geholt wird, wobei die aus dem Hauptspeicher geholten Daten zu
einem in einem allgemeinen Register enthaltenen Operanden addiert v/erden. Der OGAS 17 und der Mikroprogramra-Steuerspeicher
18 haben weiterhin eine linke und rechte "Seite", die jeweils aus 256 Wörtern bestehen. Die entsprechende
Seite wird durch eine Seitenauswahl-Freigabeleitung 25
909809/0845
2835035
ausgewählt, welche an den Ausgangskreis des Pipeline-Registers
24- gekoppelt ist. Die Seitenbit-Leitung 30 und die Seitenauswahl-Leitung 25 dienen dazu, entsprechende
Seiten (links oder rechts) des OCAS 17 und des Mikroprogramm-Steuerspeichers
18 freizugeben. Da die Decodierung der ersten und zweiten Ebene und die Seitenauswahl-Funktionen
nicht direkt in Zusammenhang stehen mit der vorliegenden Erfindung, wird auf weitere Einzelheiten an 'dieser
Stelle verzichtet. Bei einer weiteren erfindungsgemäßen
Konfiguration werden BSF-Einheiten verwendet, die statt
sechs drei Freigabeausgangsleitungen ("ES"-Leitungen) besitzen. So z.B. könnte die BSE 24-' die Quellen 27' ,17'
und 23' steuern, aber nicht die Quellen des rechten Prozessors,
Auf der anderen Seite könnte die BSE 24- lediglich die
Quellen 27, 17 und 23 steuern, nicht aber die Quellen 27', 17' und 23'. Die Inverter des BSF-Steuergatters 39 wurden
funktionieren, wie es oben erläutert wurde, so daß nur
eine BSP eines Prozessors während einer gegebenen Periode freigegeben sein würde. Bei dieser eingeschränkteren Ausführungsform
könnte der rechte Prozessor Steuerdaten von seinen eigenen Quellen 27, 17 und 23 an seinen eigenen
Steuerspeicher 18 und an den Steuerspeicher 18' des linken Prozessors liefern. Jedoch könnte der rechte Prozessor
nicht seinen eigenen Steuerspeicher 18 von den Quellen
27',Ί7' und 23' des linken Prozessors aus steuern. Es ist
weiterhin vorstellbar, eine einzige Einheit BSF mit sechs Freigabeleitungen zum Steuern der sechs Quellen beider
Prozessoren zu verwenden. Während der Kopplung der Prozessoren werden die Gatter 37» 39 und 44- allgemein freigegeben,
um den Transfer von Mikroprogramm-Steuerdaten und arithmetischen Daten zwischen den arithmetisch-logischen Einheiten
durchzuführen.
Zu anderen Zeiten sind, um die Prozessorteile beispiels- \tfeise an die Arbeitsbelastung anzupassen, die Prozessoren
909809/0845
2835035
nicht gekoppelt, indem das bidirektionale Gatter 27 gesperrt
ist, wodurch die Steuerspeicn.er-Adressbu.sse 19 und
19' entkoppelt werden. Zur selben Zeit könnten die Inverter 38 und J2 gesperrt v/erden, so daß jede BSi1 gleichzeitig
freigegeben werden kann, um die Quellen des eigenen
Prozessors zu steuern. In diesem nichtverbundenen Zustand entkoppeln die bidirektionalen Verstärker der Einheit 44
die arithmetischen Teile von den Prozessoren.
Prozessors zu steuern. In diesem nichtverbundenen Zustand entkoppeln die bidirektionalen Verstärker der Einheit 44
die arithmetischen Teile von den Prozessoren.
An den Drei-Zustands-Steuerspeicheradressbus 19 können mittels zusätzlicher Gatter drei oder noch mehr Prozessoren
angekoppelt werden, um das Prozessor-lTetzwerk zu erweitern. Allgemein wird nur eine Einheit BSI eines Prozessors zu
einer gegebenen Zeit durch einen Auswahlsehalter mit N ; Ausgangsklemmen, eine für jede BSF, freigegeben. Der Betrieb eines solchen Selektors könnte unter Steuerung eines speziellen Mikroprogramm-Steuerspeichers ablaufen. Ist
beispielsweise jeder Prozessor ausgelegt, um 16-Bit-Daten zu verarbeiten und erhält das Prozessor-Netzwerk sich auf 64-Bit-Daten beziehende Befehle, so könnten vier Prozessoren miteinander gekoppelt werden, bis das Problem mit den 64-Bit-Daten abgearbeitet ist. '
angekoppelt werden, um das Prozessor-lTetzwerk zu erweitern. Allgemein wird nur eine Einheit BSI eines Prozessors zu
einer gegebenen Zeit durch einen Auswahlsehalter mit N ; Ausgangsklemmen, eine für jede BSF, freigegeben. Der Betrieb eines solchen Selektors könnte unter Steuerung eines speziellen Mikroprogramm-Steuerspeichers ablaufen. Ist
beispielsweise jeder Prozessor ausgelegt, um 16-Bit-Daten zu verarbeiten und erhält das Prozessor-Netzwerk sich auf 64-Bit-Daten beziehende Befehle, so könnten vier Prozessoren miteinander gekoppelt werden, bis das Problem mit den 64-Bit-Daten abgearbeitet ist. '
Wie oben bereits erwähnt wurde, können die Steuerspeicher-Adressbusse
jedes Prozessors permanent verbunden sein, und die Steuerquellen des linken Prozessors können die Mikroprogramm-Steuerspeicher
beider Prozessoren steuern, um
einen einzelnen Prozessor mit Mehrfachgenauigkeit zu schaffen, indem die erweiterte Wortlänge einer Kette von Prozessoren verxtfendet wird, um erhöhte Leistungsfähigkeit für Berechnungen mit höherer Genauigkeit zu erhalten. Pig.8
zeigt ein solches Ausführungsbeispiel der Erfindung, das
durch den Anmelder entwiekelt wurde. Es ist eine linke.;
CHJ vorgesehen, deren Bauteile entsprechend den CPU-Bauteilen in den zuvor erläuterten Aiisführungsbeispielen be-
einen einzelnen Prozessor mit Mehrfachgenauigkeit zu schaffen, indem die erweiterte Wortlänge einer Kette von Prozessoren verxtfendet wird, um erhöhte Leistungsfähigkeit für Berechnungen mit höherer Genauigkeit zu erhalten. Pig.8
zeigt ein solches Ausführungsbeispiel der Erfindung, das
durch den Anmelder entwiekelt wurde. Es ist eine linke.;
CHJ vorgesehen, deren Bauteile entsprechend den CPU-Bauteilen in den zuvor erläuterten Aiisführungsbeispielen be-
909809/0845
zeichnet sind. Die Drei-Zustands-Steuerspeicheradressbusse
19 und 19' können nach. Wunsch permanent miteinaa der verbunden
sein, wie es in I1Xg. 8 gezeigt ist. Der rechte Prozessor
in dieser Ausführurtgsform ist keine GPU, da er keine
Befehle decodiert oder Daten von dem Hauptspeicher empfängt. Weiterhin verwendet er keine Mikroprogramm-Steuerdaten,
die durch seine eigenen Quellen, entsprechend den oben erwähnten Quellen 17? 27 und 23, erzeugt sind.
Ss sei angenommen, die linke CPU in Jig. 8 löse ein 16-Bit-Problem.
Unter diesen Umständen wird die BSS1 51 freigegeben,
die BS]? 52 wird gesperrt sund somit steuert die linke CPU
ihre eigenen Steuerspeicher-Adressquellen 53554- und 55·
Da der Mikroprogramm-Steuerspeicher 56 an den angekoppelten
Steuerspeicher-Adressbus angeschlossen ist, erzeugt er Daten, die als "sinnlose" Daten bezeichnet werden können,
weil das Gatter 57» welches die arithmetisch-logischen Einheiten
58 und 59 verbindet, zusammen mit der BSI1 52 gesperrt
ist. Es soll nun angenommen v/erden, daß die dem Mikroprogramm-Steuerspeicher 56 zugeführten Adressdaten
bedeuten, daß eine 32-Bit-Berechnung ausgeführt werden soll. Unter diesen Umständen kann auf der Ausgangsleitung 61
des Steuerspeichers 56 ein Freigabesignal erzeugt werden, ^reiches die BSF 52 freigibt und die BSF 51 durch die Wirkung
des Inverters 63 sperrt. Der Steuerspeicher 56 ist
nun ebenso wie der Steuerspeicher 56' wirksam bei den Berechnungen innerhalb der ALU 59 3 die beim Lösen äs
32-Bit-Problems mitwirkt, aufgrund der Tatsache, daß das
Gatter 57 freigegeben ist und die arithmetisch-logischen Einheiten jedes Prozessors miteinander verbindet.
Durch Quellen des linken Prozessors erzeugte Daten haben nach Beendigung der 32-BitvBerechnung ein Sperrsignal auf
der Leitung 61 zur Folge, welches die ALUs aufgrund des Sperrens des Gatters 57 entkoppeln. Die Wirkung des Inver-
909809/0845
ters 63 gibt nun wiederum die BSi1 5-1 frei, und der rechte ,
arithmetische Erweiterungsprozessor befindet sich nicht
weiter in Betrieb. In diesem Ausfülirungsbeispiel kann der
rechte Prozessor bezeichnet werden als ein abhängiger arithmetischer Mehrfachprozessor-Erweiterer (slave
multiprocessor arithmetic extender (MAX)).
Wie zuvor kann die Mikroprogramm-Steuerung erfolgen durch denjenigen Prozessor, der die Daten verarbeitet, welche
die Steuerungssequenz festlegen. Beim Ausführen von Gleitkomma-Befehlen,
beispielsweise, wenn Steuerinformation oder Entscheidungen auf der Grundlage von Mantissen-Operationen
oder Vorzeichenoperationen erforderlich sind, wird die linke CPU die Quelle und überträgt die Information
der Folgeadresse über den Steuerbus an den abhängigen arithmetischen Mehrfächprozessor-Erweiterer (MAX). Bei
einer Operation, die eine Entscheidung auf der Grundlage einer Exponenterberechnung zur Folge hat, wird der abhängige
arithmetische Mehrfachprozessor-Erweiterer (MAX)
die Quelle (Quelle 66) und überträgt die Steuerinformation
zu der linken GPU. Allgemein jedoch versteht sich, daß die Verwendung irgendeiner Quelle in Zusammenhang mit dem
MAX-Prozessor wahlfrei ist.
Sämtliche obenbeschriebenen Leitungen, mit Ausnahme der Ausgänge des Pipeline-Registers, sind vorzugsweise Drei-Zustands-Busse.
Die über den "D"-Bus 7 übertragenen Daten sind vornehmlich arithmetische Daten oder Effektiv-Adressen-Indexzeiger,
wobei der Ausdruck "arithmetisch" die gesamte Verarbeitung variabler Daten umfaßt, also beispielsweise
alphanumerische Daten, alphabetische Daten, Vektorbestimmungen usvtf. Der Ausdruck "Bus" soll im weitesten Sinne dahingehend
verstanden v/erden, daß es sich um eine Einrichtung zum Übertragen von Daten handelt.
909809/0845
L e e r s e i t e
Claims (1)
10 Maguire Road, Lexington, Mass. USA
CMPL-ING.
9. August 1978
Patentansprüche
Prozessornetzwerk, mit mindestens einem ersten und zweiten mikroprogrammierten digitalen Prozessor, von denen
■jeder eine Mikroprogramm-Steuereinrichtung aufweist, sowie einen Steuerspeicher-Adressbus cum Übertragen von
Mikroprogramm-Ablaufinformation, sowie eine Quelle sum
Liefern von Adresscodes, die zum Adressieren der Mikroprogramm-Steuereinrichtung
über den Steuerspeicher-Adressbus
dienen, eine arithmetisch-logische Einheit zum Empfangen von zu verarbeitenden Eingabedaten und eine
zwischen den Ausgangskreis der Mikroprogramm-Steuereinrichtung und eine Eingabe-Steuerschaltung der arithmetischlogischen Einheit gekoppelten Datenübertragungseinrichtung,
gekennze ichnet durch eine Quellenbestimmungseinrichtung
für die Steuerspeicher-Polgeadresse (24,24';51,52) , welche an die arithmetisch-logische Einheit
(8,8'; 58,59) geschaltet ist, um selektiv eine Quelle des einen oder des (der) anderen Prozessors (Prozessoren)
an den Adressbus (19,19') zu koppeln, abhängig von der Art der von der arithmetisch-logischen Einheit (8,8';
58,59) erzeugten Daten und/oder anderen Bedingungs-Eingangsdaten, die zu der Quellenbestimmungseinrichtung (24)
909809/0845
TE-LEFON (OSO)
TELEX O5-Q9 »SO
. TELEOHAMME MONAPAT
ORiGiHAL IHSPECTEP
übertragen werden, und eine Anordnung (37) zum wenigstens zeitweiligen Koppeln der Mikroprogramm-Adressbusse (19^19')
der Prozessoren, um zwischen den Prozessoren Mikroprogramm-Ablauf
information auszutauschen, um hierdurch, dynamische
Master/Slave-BeZiehungen zwischen dem ersten und zweiten
Prozessor zu variieren.
2. Netzwerk nach Anspruch 1, dadurch gekennzeich net, daß eine Mikroprogramm-Ablaufsteuerung (23) vorgesehen
ist zum Steuern der Mikroprogramm-Steuereinrichtung über den Adressbus (19)·
3- Netzwerk nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß der Steuerspeicher-Adressbus (19»19')
als Drei-Zustands-Bus ausgebildet ist, um zu verhindern, daß mehr als eine der Quellen (17,17',27,27',23,23')
v/irksam an die Mikroprogramm-Steuereinrichtung anschaltbar sind.
4. Netzwerk nach einem der vorhergehenden Ansprüche, dadurch
gekennzeichnet , daß die Anordnung zum Ankoppeln ein erstes bidirektionales Gatter (37) aufweist,
um selektiv den Fluß der Mikroprogramm-Ablaufinformation in die eine oder andere Sichtung zwischen den Prozessoren
zu ermöglichen .
5. Netzwerk nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet , daß ein zweites
bidirektionales Gatter (39) vorgesehen ist, das zwischen die arithmetisch-logischen Einheiten (8,8") der Prozessoren
geschaltet ist, um den selektiven Fluß von Daten zv/i sehen
den arithmetisch-logischen Einheiten der Prozessoren zu ermöglichen.
909809/0845
6- Netzwerk nach, einem der vorher gehen den Ansprüche, da durch.
gekennzeichnet, daß die Operationscode-Quelle einen Operationscode-Abbildungsspeicher (17,1?')
aufweist, um einen Adresscode zu erzeugen, mit dem die Mikroprogramm-Steuereinrichtung über den Steuer-Speicher-Adressbiis
(19^19') adressierbar ist.
7- Netzwerk nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet , daß die Daten-Übertragungseinrichtung
ein Pipeline-Register (24) aufweist.
8. Netzwerk nach einem der vorhergehenden Ansprüche, dadurch
gekennzeichnet , daß eine Yerzweigungsadressen-Quelle
(27,27') vorgesehen ist, um über den Adressbus (19*19') Sprungbefehle an die Mikroprogramm-Steuereinrichtuns
zu liefern.
•Ό
9- Netzwerk nach einem der vorhergehenden Anspräche, dadurch
gekennzeichnet , daß eine Einrichtung zum Koppeln der Mikroprogramm-Ablaufsteuerung (2J)
an die Operationscode-Quelle (17) vorgesehen ist.
10. Netzwerk nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet , daß die Einrichtung
zum Koppeln der Mikroprogramm-Adressbusse die Busse permanent miteinander koppelt.
909809/0845
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US05/823,360 US4131941A (en) | 1977-08-10 | 1977-08-10 | Linked microprogrammed plural processor system |
Publications (2)
Publication Number | Publication Date |
---|---|
DE2835095A1 true DE2835095A1 (de) | 1979-03-01 |
DE2835095C2 DE2835095C2 (de) | 1982-11-18 |
Family
ID=25238531
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE2835095A Expired DE2835095C2 (de) | 1977-08-10 | 1978-08-10 | Digitale Rechenanlage mit einem ersten und mindestens einem zweiten miteinander koppelbaren mikroprogrammierten Prozessoren |
Country Status (4)
Country | Link |
---|---|
US (1) | US4131941A (de) |
JP (1) | JPS5430757A (de) |
DE (1) | DE2835095C2 (de) |
GB (1) | GB2002552B (de) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP1811722A2 (de) * | 2006-01-19 | 2007-07-25 | Phoenix Contact GmbH & Co. KG | Verfahren und Vorrichtung zur Umwandlung mehrkanalig vorliegender Nachrichten in eine einkanalige sichere Nachricht |
Families Citing this family (25)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4236210A (en) * | 1978-10-02 | 1980-11-25 | Honeywell Information Systems Inc. | Architecture for a control store included in a data processing system |
US4245302A (en) * | 1978-10-10 | 1981-01-13 | Magnuson Computer Systems, Inc. | Computer and method for executing target instructions |
US4648063A (en) * | 1978-10-30 | 1987-03-03 | Phillips Petroleum Company | Programming a peripheral computer |
US4370708A (en) * | 1978-10-31 | 1983-01-25 | Honeywell Information Systems Inc. | Logic system for selectively reconfiguring an intersystem communication link |
US4346435A (en) * | 1979-03-23 | 1982-08-24 | Burroughs Corporation | Pipelined interpretive digital data processor comprised of a multi-level hierarchy of processors |
JPS57153339A (en) * | 1981-03-18 | 1982-09-21 | Hitachi Ltd | Information processor |
CA1179069A (en) * | 1981-04-10 | 1984-12-04 | Yasushi Fukunaga | Data transmission apparatus for a multiprocessor system |
US4480306A (en) * | 1981-05-22 | 1984-10-30 | Data General Corporation | Digital data processing system using unique ALU register files and micro-instruction stacks |
US4445177A (en) * | 1981-05-22 | 1984-04-24 | Data General Corporation | Digital data processing system utilizing a unique arithmetic logic unit for handling uniquely identifiable addresses for operands and instructions |
US4476523A (en) * | 1981-06-11 | 1984-10-09 | Data General Corporation | Fixed point and floating point computation units using commonly shared control fields |
US4453214A (en) * | 1981-09-08 | 1984-06-05 | Sperry Corporation | Bus arbitrating circuit |
US4862351A (en) * | 1983-09-01 | 1989-08-29 | Unisys Corporation | Method of executing called activities via depictor-linked low level language microcode, hardware logic, and high level language commands; and apparatus for same |
US4720784A (en) * | 1983-10-18 | 1988-01-19 | Thiruvengadam Radhakrishnan | Multicomputer network |
US4688172A (en) * | 1984-11-13 | 1987-08-18 | International Business Machines Corporation | Initialization apparatus for a data processing system with a plurality of input/output and storage controller connected to a common bus |
US4722048A (en) * | 1985-04-03 | 1988-01-26 | Honeywell Bull Inc. | Microcomputer system with independent operating systems |
JPS6282402A (ja) * | 1985-10-07 | 1987-04-15 | Toshiba Corp | シ−ケンス制御装置 |
US4794527A (en) * | 1986-01-29 | 1988-12-27 | Digital Equipment Corporation | Microprogrammed data processing system using latch circuits to access different control stores with the same instruction at different times |
JPS63138448A (ja) * | 1986-12-01 | 1988-06-10 | Fanuc Ltd | 多重プロセツサ処理システムにおけるバス制御方式 |
US4953078A (en) * | 1987-10-28 | 1990-08-28 | Digital Equipment Corporation | Apparatus and method for multi-threaded program execution in a microcoded data processing system |
JPH04308961A (ja) * | 1991-01-18 | 1992-10-30 | Ncr Corp | 占有されたプロセスの同期ロックの状態を通知するための手段及び装置 |
US5317751A (en) * | 1992-03-18 | 1994-05-31 | Aeg Westinghouse Transportation Systems, Inc. | Method and apparatus for placing a trainline monitor system in a layup mode |
US5371864A (en) * | 1992-04-09 | 1994-12-06 | International Business Machines Corporation | Apparatus for concurrent multiple instruction decode in variable length instruction set computer |
US6026486A (en) * | 1996-05-23 | 2000-02-15 | Matsushita Electric Industrial Co., Ltd. | General purpose processor having a variable bitwidth |
DE102004047658B3 (de) * | 2004-09-30 | 2005-08-25 | Infineon Technologies Ag | Verfahren zur Steuerung der Datenkommunikation zwischen einem ersten Prozessor und einem mit dem ersten Prozessor gekoppelten zweiten Prozessor sowie Zweiprozessoranordnung und mobiles Funkkommunikationsgerät |
JP5103823B2 (ja) | 2006-08-18 | 2012-12-19 | 富士通株式会社 | 情報処理装置および入出力要求制御方法 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB1474385A (en) * | 1973-12-14 | 1977-05-25 | Int Computers Ltd | Multiprocessor data processing systems |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3560934A (en) * | 1969-06-10 | 1971-02-02 | Ibm | Arrangement for effecting vector mode operation in multiprocessing systems |
US3631405A (en) * | 1969-11-12 | 1971-12-28 | Honeywell Inc | Sharing of microprograms between processors |
US3760365A (en) * | 1971-12-30 | 1973-09-18 | Ibm | Multiprocessing computing system with task assignment at the instruction level |
US3916383A (en) * | 1973-02-20 | 1975-10-28 | Memorex Corp | Multi-processor data processing system |
FR2253435A5 (de) * | 1973-11-30 | 1975-06-27 | Honeywell Bull Soc Ind | |
JPS5415388B2 (de) * | 1974-12-11 | 1979-06-14 | ||
US4042914A (en) * | 1976-05-17 | 1977-08-16 | Honeywell Information Systems Inc. | Microprogrammed control of foreign processor control functions |
-
1977
- 1977-08-10 US US05/823,360 patent/US4131941A/en not_active Expired - Lifetime
-
1978
- 1978-07-06 GB GB7829016A patent/GB2002552B/en not_active Expired
- 1978-08-01 JP JP9322578A patent/JPS5430757A/ja active Pending
- 1978-08-10 DE DE2835095A patent/DE2835095C2/de not_active Expired
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB1474385A (en) * | 1973-12-14 | 1977-05-25 | Int Computers Ltd | Multiprocessor data processing systems |
Non-Patent Citations (1)
Title |
---|
Electronics, September 30, 1976, Seiten 91 bis 96 * |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP1811722A2 (de) * | 2006-01-19 | 2007-07-25 | Phoenix Contact GmbH & Co. KG | Verfahren und Vorrichtung zur Umwandlung mehrkanalig vorliegender Nachrichten in eine einkanalige sichere Nachricht |
DE102006002824A1 (de) * | 2006-01-19 | 2007-08-02 | Phoenix Contact Gmbh & Co. Kg | Verfahren und Vorrichtung zur Umwandlung mehrkanalig vorliegender Nachrichten in eine einkanalige sichere Nachricht |
EP1811722A3 (de) * | 2006-01-19 | 2008-07-02 | Phoenix Contact GmbH & Co. KG | Verfahren und Vorrichtung zur Umwandlung mehrkanalig vorliegender Nachrichten in eine einkanalige sichere Nachricht |
DE102006002824B4 (de) * | 2006-01-19 | 2008-10-09 | Phoenix Contact Gmbh & Co. Kg | Verfahren und Vorrichtung zur Umwandlung mehrkanalig vorliegender Nachrichten in eine einkanalige sichere Nachricht |
US7945818B2 (en) | 2006-01-19 | 2011-05-17 | Phoenix Contact Gmbh & Co. Kg | Method and apparatus for converting multichannel messages into a single-channel safe message |
Also Published As
Publication number | Publication date |
---|---|
DE2835095C2 (de) | 1982-11-18 |
GB2002552A (en) | 1979-02-21 |
GB2002552B (en) | 1982-02-03 |
JPS5430757A (en) | 1979-03-07 |
US4131941A (en) | 1978-12-26 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE2835095A1 (de) | Gekoppeltes, mikroprogrammiertes prozessorsystem | |
DE68927911T2 (de) | Datenverarbeitungssystem | |
DE2755273C2 (de) | ||
DE69129565T2 (de) | Hochleistungsfähiger Emulator mit Pipelining | |
DE2704842C2 (de) | Im Pipeline-Betrieb arbeitende Datenverarbeitungseinrichtung | |
DE3424962C2 (de) | ||
DE19914210B4 (de) | Verfahren und Prozessor für eine gestaffelte Ausführung einer Anweisung | |
DE1774296C2 (de) | Restruktuierbare Steuereinheit für elektronische Digitalrechner | |
DE69032276T2 (de) | Verfahren und Anordnung zur Verbesserung der Datenspeicherungsgeschwindigkeit eines Computersystems | |
DE3586603T2 (de) | Datenprozessor fuer interpretierende und kompilierte sprache. | |
DE2714805C2 (de) | ||
DE4301417C2 (de) | Computersystem mit Einrichtung zur parallelen Befehlsausführung | |
DE1549523B2 (de) | Datenverarbeitungsanlage | |
DE69429226T2 (de) | Absendung von Befehlen an mehrere Verarbeitungseinheiten | |
DE2317870C2 (de) | Schaltungsanordnung zur Steuerung der Datenübertragung zwischen dem Hauptspeicher und mindestens einem E/A-Gerät in einer digitalen Datenverarbeitungsanlage | |
DE1931966C3 (de) | Datenverarbeitungsanlage mit Assoziativspeichern | |
DE69027104T2 (de) | Prozessor mit mehreren mikroprogrammierten Ausführungseinheiten | |
DE2542751C2 (de) | Datenverarbeitungsanlage | |
DE69027932T2 (de) | Cpu-pipeline mit registerfile-bypass durch adressvergleich bei aktualisierungen/zugriffen | |
DE2756768A1 (de) | Mikroprozessor-architektur | |
DE2117936A1 (de) | Mikroprogrammgesteuerte Zentraleinheit eines elektronischen Datenverarbeitungssystems | |
DE2948668A1 (de) | Puffereinheit | |
DE3638572A1 (de) | Vektorprozessor | |
DE2935906A1 (de) | Mikrokomputer | |
DE2533737A1 (de) | Datenprozessor |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
OD | Request for examination | ||
D2 | Grant after examination | ||
8339 | Ceased/non-payment of the annual fee |