DE2935906A1

DE2935906A1 - Mikrokomputer

Info

Publication number: DE2935906A1
Application number: DE19792935906
Authority: DE
Inventors: Thomas Harold Bennett; Richard Gary Daniels; Fuad Hanna Musa; Jun Wm Bryant Wilder; Michael Frederick Wiles
Original assignee: Motorola Inc
Current assignee: Motorola Solutions Inc
Priority date: 1978-09-05
Filing date: 1979-09-05
Publication date: 1980-03-13
Also published as: JPS6117484Y2; JPS5561851A; FR2435756B1; SG16784G; JPS58113148U; US4266270A; GB2030742A; FR2435756A1; DE2935906C2; GB2030742B; MY8500475A

Description

2935908

Dipl.-Phys.O.E.Weber ds MOnch.n 71 Hofbrunnstraße 47

Telefon: (089)7 9150 50

Telegramm: monopolweber münchen

Telex: 05-2128 77

M 1202

Motorola Inc. 1303 East Algonquin Road Schaumburg, 111. 60196 USA

Mikrokomputer

ORIGINAL INSPECTED

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'"β 2935908

Die Erfindung betrifft allgemein das Gebiet der Datenverarbeitung und bezieht sich insbesondere auf einen Mikrokomputer sowie vorzugsweise auf einen Mikroprozessor und dessen inneren Aufbau.

Es stehen heute eine große Vielfalt von Mikrokomputern mit leistungsfähigem Aufbau für die verschiedensten Anwendungsgebiete wie Automobiltechnik, Transportwesen, Unterhaltungseinrichtungen, Unterrichtseinrichtungen usw. zur Verfügung.

Je höher die Operationsgeschwindigkeit eines Mikroprozessors ist, um so leistungsfähiger wird ein Mikrokomputer damit. Er ist dann in der Lage, eine vorgegebene Anzahl von Operationen gleichzeitig auszuführen oder bestimmte Operationen mit kurzer Ansprechzeit zu steuern.

Zum Stand der Technik ist auf den Mikroprozessor MC6800 der Firma Motorola hinzuweisen, der sich weltweit auf dem Markt hervorragend bewährt hat. Dieser Mikroprozessor enthält eine Anzahl von Merkmalen, die darauf gerichtet sind, die Anzahl von MaschiiHizyklen pro Befehl auf ein Minimum zu bringen. Entsprechende Merkmale sind in den US-Patentschriften 4 030 079, 4 016 546, 4 040 035, 4 032 896 und 3 962 682 beschrieben. Während der Durchsatz dieses bekannten Mikrokomputers sich für viele Anwendungsfälle als zufriedenstellend erwiesen hat, würde eine Erhöhung des Durchsatzes die Anwendungsnu&iäkeiten weiter ausdehen können.

Der Erfindung liegt die Aufgabe zugrunde, einen Mikroprozessor dadurch weiter zu verbessern, daß die Anzahl von Maschinenzyklen für die Ausführung bestimmter Befehle vermindert wird und zugleich der Aufbau des Mikroprozessors derart umgestaltet wird, daß in den Befehlsvorrat zusätzlihe neue Befehle besonders leicht eingebaut werden können.

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Zur Lösung dieser Aufgabe dienen insbesondere die im Patentbegehren niedergelegten Merkmale.

Gemäß der Erfindung ist der wesentliche Vorteil erreichbar, daß durch die Verwendung eines zusätzlichen Pfades für die Übertragung digitaler Daten eine größere Anzahl von internen Operationen im Prozessor gleichzeitig ablaufen können.

Weiterhin ist durch den Aufbau oder die Architektur des erfindungsgemäßen Mikroprozessors die Möglichkeit geschaffen, daß bestimmte Befehle innerhalb des Befehlsvorrates schneller ablaufen können und eine Erweiterung der Befehlsliste stark erleichtert wird.

Nach dem Grundgedanken der Erfindung werden die oben genannten Vorteile im wesentlichen dadurch erreicht, daß gemäß einer bevorzugten Ausführungsfοrm des Erfindungsgegenstandes bei einem Mikroprozessor eine Datenschiene zur Übertragung digitaler Information vorhanden ist, daß weiterhin eine Adressenschiene vorhanden ist, daß weiterhin eine Anzahl von Registern zwischen der Datenschiene und der Adressenschiene vorgesehen sind, umd digitale Information zur Durchführung einer Opaation des Mikroprozessors zu ermöglichen, daß weiterhin eine arithmetische Logikeinheit zwischen der Datenschiene und der AdressenschJaie angeorndet ist, um zur Durchführung der Operation des Mikroprozessors Berechnungen bei den digitalen Daten vorzunehmen, daß weiterhin eine Steuereinrichtung mit den Registern und nLt der arithmetischen Logikeinheit verbunden ist, um die Operation der Register und der arithmetischen Logikeinheit zu steuern, und daß schließlich eine zusätzliche Datenschiene mit wenigstens einem der Register verbunden ist.

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Die Erfindung wird nachfolgend beispielsweise anhand der Zeichnung beschrieben; in dieser zeigen:

Fig. 1 ein Blockdiagramm einer bevorzugten Ausführungsform des Erfindungsgegenäaandes,

Fig. 2A

bis 2M jeweils ein Befehlsflußdiagramm für den in den Figuren 1 und 5A bis 5AA dargestellten Mikroprozessor,

Fig. 3 die Verbindungen zwischen den einzelnen Figuren 2A bis 2M, die jeweils einen Ausschnitt des Gesamtbefehl sflußdiagramms veranschaulichen,

Fig. 4A

bis 4<3 den Operationskodeplan für den in den Figuren 1 und 5A bis 5AA dargestellten Mikroprozessor,

Fig. 5A

bis 5AA ein detailliertes Logikdiagramm für den in der Figur 1 dargestellten Mikroprozessor, wobei die Figuren 5A bis 5AA jeweils einen Ausschnitt des gesamten Logikdiagramms veranschaulich·!! und die Verbindung zwischen Ausschnitten in der Figur 6 dargestellt ist,

Fig. 6 die Verbindungen zwischen den einzelnen Ausschnitten des Logikdiagramms der Figuren 5A bis 5AA,

Fig. 7 eine Tabelle, welche cam dient, die Arbeitsweise des in der Figur 1 dargestellten Mikroprozessors anhand der Figuren 2A bis 2M und 8 zu erläutern,

Fig. 8 eine Symboldarstellung (Speicherplan) eines externen Speichers, zu welchem derin der Figur 1 dargestellte Mikroprozessor zZugriff hat,

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Pig. 9 die Zeitbeziehung zwischen dem Haupttakt E und den intern erzeugen MikroprozessortaktSignalen 01 und 02,

Fig.1QA. eine schematische Darstellung der Verschiebung der Daten in den Akkumulatoren A und B während des Befehls LSRD (logische Verdopplung und Verschiebung nach rechts) und

Fig.1OB eine schematisehe Darstellung der Verschiebung von Information durch die Akkumulatoren A und B nach links, und zwar bei dem Befehl ASLD (logische Verdopplung und Verschiebung nach links).

In der Figur 1 ist ein Blockdiagramm des erfindungsgemäßen Mikroprozessors dargestellt. Es ist darauf hinzuweisen, daß der Begriff "Mikroprozessor" in der vorliegenden Beschreibung in der Bedeutung verwendet wird, daß er nicht auf einen Mikroprozessor beschränkt ist, der auf einem einzigen Chip aufgebaut ist, sondern sich beispielsweise auch auf den Prozessorteil eines auf einem einzelnen Chip angeordneten Mikrokomputers beziehen kann. Eine bevorzugte Ausführungsform dee Erfindungsgegenstandes bildet den Kern des Prozessors des Motorola-Mikrokomputers MC6801 und steht in dieser Form ebenso wie als Mikroprozessor auf einem einzigen Chip und auch in anderer Form auf dem Markt zur Verfügung.

Die Figur 1 veranschaulicht den internen Aufbau des Mikroprozessors und legt die strukturellen und die funktionellen Beziehungen zwischen den verschiedenen Registern, Adressenschienen, Datenschienen, der arithmetischen Logikeinheit (ALU)und anderen internen Logikelementen fest, welche dazu dienen, die Übertragung digitaler Information innerhalb des Mikroprozessors zu steuern.

Der Mikroprozessor 1 enthält eine erste Anzahl von Registern: Das Register INCL 13, das Register zum Inkrementieren geringer Ordnung, PCL 15, den Progiammzähler geringer Ordnung, TEMPL 17,

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das temporäre Register geringer Ordnung, SPL 19, die Stapelanzeige geringer Ordnung, IXL 21, das Indexregister geringer Ordnung, ACCB 22, den Akkumulator B und ACCA 24, den Akkumulator A. Zu einer zweiten Anzahl von Registern gehören folgende: INCH 12, das Register zum Inkrementieren hoher Ordnung, PCH 14, den Programmzähler hoher Ordnung, TEMPH 16, das temporäre Register hoher Ordnung, SPH 18, die Stapelanzeige hoher Ordnung und IXH 20, das Indexregister hoher Ordnung.

INCH 12 und INCL 13 bilden das 16-Bit-Inkrementierregister INC, welches die laufende Programmadresse auf den neueste Stand bringt, die im 16-Bit-Programmzähler PC enthalten ist, und zwar mit PCH 14 und PCL 15, durch Inkrementieren oder Dekrement i er en des Inhaltes. Das Inkrementierregiater INC kann auch als Hilf !register oder als Aufwärts-Abwärts -Zähler oder zum Inkrementieren/Dekrementieren anderer Register verwendet werden, die mit den Adressenschienen oder Datenschienen verbunden sind. INCL 13 kann auch seinen Inhalt direkt über die Schiene 11 nach PCL 15 laden.

Das temporäre 16-Bit-Register TEMP enthält TEMPH 16 und TEMPL 17, um temporär digitale Information innerhalb des Mikroprozessors 1 zu speichern. Die Stapelanzeige SP umfaßt SPH 18 und SPL 19 und enthält die Adresse des nächsten Speicherplatzes in einem Rückstell/Aufrück-Stapel in einer (nicht dargestellten) zugehörigen Speiehereinheit. Das 16-Bit-Indexregister IX, welches IXH 20 und IXL 21 enthält, speichert digitale Information, welche im Index-Modus der Speicheradressierung verwendet wird.

Der Akkumualtor ACCB 22 ist ein 8-Bit-Register, welches logische Verknüpfungsglieder enthält (allgemein als SR bezeichnet), welche es ermöglichen, den Inhalt von ACCB 22 um eine Bitposition nach rechts zu verschieben. Der Akkumulator ACCA 24 ist ebenfalls ein 8-Bit-Register und

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kann in Verbindung AGGB 22 dazu verwendet werden, Daten mit doppelter Genauigkeit zu speichern. Sie Korrekturfaktorlogik 26 (GORP) ist mit ACGA 24 verbunden und erzeugt einen 8-Bit-Korrekturfaktor für ALU 28, um arithmetische Operationen zu korrigieren, die bei binärkodierten Dezimaldaten (BOD) auegeführt werden. Die arithmetische Logikeinheit 28 (ALU) hat einen ersten Eingang A, der in selektiver Weise entweder mit der mit DB bezeichneten Schiene 6 oder mit dem Ausgang von COlF 26 verbunden werden kann. Ein zweiter Eingang B von ALU 28 ist mit der mit ABL 1 bezeichneten Schiene 4 verbunden. ALU 28 hat eine Ausgangsklemme 6 , die in selektiver Weise mit der mit DB bezeichneten Schiene 6 oder mit der mit NDB bezeichneten Schiene 8 verbunden werden kann.

Ein Konditionskoderegister CCR 30 ist ebenfalls mit ALU 28 verbunden, um temporär verschiedene Zustände oder Bedingungen zu speichern, welche durch eine Operation ALU erzeugt werden, beispielsweise durch Übertrag-Leihen, Überlauf, Ergebnis gleich null, Ergebnis negativ, Unterbrechungsmaskierung und halber Übertrag von den vier Bits mit dem geringsten Stellenwert des Ergebnisses.

Die erste Anzahl von Registern, INOL 13, PCL 15, TEMPL 17, SPL 19, IXL 21, ACGB 22 und ACGA 24 sind mit dem einen oder dem anderen Teil interner Adressenet^ienen geringer Ordnung verbunden, wozu ABL 2 und ABL 1 4 gehören. Der Schalter SW3 trennt ABL 2 und ABL 1 4 zwischen SBL 19 und IXL 21. Der Schalter SW9 trennt die mit ABL 1 bezeichnete Schiene 4 und die mit NDB bezeichnete Schiene 8. Zusätzlich werden INCL 13, TEMPL 17, SPL 19, IXL 21, ACCB 22 und ACCA 24 mit der mit NDB bezeichneten SdIene 8 verbunden. Das Register PCL 15 ist zwischen ABL 2 und DB 6 angeordnet. Die Register SPL 19, IXL 21, ACGB 22 und AGCA 24 sind ebenfalls mit der mit DB bezeichneten Sdiene 6 verbunden.

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Eine zweite Anzahl von Registern, nämlich INCH 12, PCH 14, TEMPH 16, SPH 18 und IXH 20 sind zwischen der Adressenschiene ABH 10 hoher Ordnung und der mit DB bezeichneten Schiene 6 angeordnet. Zusätzlich ist IXH 20 mit der NDB -Schiene 8 verbunden. Die Adressenschiene ABL 2 geringer Ordnung treibt Ausgangspuffer, die allgemein mit OBL 32 bezeichnet And und die ihrerseits acht Adressenschienenausgangsleitungen A0-7 treiben, welche die externe Adressenschiene 34 geringer Ordnung enthalten. OBL 32 kann auch durch die NDB-Schiene 8 getrieben werden. Die interne Adressenschiene ABH 10 hoher Ordnung treibt eine Mehrzahl von Ausgangspuffern OBH hoher Ordnung, die ihrerseits Adressenschienenausgangsleitungen A8 mit 15 treiben, welche die Adressenschiene 33 hoher Ordnung enthalten.

Eine externe Datenschiene 46 enthält acht Datenleitungen D0-7, welche durch die Datenschienenausgangspuffer 45 (DBO) getrieben werden und durch die Datenschieneneingangspuffer 47 (DBI) abgetastet werden. Die externe Datenschiene 46 wird dazu verwendet, Daten zu und von einem externen Speicher sowie externen peripheren Einheiten zu übertragen, welche durch den Mikropazessor 1 gesteuert werden. DBIR 49 spricht auf die externe Datenschiene 46 an, um temporär Daten zu verriegeln, damit sie für das Befehlsregister I/R 50 zur Verfügung stehen können. I/R 50 enthält einen Befehl, der durch die Dekodier und-Steuerlogik 40 während eines Befehlszyklus dekodiert wird. Die Dekodier und-Steuerlogik erzeugt unter einer entsprechenfen Zeitsteuerung eine Anzahl von Steuersignalen über Steuerleitungen, die allgemein als Registerund ALU-Steuerletiungen 41 beeichnet sind, um die Datenübertragung zwischen den verschiedenen Registern, Schienen und ALU in Abhängigkeit von dem in I/R 50 enthaltenen Befehl zu steuern. DBO 45 wird durch ein Signal über die Steuerleitung 23 von der Datenschienenaktivierlogik 48 (DBE) aktiviert, welche ihrerseits durch ein externes Signal (DBE) über die Leitung 25 aktiviert wird.

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Die Eingabe/Ausgabe-Logik 35 spricht auf externe Signale in der Form von Halt, Rückstellen, nicht maskierbare Unterbrechung (NMI) und Unterbrechungsanforderungen IRQ1 und IRQ2 an. Die Eingabe/Ausgabe-Logik 35 erzeugt Ausgangssteuersignale für die Dekodier- und Steuerlogik 4-0 und für den über eine Sdiene zur Verfügung stehenden Puffer 53 (BUAV). Die Eingabe/Ausgabe-Logik 35 erzeugt auch ein Steuasignal (TSC) mit einem dreifachen Status über die Leitung 27 an den Lese-Schreib-Puffer 54 (R/W) und für die Ausgangsadreseenpuffer 31 und 32.Das Signal TSC, welches über die Leitung 27 erzeugt wird, bewirkt bei allen Adressenleitungen A0-15 und bei der Lese/Schreib-Leitung, daß sie in einen Modus mit sehr hoher Ausgangsimpedanz übergehen, den Drei-Status-Modus, bei welchem alle Treibereinrifatungen in einem abgeschalteten Status sind.

Der Schreib-Lese-Ausgang zeigt an, ob der Mikroprozessor 1 sich in einem Schreibstatus oder in einem Lesestatus befindet.Der normale Bereitschaftsstatus dieses Signals ist der Lesepegel. Das Ausgnagssignal BUAV ist normalerweise in einem tiefen Status. Wenn es hochgelegt wird, so wird dadurch angezeigt, daß der Mikroprozessor 1 angehalten wird und daß die Adressenschiene zur Verfügung steht. Wenn das Eingangssignal Halt in einem hohen Status ist, so bringt es den Mikroprozessor dazu, die Befehlsadresse aus der Inkrementiereinrichtung oder dem Programmzähler zu holen und mit der Ausführung des Befehls zu beginnen. Wenn das Signal Halt tiefgelegt ist, wird die gesamte Aktivität im Mikroprozessor angehalten, und zwar am Ende desjenigen Befehls, der zu dieser Zeit geradeaus geführt wird. Das Eingangssignal Rückstellen wird dazu verwendet, die Mikroprozessoroperation entweder zu Beginn anzufangen oder aber, nach dem Abspalten der Versorgungsspannung, wenn eine Störung in derEnergieversorgung aufgetrent sein sollte.

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Das Eingangssignal für eine nicht maskierbare Unterbrechung (NMI) erzeugt eine nicht ma skierbare Unterbrechungsfolge im Mikroprozessor. Die Unterbrechungsanforderung-Eingangssignale IRQ1 und IRQ2 werden dazu verwendet, eine Anforderung dafür hervorzurufen, daß in dem Mikroprozessor eine Unterbrechungsfolge ausgeführt werden soll. Der Mikroprozessor wartet, bis der laufende Befehl vollständig ausgeführt ist, bevor die Unterbrechungsanforderung zur Kenntnis genommen wird. Wenn zu dieser Zeit das Unterbrechungsmasken-Bit im Zustandskoderegister 30 nicht gesetzt ist, beginnt der Mikroprozessor eine Unterbrechungsfolge, bei welcher der Inhalt von IX, PC, ACCA, ACCB und CCR in einen externen Speicher Jeweih abgespeichert werden. Der Mikroprozessor setzt das Unterbrechur^masken-Bit hoch, so daß keine weiteren Unterbrechungen auftreten können. Eine 16-Bit-Adresse wird geladen, welche eine Vektoradresse angibt, die in demexternen Speicher vorhanden ist, und eine and diesen Stellen geladene Adresse bringt den Mikroprozessor dazu, daß er eine Verzweigung in eine Unterbrechungsroutine im externen Speicher ausführt. IRQ1 und IRQ2 haben verschiedene Vektoradreseen in dem externen Speicher, und IRQ1 hat Priorität gegenüber IRQ2, wenn beide Signale gleichzeitig auftreten sollten.

Die Vjjjj-Leitung 51 ist die Energieversorgungsleitung für den Mikroprozessor 1 und ist über die in der Figur 1 dargestellte logische Schaltung verteilt. Die Versorgungsspannung ist *5»0 Volt -5 %. Die Vgg-Leitung 52 ist der Masseanschluß für den Mikroprozessor 1, und auch dieser Anschluß ist über die in der Figur 1 dargestellte Logikschaltung verteilt. Ein externes Taktsignal E auf der Leitung 55 wird der Taktgeneratorschaltung 60 (CG) zugeführt, um nicht überlappende Taktsignale 01 und 02 zu erzeugen, welche auf verschiedene Zeitsteuerschaltungen in der Gesamtschaltung des Mikroprozessors 1 verteilt sind. Das Taktsignal E ist ein einphasiges, TTL-kompatibles Taktsignal. Die zeitliche Beziehung zwischen dem externen

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Haupttaktsignal E und den intern erzeugten TaktSignalen 01 und 02 ist in der Figur 9 dargestellt.

In dem Befehlsflußdiagramm der Figuren 2A bis 2M ist eine symbolische Darstellung der Befehlsablauffolge veranschaulicht, wobei die Ausführung jedes Befehls des Mikroprozessors in der Weise beschrieben wird, daß die Datenübertragungen zwischen den internen Registern, Schienen, ALU und den Puffern während 01 in jedem Maschinenzyklus dargestellt werden. Ein Maschinenzyklus kann definiert werden als eine E-Taktperiode, während welcher sowohl 01 und 02 jeweils gemäß der Darstellung in der Figur 9 einmal in nicht überlappender Weise eingeschaltet werden. In der Figur 2 stellt jeder Block die gleichzeitigen Datenübertragungen dar, welche innerhalb eines bestimmten 01-Zeitrahmens vorkommen. Verschiedene 01-Zeitrahmen werdin benötigt, um die vollständige Ausführung eines bestimmten Befehls aus dem Befehlsvorrat zum Abschluß zu bringen.

Es ist wichtig festzustellen, daß es zweckmäßig ist, die Anzahl der 01-Zeitrahmen auf ein Minimum zu bringen, d. h. daß ein Minimum von Maschinenzyklen pro Befehl auftreten, um die Arbeitsgeschwindigkeit des Mikroprozessors insgesamt zu steigern. Dies geschieht gemäß der Erfindung dadurch, daß die Anzahl der internen Datenübertragungen für digiteLe Information während jedes 01-Zeitrahmens erhöht wird.

In der Figur 2 stellt diejenige Linie, welche aufeinander folgende 0WZeitrahmen miteinander verbindet, den 02-Teil des bestimmten Maschinenzyklus dar. Während des 02-Zeitrahmens kann der Inhalt der Inkrementiereinrichtung INC inkrementiert oder dekrementiert werden, und zwar um eins, oder er kann in anderer Weise verändert werden. Weiterhin kenn während jedes 02-leitrahmens ein Speicherwort von dem zugehörigen externen Speicher in Obereinstimmung mit

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einer entsprechenden Speicheradresse über externe Adressenleitungen A0-15 während des vorherigen 01-Zeitrahmens angesprochen werden, und ein solches Speicherwort wird über die externe ADatenschiene 46 und das Dateneingangsregister DBI
47 aufgenommen. Es ist zu bemerken, daß eine Speicherleseoperation durch ein Ausgangssignal VMA gesperrt werden kann (keine gültige Speicheradresse), wie es durch eine 1 auf
jeder externen Actessenleitung A0-15 angezeigt wird, wobei
nur eine Scheinleseoperation auf dem externen Speicher ausgeführt wird.

Die Figuren 2A und 2B zeigen den oberen Teil des Befehlsflußdiagramms. Der 01-Zeitrahmen, welcher durch den Block veranschaulicht ist, stellt den Abschlußteil des unmittelbar vorhergehenden Befehls dar, unter der Annahme, daß beim Abschluß eines solchen Befehls das Befehlsflußdiagramm eine Rückkehr zu dem Zeitrahmen GT0 verlangt hat, welcher im Block 223 veranschaulicht ist. Wenn das Eingangssignal Halt zu dieser Zeit hochgelegt ist, setzt der Entschädungsblock 212 den Mikroprozessor in den Status HaIt,welcher durch den Zeitrahmen HAL im Block 222 dargestellt ist. Wenn das Eingangssignal Halt tiefgelegt ist, fährt der Mikroprozessor mit dem Zeitrahmen GT0 im Block 225 fort. Im Block 225 zeigen die Pfeile, (■♦) die Übertragung einer digitalen Information aus dem jeweiligen Teil des Mikroprozeseors (Register, Schiene, Puffer oder andere Logikschaltung) jeweils an, wie es auf der linken Seite des Pfeils dargestellt ist, und zwar zu denjenigen Teilen der Anordnung, welche auf der rechten Seite des Pfeils eingefügt ist. Beispielsweise zeigt in dem Zeitrahmen GT0 die mit INC-*AB-»INC, PC angegebene Datenübertragung an, daß der Inhalt der Inkrementiereinrichtung IDC zu der internen Adressenachiene AB übertragen wird, worauf er zu der Inkrementiereinrichtung INC ebenso wie zu dta Programmzähler FC rückübertragen wird. Sobald Daten zu der internen Adreeeenechiene AB übertragen werden, und ewar entweder zu ABH oder zu ABL, oder zu beiden, erscheinen sie auch bei dem entsprechenden Adressenausgangspuffer OBH 91

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bzw. OBL 32, und die Daten werden von dort über externe Adressenleitungen 33 oder 34- an den externen Speicher übertragen .

Von dem Zeiträumen GT0 geht die Mikroprozessoroperation weiter zu dem entsprechenden Ti-Zeitrahmen, und zwar in Abhängigkeit von dem jeweiligen Adressiermodus, der durch den Befehlsoperationskode festgelegt ist. Beispielsweise läuft die interne Operation mit den Folgen weiter, die in dem Block 230 beschrieben sind, wenn eine direkte Adressierung festgebagt ist. Der Block 231 beginnt die Folge für den erweiterten Adressiermodus. Der Block 232 beginnt die Folge für den indizierten Adressiermodus. Der Block 233 beginnt die Folge für eine Verzweigungsoperation. Für den unmittelbaren, Akkumulator- oder Adressiermodus wird der Leitung 207 zu dem entsprechenden Block T1 oder TT gefolgt, wie es in den Figuren 2H bis 2M dargestellt ist, eriBprechend dem jeweiligen Befehlstyp, für eine implizierte oder auf einen Stapel bezogene Adressierung wird der Leitung 209 zu dem entsprechenden T1-Zeitrahmen gefolgt, wie es in den Figuren 2D bis 2F veranschaulicht ist. Innerhalb des bestimmten Adressiermodus läuft die interne Prozessoroperation über die Folge von 01-Zeitrahmen, bis ein Entscheidungsblock oder ein Rücksprungsymbol erreicht wird. Das Rücksprungsymbol gibt an, ob ein Rücksprung zu dem Zeitrahmen GT0 oder zu einem bestimmten T1-Zeitrahmen erfolgen soll, wie es durch den nachfolgenden Befehl festgelegt ist.

Nachfolgend werden im Detail anhand des Flußdiagramms der Figur 2 die internen Prozessoroperationen beschrieben, wie sie bei einem typischen Befehl auftreten, beispielsweise bei dem STA-Befehl. Um das Verständnis des Befehlsflußdiagramms der Figur 2 zu erleichtern, werden jedoch zunächst der Aufbau und die Nomenklatur der Figur 2 erläutert.

Jeder Block in der Figur 2 hat in seinerunteren rechten Ecke einen kleinemn Block, in dem zumindest eine Zahl an-

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gegeben ist, beispielsweise GT0, T1 DIR0, T1 EXT0 usw. Die Bezeichnungen GT0 und T1 geben den Beginn von bestimmten OperaticcBfolgen der Figur 2 an und werden somit auch durch die Rücksprungsymbole am Schluß jeder Folge der Prozessoroperationen genannt, wie sie in der Figur beschrieben werden. Die anderen alphanumerischen Symbole in den kleineren Blöcken der Figur 2 stellen die Namen der Zeitrahmen dar, bei welchen die Datenübertragungen auftreten, die in den entsprechenden größeren Blöcken festgelegt sind. Steuersignale, welche entsprechende alphanumerische Bezeichnungen haben, werden durch die Dekodier- und Stu«rlogik 4Q des Mikroprozessors erzeugt und liefern Aktivierungesignale für die verschiedenen Teile der logischen Schaltung und der entsprechenden logischen Verknüpfungsglieder, um die gewünschten Datenübertragungen auszuführen, Die alphanumerischen Bezeichnungen in den kleinen Blöcken der Figur 2 entsprechen den Signalen der identischen Bezeichnung, welche in dem detaillierten Logikdiagramm der Figur 5 angegeben ist. Die Steuersignale, welche durch die Logikschaltung der Figur 5 erzeugt werden, entsprechen einem bestimmten Zeitrahmen der Figur 2 und werden um einen Maschinenzyklus später erzeugt, als es in dem bestimmten Block in der Figur 2 veranschaulicht ist.

Der vollsandige Befehlssatz für den Mikroprozessor gemäß der Erfindung ist in da? Tabelle 1 angegeben. Die Ausführungszeit (in Maschinenzyklen) für jeden der Befehle in der Tabelle 1 ist in der Tabelle 2 niedergelegt, und zwar entsprechend dem jeweiligen Adressiermodus, der für den Befehl vorgeschrieben ist. Ein Adressiermodus oder mehrere davon stehen für jeden Befehl zur Verfugung uaä werden anschließend unten beschrieben.

Eine "Akkumulatorⁿ-Adressierung (AGGZ) bestirnt entweder den Akkumulator ACGA 24 oder den Akkumulator ACCB 22 und benötigt nur einen einzelnen Operanden. Bei der "unmittelbaren"

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eierung ist der Operand in dem zweiten oder im zweiten und dritten Byte des Befehls enthalten, und es ist keine weitere Speicheradressierung notwendig. Der Mikroprozessor adressiert diesen Speicherplatz, wenn er den unmittelbaren Befehl zur Aueführung holt. Bei der "direkten" Adressierung ist die Adresse des Opaanden im zweiten Byte des Befehls enthalten und ermöglicht den untersten 256 Bytes des externen Speichers, daß sie für die Speicherung von temporären Daten oder von Zwischenergebenissem direkt adressiert werden können.

Bei der "erweiterten" Adressierung wird das zweite Byte als Adresse hoher Ordnung des Operanden verwendet, und das dritte Byte wird als Operandenadresse geringer Ordnung verwendet, wobei die kombinierten 16 Bits eine absolute Adresse im externen Speicher bilden. Bei der "indizierten" Adressierung ist die numerische Adresse variabel, und sie hängt von dem Inhalt des Indexregisters ab. Der Inhalt des zweiten Teils des Befehle wird zu dem Indexregister IZL 21 geringer Ordnuig addiert und ein Übertrag wird zu dem Inhalt des Indexregisters IXH 20 hoher Ordnung addiert. Der Inhalt des Indexregisters IZ wird dann dazu verwendet, den externen Speicher zu adressieren. Bei der "inhärenten" Adressierung enthält der Operationskode selbst ein Register oder mehrere Register, welche Operanden enthalten oder in welchen Ergebnisse abzuspeichern sind. Beispielsweise legt der Operator ABA (addieren Akkumulatoren) in sich bereits fest, daß die zwei Operanden in AGOA 24 und AOGB 22 enthalten sind, und daß das Ergebnis ihrer Addition in AOGA 24 abzuspeichern ist.

Bei der relativen Adressierung wird die Adresse, welche in des zweiten Byte des Befehle enthalten ist, zu dem Inhalt des ProgramHzählers FC plus 2 addiert. Dies ermöglicht die Adressierung von Daten in einem Bereich von -125 hie +129 Bytes der Adresse des gegenwärtigen Befehle. Die relative Adressierung wird nur durch die bedingten Verzweigungebefehle, den unbedingten Verzweigung ebef β hl (BRA) und die

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Verzweigung zu eine Unterroutinenbefehl (BSE) verwendet.

Anhand der Figuren 1OA und 1OB kann eine schematische Darstellung der Verschiebung von Daten nach rechts oder links in den Schieberegistern A und B in Abhängigkeit von den Befehlen LSRD bzw. ASLD erkannt werden.

Zu dem Befehlslußdiagramm der Figur 2 ist weiterhin zu erläutern, daß stets dann, wenn digitale Information zu der DB-Schiene 6 übertragen werden soll, angenommen werden kann, daß sie auch nach DBflf 4-5 übertragen wird. Außerdem wird dann, wenn digitale Information nach ABL 1 4- übertragen wird, auch angenommen, daß sie ebenfalls zum B-Eingang von ALTJ übertragen wird.

In der Figur 5 sind alle internen Schienen vorab während des 02-Zeitrahmens auf ihren hohen Status gebracht. Unter Bezugnahme auf das in der Figur 5S dargestellte INCL-Register sperrt ein Signal TIN0 (Figur 5K) einen Übertrag nach INCL. Unter Hinweis auf das INCH-Register in der Figur 5U ist festzustellen, daß das Signal TINH (Figur 5L) einen Übertrag nach INCH bringt.

Ein Operationskodeplan für den Mikroprozessor gemäß der Erfindung ist in der Figur 4-A dargestellt. Bei einem vorgegebenen 8-Bit-Befehl werden die Bits mit dem höchsten Stellenwert MSB) entlang der Oberseite der Figur 4A angegeben, und die Bits mit dem geringsten Stellenwert (LSB) des Befehls werden entlang der linken Seite der Figur 4A dargestellt. In dem Befehlsflußdiagramm der Figur 2 und in dem detaillierten Logikdiagramm der Figur 5 kann ein bestimmter Befehl oder ein Teil davon symbolisch in der Form I? 16 15 14 13 Il 11 10 dargestellt werden.

Bei dieser Darstellung wird beispielsweise angenommen, daß das Bit höchster Ordnung eine 1 ist, wenn es durch 17 dar-

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gestellt wird, und es wird angenommen, daß es eine O ist, wenn es durch T7 dargestellt wird. Die in den Figuren 4B und 4C gezeigten Diagramme in Verbindung mit den hexadezimalen Symbolen, welche entlang den Seiten der Figur 4A angegeben sind, dienen zur Übersetzung zwischen den Befehlen, welche in binärer Form oder in hexadezimaler Form vorliegen. Beispielsweise kann der Befehl 17 , Tu T5 14 T5 12 11 IO (der STA -Befehl bei der direkten Adressierung) in binärer Form als 10010111 dargestellt werden. Aus der Figur 4C geht hervor, daß das hexadezimale Symbol für das Bit mit dem höchsten Stellenwert gleich 9 ist und die Figur 4B läßt erkennen, daß das hexadezimale Symbol für das Bit mit dem geringsten Stellenwert gleich 7 ist, so daß der STA-Befehl (direkte Adressierung) in hexadezimaler Form als 97 dargestellt vECden kann.

Die Ausführung des STA-Befehls bei der direkten Adressierung wird nachfolgend anhand des Befehlsflußdiagramms der Figur erläutert, um die Vortäle des Erfindungsgegnstandes zu beschreiben. Der STA-Befehl (direkte Adressierung) ist auch in dem Befehlsvorrat des mMikroprozessors Motorola MC6800 enthalten, wie es beispielsweise in der US-PS 4 050 096 beschreiben ist und er benötigt für seine Ausführung vier Maschinenzyklen, wie es in der Tabelle 9 der oben genannten Patentschrift angegeben ist. Durch die Verwendung einer zusätzlichen Datenschiene NDB 8 wird gemäß der Erfindung erreicht, daß der STA-Befehl (direkte Adressierung) des Befehlsvorrates des Mikroprozessors MC6801 gemäß der Erfindung in nur drei Maschinenzyklen ausgeführt werden kann, wie es nachfolgend im einzelnen erläutet wird. Unter Hinweis auf den Zeitrahmen GT0 in der Figur 2A erfolgen die folgenden Datenübertragungen:

LOAD I/E (1)

INC-»AB-»INC, PC (2)

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Die erste Datenübertragung (1) ist das Laden des Befehlsregisters I/R 50 mit dem STA-Operatioiskode, der in dem ersten Byte des STA-Befehls enthalten ist. In der Figur 8 ist ein Speicherplan dargestellt, in welchem verschiedene 8-Bit-Speicherplätze symbolisch in dem externen Speiche? mit statistischem Zugriff angegeben sind, zu welchen der Mikroprozessor 1 mit Hilfe von 16-Bit-Speicheradressen Zugriff hat, die über externe Adressenleitungen 33 und JA ausgesandt werden. Die Adresse des STA-Befehls soll als Speicherplatz 1 vereinbart werden. Da der STA-Befehl bei der direkten Adressierung ein Zwei-Byte-Befehl ist, belegt der STA-Befehl die Speicherplätze 1 und 2 des externen Speichers. Der Speicherplatz 2 enthält die Adresse D1, bei welcher der Inhalt des A-Akkumulators 24 gespeichert werden soll. Der Speicherplatz 3 enthält den Operationskode des nächsten Befehls, der zu holen und auszuführen ist.

Während der zweiten Datenübertragung (2) wird der Inhalt der Inkrementiereinrichtung INCH und INCL auf die internen Adressenschienen ABH bzw. ABL übertragen. Während des 02-Zeitrahmens, der dem GT0-Zeitrahmen unmittelbar vorausgeht, wird die Inkrementiereinrichtung INC um 1 inkrementiert. Da der ursprüngliche Inhalt der Inkrementiereinrichtung INC während des 01-Zeitrahmens, der dem Zeitrahmen GTO vorausging, gleich 1 war, entsprechend der Speicheradresse des STA-Befehls, ist der inkrementierte Inhalt der Inkrementiereinrichtung INC zu Beginn des Zeit-ahmens GT0 gleich 2. Die Figur 7 veranschaulicht diejenige Information, welche auf den Schienen und innerhalb der Register und dar Puffer bei jedem der Zeitrahmen 01 und 02 während der Ausführung des STA-Befehls auftritt (direkte Adressierung). In der Figur 7 sind nur die internen Adressenschimen geringer Ordnung, die Adressenpuffer, das temporäre Registerund die Inkrementiereinrichtung dargestellt, weil das beispielsweise beschreib en e Adressen-Byte hoher Ordnung lediglich au« Hüllen besteht. Wenn der Inhalt von INCL, nämlich 2, bei der

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Datenübertragung (8) nach ABL übertragen wird, wird er auch nach OBL übertragen, um zu bewirken, daß die bei der Speicheradresse 2 gespeicherte Information geholt wird. Während der Datenübertragung (2) wird auch die digitale Information 2 von ABL nach INCL rückübertragen, und sie wird ebenfalls nach FCL übertragen. Während des 02-Zeitrahmens, der auf den Zeitrahmen GT0 folgt, wird die Inkrementiereinrichtung INCL um 1 auf den Wert 3 inkrementiert bzw. erhöht. Außerdem wird der Inhalt D1 des Speicherplatzes 2 von dem externen Speicher geholt und in den Dateneingangspuffer DBI 47 gebracht.

Der nächste Befehl des Flußdiagramm-Zeitrahmens ist T1 DIR0 im Block 230. Da der StA-Befehl bei der direkten Adressierung symbolisch als 17 T5 T$ 14 TT 12 11 IO dargestellt ist, ist die Bedingung des Eintritts in den Block 230 erfüllt (d. h., 17 T5 14). Die Datenübertragungen, welche während des Zeitrahmens T1 DIRf auftreten, sind folgende:

INC-»PC	INCL, TEMPL	(3)
DBI-»NDB-»OBL,	TEMPH	(4)
0-»ABHiINCH,		(5)
ACCX-tDB-vADDA		(6)
liABLl-iADDB		(7)
UND		(8)
SCHREIBEN	(9)

Während der Datenübertragung (3) wird der Inhalt von INCL 13, nämlich 3, nach PCL 15 übertragen. Während der Datenübertragung (4) werden die Daten D1 bei DBI 47 zur NDB-Schiene 8 und von dort nach OBL 32 übertragen, um die Adresse D1 anzugeben, und zwar über die externe Adressenschiene 34, bei welcher der Inhalt des Α-Akkumulators gespeichert wird. Während der Datenübertragung (4) werden auch die Daten D1 auf NDB 8 nach INCL und HpFL 17 übertragen.

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Während der Datenübertragung (5) sind die acht Leitungen von ABH 10 auf O gesetzt, und zwar ebenso wie der Inhalt von INCH und TSlPH 16, weil bei der direkten Adressierung nur die ersten 256 Worte des externen Speichers zugänglich sind. Während der Datenübertragung (6) wird der Inhalt A des Akkumulators A oder des Akkumulators B zu der DB-Schiene 6 und von dort zu dem A-Eingang von ALU 28 übertragen. Während der Datenübertragung (7) silo die acht Leitungen von der ABL 1-Adressenschiene 4 auf 1 gesetzt, und zwar ebenso wie die entsprechenden B-Eingänge für ALU 28. Während der Datenübeifcragung (8) sind die A- und B-Eingänge von ALU 28 durch die logische Funktion "UND" miteinander verknüpft. Schließlich geht bei der Datenüberttagung (9) das R/W-Ausgangssignal tief, um in den Speicheradressenplatz D1 die Daten A aus dem Akkumulator A oder aus dem Akkumulator B einzuschreiben, welche zu der DB-Datensdiene 6 übertragen wurden und folgich zu den Datenausgangspuffern 45, und zwar während der Datenübertragung (6). Somit ist am Ende der Datenübertragung (9) der Ausführungsteil des Befehlszyklus, welcher das Abspeichern der Inhalte der Akkumulatoren A oder B an den Speicherplatz D1 umfaßt, zum Abschluß gebracht. Die Datenübertragungen (10) bis (13) umfassen diejenigen Operationen, die dafür erforderlich sind, den nächsten Befehl zu holen.

Aus dem Block 250 der Figur 2A geht die folgende Operation des Mikroprozessors zur Aueführung des STA-Bef*hls (direkte Adressierung) entlang der Linie 201 zum Entscheidungsblock 224 in der Figur 2C. Da keine Sprungunterroutine (JSR) gefordert wurde, läuft die Operation entlang den Linien 234, 207 und 214 zu dem Zeitrahmen TT D0 unterhalb der STA-A- Eingangsbedingung 17 TS TS 12 11 10. Der Block 235 enthält die folgenden Datenübertragungen:

PG-AB-ING	(10)
AKTIVIEREN N, Z	(11)
LÖSCHEN V	(12)
UND	(13)

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Bei der Datenübertragung (10) wird der Inhalt von PCL 15, nämlich 3, nach ABL 2 und von dort nach INCL 13 übertragen. Bei der Datenübertragung (11) werden die Bits N und Z im Zustand skoderegist er 30 entweder verändert oder nicht verändert, und zwar in Abhängigkeit von den Ergebnissen der logischen Verknüpfung'UND" von ALU 28 während der Datenübertragung (8). Während der Datenübertragung (12) wird das Bit V im Zustandskoderegister 30 gelöscht, wodurch angezeigt wird, daß kein Überlauf aufgetreten ist. Bei der Datenübertragung (13) werden die Eingangssignale A und B für ALU 28 wiederum durch die logische Punktion "UND" verknüpft.

Die verschiedenen Zustände, welche durch das Zustandskoderegister 30 angegeben werden, werden durch folgerte Bits angezeigt: N (negative Zahl), Z (null), V (Überlauf), C (Übertrag/Leihen), I (Unterbrechungsmaskierung) und H (Halbübertrag von Bit 3).

Aus dem Zeitrahmen, der im Block 235 in der Figur 2H angegeben ist, geht der Mikroprozessor zum Block 236, in welchem Datenübertragungen stattfinden, die im wesentlichen mit denjenigen identisch sLnd, die zunächst im Block 225 der Figur 2A durchgeführt wurden. Es handelt sich dabei nämlich um folgende Übertragungen: Der nächste Befehl, welcher am Speicherplatz 3 auftritt, wird in das Befehlsregister I/R 50 geladen, und der Inhalt von INC wird nach OBL 32 und OBH 31 ebenso wie nach PC übertragen.

Während des Zeitrahmens 02, der zwischen den Blöcken 235 und 236 auftritt, wird der Inhalt von INCL um 1 inkrementiert, und der Inhalt des Speicherplatzes 3» d. h. der nächste Befehl, wird aus dem Speicher geholt und in den Datenpuffer DBI 47 eingegeben.

Von dem Block 236 in der Figur 2H geht die Mikroprozeseeroperation über das Rücksprungsymbol 237 zu dem Zeitrahmen T1 zurück, der durch den nächsten Befehl festgelegt ist, und die

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Mikroprozessoroperatim geht dann gemäß denjenigen Operationen weiter, die in dem Befehlsflußdiagramm unter dem nächsten Befehl festgelegt sind.

Durch die gemäß der Erfindung vorgesehene zusätzliche Datenschiene in dem Mikroprozessor ist die Anzahl der Maschinenzyklen, die während der Ausführung vieler Befehle des Befehlsvorrates erforderlich sind, gegenüber derjenigen Anzahl vermindert worden, die bei dem Mikroprozessor MC6800 der Anmelderin erforderlich sind. Beispielsweise ist bei dem STA-Befehl bei der direkten und bei der erweiterten Adressierung ein Maschinenzyklus eingespart worden, und es sind bei der indizierten Adressierung zwei Maschinenzyklen eingespart worden. Bei dem STS-Befehl (Speichern des Stapelregisters) ist ein Maschinenzyklus sowohl bei der direkten als auch bei der erweiterten Adressierung eingespart worden, und es sind bei der indizierten Adressierung zwei Maschinenzyklen eingespart worden. Bei dem STY-Befehl (Speichern des Indexregisters) ist sowhl bei der direkten als auch bei der erweiterten Adressierung ein Maschinenzyklus eingespart worden, und es sind bei der indizierten Adressierung zwei Maschinenzyklen eingespart worden. Bei dem TSX-Befehl (Übertragen der Stapelanzeige in das Indexregister) und bei dem TXS-Befehl (Übertragen des Indexregisters zu der Stapelanzeige) ist bei der inhärenten Adressierung ein Maschinenzyklus eingespart worden. Bei den DEX-Befehl (Dekremtntierm.des Indexregisters) und bei dem INX-Befehl (Inkrementieren des Indexregisters) ist bei der inhärenten Adressierung ein Maschinenzyklus eingespart worden. Bei dem DES-Befehl (Dekrementieren der Stapelanzeige) und bei dem INI-Befehl (Inrkementieren der Stapelanzeige) ist ein Maschinenzyklus bei der inhärenten Adressierung eingespart worden. Bei dem BSR-Befehl (Verzweigen zur Unterroutine) sind zwei Maschinenzyklen bei der relativen Adressierung eingespart Worten, und zwar durch Verwendung der zusätzlichen Datenschiene in Verbindung mit der Übertragerwartungsschaltung, wie sie in der Deutschen Patentanmeldung ?}der Anmelderin beschrieben ist, welche auf

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die Erfinder Wiles et al zurückgeht. Bei dem JSR-Befehl (Springen zur Unterroutine) sind "bei der indizierten Adressierung zwei Maschinenzyklon eingespart worden, und es sind bei der erweiterten Adressierung drei Maschinenzyklen eingespart worden, indem die zusätzliche Datenschiene gemäß der Erfindung in Verbindung mit der oben genannten Übertragerwartungsschaltung verwendet wurde. Bei dem LDS-Befehl (Laden der Stapelanzeige) und bei dem LDX-Befehl (Laden des Indexregisters) ist bei der indizierten Adressierung ein Maschinenzyklus eingespart worden.

Bei den folgenden Befehlen ist bei der indizierten Adressierung jeweils ein Maschinenzyklus eingespart worden, und zwar durch die Verwendung der zusätzlichen internen Datenschiene NDB 8: SUB (Subtrahieren), CMP (Vergleichen), SBC (Subtrahieren mit Übertrag), UND (logisches UND), BIT (Bitprüfung)? LDA (Laden Akkumualtor), EOR (exklusives ODER), ADC (Addieren mit Übertrag, ORA (inklusives ODER)im Akkumulaotr), ADD (Addieren, NEG (Verneinen), COM (Komplementieren), LSR (logische Verschiebung nach rechts), ROR (Rotieren nach rechte), ASR (arithmetische Verschiebung nach rechts), ASL (arithmetische Verschiebung nach links, ROL (Rotieren nach links) DEC (Dekrementieren), INC (Idrementieren), TST (Prüfen) und CLR (Löschen).

Die Figuren 5A bis 5AA bilden einzelne Ausschnitte oder Abschnitte einer bevorzugten Ausftihrungsform des erfindungsgemäßen Mikroprozessors. Die einzelnen Figuren können in der Art zusammengefügt werden, wie es in der Figur 6 dargestellt ist, um das vollständige Iogikschema des Mikroprozessors zu bilden. Aus dem Logiksohema der Figuren 5A bis 5AA ist ersichtlich, wie der Mikroprozessor gemäß der Erfindung aufgebaut ist, und zwar unter Verwendung herkömmlicher Bauelemente wie Metall-Oxid-Halbleiter-Feld-Effekt-Transistoren (MOSFET). Eine detailliert« Besehreibung der Verbindungen zwischen den logischen Elementen, die in den Figuren 5A- bis

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dargestellt sind, würde die Beschreibung unnötig überladen. Es werden nachfolgend einige Schaltungseinzelheiten gemäß der Figur 1 in den detaillierten Logikdiagranmen der Figuren 5A bis 5AA erläutert.

Die Figur 5A zeigt den Taktanschluß 301, welcher das Taktsignal E aufnimmt. Eine entsprechende Schaltung erzeugt ein internes Taktsignal 01 über die Leitung 400 und das Taktsignal 02 über die Leitung 401, und es ist ersichtlich, daß (nicht dargestellte) Leitungen die Taktsignale 01 und 02 über den gesamten Mikroprozessor zu den entsprechenden Übertragungsgliedern verteilen, Wo sie benötigt werden. Der Anschluß Halt, der mit 302 bezeichnet ist, spricht auf das Halt-Signal in der Weise an, daß der Zustand Halt/Weiter des Mikroprozessors festgelegt wird. Der LIR-Anschluß 300 ist ein Textanschluß, der ein LIR-Ausgangssignal synchron mit der Verriegelung eines Befehls in das Verriegelungsregister I/R 50 erzeugt, wobei das Ausgangssignal von einer logischen Analysiereinrichtung dazu verwendet werden kann, die Arbeitsweise des Mikroprozessors zu überwachen.

Die FigujHi5B bis 51 zeigen die Befehlsdekodierschaltung im oberen Bereich. Ein Teil der Schaltung zur Übertragung und Erzeugung verschiedener interner Taktsignale ist in den unteren Teilen der Figur 5B bis 51 dargestellt. Es ist darauf hinzuweisen, daß in den Figuren 5A bis 5AA die verschiedenen Zeitsteuersignale angegeben sind, welche in den kleinen Blöcken in der unteren rechten Ecke Jedes 01-Zeitfensters in dem Befehlsflußdiagramm der Figur 2 erscheinen.

In der Figur 51 ist das Biehlsregister I/R in seiner Gesamtheit mit der Bezv^zahl 50 bezeichnet. Weiterhin ist in der Figur 51 der R/W-Anschluß 303 dargestellt.

Die Figur 5J zeigt den Anschluß 304 TS§T, 305 IRQ 2, 306 NMI, weiterhin den Ausgangsanschluß 307 BUAV, den Energieversorgung sanschluß 308 Vjyjj und den Eingangsanschluß 309

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RESET und weitere Teile der Mikroprozeseorlogik.

Die Figur 5K zeigt einen Minianschluß 310, der nur zu Prüfzwecken verwendet wird und nicht an eine externe Klemme angeschlossen ist.

Die Figuren 5L his 5Q zeigen weitere Teile der internen Steuerlogik des Mikroprozessors und warden nicht im einzelnen beschrieben, da der Aufhau und die Funktion solcher Schaltungen dem Fachmann geläufig sind.

Die Figur5R zeigt den Eingangsanschluß 311 (DBE) für die Datenschienenaktivierung in Verbindung mit weiterer Steerlogik.

Die Figur 5S zeigt die acht Ausgangsadressenanschlüsse A0 bis A7 geringer Ordnung in Form der Anschlüsse 312 bis 319. Im unteren Teil der Figur 5Sist der Ausgangsadressenanschluß A8 der Ausgangsadressenleitungen hoher Ordnung dargestellt. Entlang der rechten Seite der Figur 5S ist das Register INGL. dargestellt, jedoch nur die Zelle geringster Ordnung, da die anderen Zellen mit dieser Zelle gerillten Ordnung identisch sind.

Die Figur 5T zeigt die Ausgangsadressenanenhlüsse A9 und A10 im unteren Teil. Weiterhin ist in der Figur 5T entlang der linken Seite der Abschnitt PCL des Programmzählers geringer Ordnung dargestellt. Entlang der rechten Seite der Figur 5T ist der Abschnitt PGH des Programmzählers hoher Ordnung dargestellt.

Die Figur 5U zeigt die Ausgangsadressenleitungen hoher Ordnung A11 und A12 in der Form der Anschlüsse 323 bzw. 324. Weiterhin ist im unteren Bereich der Figur 5U der Masseanschluß 328 dargestellt, welcher über die gesamte Logik der Figuren

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5A bis 5AA verteilt sein soll. Die Figur 5U zeigt auch den Abschnitt INCH der Inkrementiereinrichtung hoher Ordnung. Weiterhin sind in der Figur 5U die einzelnen Leitungen ABL0 bis ABL7 der ABL-Schiene 2 dargestellt (siehe Figur 1) und auch die einzelnen Leitungen ABH0 bis ABH7 der ABH-Schiene 10 (siehe Figur 1).

Die Figur 5V zeigt die Ausgangsadressenleitungen A13 und A14-in der Form der Anschlüsse 325 bzw. 326. Die Figur 5V zeigt auch die Abschnitte hoher und tiefer Ordnung, nämlich TIMPH bzw. TEMPL, des temporären Registers. Weiterhin zeigt die Figur 5V die Abschnitte tiefer und hoher Ordnung, nämlich SPL bzw. SPH, der Stapelanzeige.

Die Figur 5W zeigt die Ausgangsadressenleitung A15 in der Form des Anschlusses 327 im unteren Bereich. Die Figur 5W zeigt auch den Abschnitt IXH hoher Ordnung des Indexregisters entlang der linken Seite und den Abschnitt IXL tiefer Ordnung des Indexregisters entlang der rechten Seite. Weiterhin sind in der Figur 5W die einzelnen Leitungen NDB0 bis NDB7 der NDB-SchJaie 8 dargestellt (siehe Figur 1). Schließlich sind in der Figur 5W die einzelnen Leitungen der ABL1-Schiene 4· (Figur 1) und der DB-Schiene 6 (Figur 1) veranschaulicht.

Die Pigur 5X zeigt den B-Akkumulator im linken Teil und den Α-Akkumulator rechts von dem B-Akkumulator.

Die Figuren yi und 5Z zeigen die ALU-Logikschaltung.

Die Figur 5AA zeigt die acht Leitungen D0 bis D7 in der Form der Anschlüsse 330 bis 337» und zwar entlang dem rechten Teil ebenso wie die Datenpufferschaltung im mittleren Teil der Darstellung

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Tabelle 1 Mikroprozessor-Befehlsvorrat

ABA Addieren Akkumulatoren

ABX Addieren Akkumulator B zum Indexregister

ADC Addieren mit übertrag

ADB Addieren

ADDD Doppelt Addieren ohne Übertrag

AND logisches UND

ASL arithmetisch Verschieben nach links

ASLD logisch rerdoppelt Verschieben nach links A:B

ASR arithmetisch Verschieben nach rechts

BOG Verzweigen, wenn Übertrag gelöscht

BGS Verzweigen, wenn Übertrag gesetzt

BEQ Verzweigen, wenn gleich null

BGE Verzweigen, wenn größer oder gleich null

BGT Verzweigen, wenn größer äa null

BHI Verzweigen, wenn hoch

BIT Bitprüfung

BLE Verzweigen, wenn kleiner oder gleich

BLS Verzweigen, wenn kleiner oder identisch

BLT Verzweigen, wenn kleiner als null

BKE Verzweigen, wenn minus

BNE Verzweigen, wenn nicht gleich null

BPL Verzweigen, wenn plus

BRA immer Verzweigen

BSR zur Unterroutine Verzweigen

BVC Verzweigen, wenn Überlauf gelöscht

BVS Verzweigen, wenn Überlauf gesetzt

CBA Vergleichen Akkumulatoren

CLC Löschen Übertrag

CLI Löschen Unterbrechungemaskierung

CLR Löschen

CLV Löschen Überlauf

CMP Vergleichen

COM Komplementieren

CPX Vergleichen Indexregister

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DAA dezimal Anpassen DEC Dekrement!eren DES Dekrementieren Stapelanzeige DEX Dekrementieren Indexregister

EOR exklusives ODER

INC Inkrementieren INS Inkrementieren Stapelanzeige INX Inkrementieren Indexregister JMP Springen JSR Springen zur Unterroutine

LDA Laden Akkumulator LDAD doppelt Laden Akkumulator A:B

LDS Laden Stapelanzeige

LDX Laden Indexregister

LSR logische Verschiebung nach rechts

LSRD logische Doppelverschiebung nach rechts A:B

MUL mehrfach unsigniert

NEG Negieren

NOP keine Operation

ORA inkluvisves ODER im Akkumulator

PSH Verschieben der Daten

PSHX Verschieben des Indexregisters zum Stapel

PUL Verziehen der Daten

PULX Verziehen des Indexregisters vom Stapel

ROL Rotieren nach links

ROR Rotieren nach rechts

RTI Rückspringen von der Unterbrechung

RTS Rückspringen von der Unterroutine

SBA Subtrahieren der Akkumulatoren

SBC Subtrahieren mit Übertrag

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SEC Setzen des Übertrags

SEI Setzen der Unterbrechungsmaskierung

SEV Setzen des Überlaufs

STA Speichern des Akkumulators

STAD doppeltes Speichern des Akkumualtors A:B

STS Speichern des Stapelregisters

STX Speichern des Indexregisters

SUB Subtrahieren

SUBD doppelt Subtrahieren ohne Übertrag

SWI Programmunterbrechung

TAB Übertragen der Akkumulatoren

TAP Übertragen der Akkumulatoren zum Zustandskoderegister

TBA Übertragen der Akkumulatoren

TPA Übertragen des Zustandskoderegisters zum Akkumulator

TST Prüfen

TSX Übertragen der Stapelanzäge zum Indexregister

TXS Übertragen des Indexregisters zur Stapelanzeige

WAI Warten auf Unterbrechung

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unmittelbar

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+ entspricht der deutschen Patentanmeldung mit dem internen Aktenzeichen M 1197 welche am 5·9·1979 beim Deutschen Patentamt mit dem Titel "Verfahren und Schaltungsanordnung zur Durchführung von Additionen" eingereicht wurde.

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Leerseite

Claims

Patentansprüche

/1 ,j Mikrokomputer mit einer Datenschiene zur Übertragung digitaler Information, mit einer Adressenschiene, mit einer Mehrzahl von Registern, die zwischen der Datenschiene und der Adressenschiene angeordnet sind, um digitale Information zu speichern, damit eine Operation des Mikroprozessors ausgeführt werden kann, und mit einer Steuereinrichtung, welche mit den Registern verbunden ist, um die Operation der Register zu steuern, dadurch gekennzeichnet , daß eine zusätzliche Datenschiene (8) vorgesehen ist und daß eine Einrichtung vorhanfen ist, welche dazu dient, zumindest eines der Register (12 bis 22, 24-, 30) mit der zusätzlichen Datenschiene (8) zu verbinden.
2. Prozessor nach Anspruch 1, dadurch gekennzeichnet, daß weiterhin eine arithmetische Logikeinheit (28) zwischen der Datenschiene und der Adressenschiene angeordnet ist, um bei der digitalen Information Berechnungen auszuführen, so daß die Operation des Prozessors bewirkt wird, und daß eine Einrichtung vorgesehen ist, welche dazu dient, die arithmetische Logikeinheit mit der zusätzlichen Datenschiene zu verbinden.
3· Mikroprozessor mit einer Datenschiene, die eine Mehrzahl von Leitungen hat, mit einer Adressenschiene, die eine Mehrzahl von Leitungen hat, mit einer Mehrzahl von Registern, die zwischen der Datenschiene und der Adressenschiene angeordBt sind, um digitale Information zu speichern, damit die Operation des Mikroprozessors bewirkt werden kann, mit einer arithmetischen Logikeinheit, die zwischen der Datenschiene und der Adresstnschiene angeordnet ist, um bei der digitalen Information Berechnungen auszuführen, damit die Operation des Mikroprozessors ausgeführt werden kann, mit einer Steuereinrichtung, mdie mit der Mehrzahl von Registern verbunden ist und auchbmit der arithmetischen Logikeinheit,

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um die Übertragung digitaler Information in den Registern und in der arithmetischen Logikeinheit zu steuern, dadurch gekennzeichnet , daß eine zusätzliche Datenschiene (8) vorgesehen ist, die eine Mehrzahl von Leitungen aufweist, und daß eine Einrichtung vorhanden ist, welche dazu dient, zumindest eines der Register mit der zusätzlichen Datenschiene (8) zu verbinden.
4. Prozessor nach Anspruch 3, dadurch gekennieichn e t , daß eine Einrichtung vorgesehen ist, welche dazu dient, die arithmetische Logikeinheit mit der zusätzlichen Datenschiene zu verbinden.
5. Mikroprozessor mit einer Datenschiene, die eine Mehrzahl von Leitungen hat, mit einer Adressenschiene, die einen ersten und einen zweiten Abschnitt aufweist, von denen jeder eine Mehrzahl γ>η Leitungen enthält, mit einer Mehrzahl von Registern, die zwischen der Daten schiene und dem ersten Adressenschieneabschnitt angeordnet sind, um digitale Information zur Ausführung der Operation des Mikroprozessors zu speichern, mit einer zweiten Anzahl von Registern, die zwischen der Datenschiene und dem zweiten Adressenschienenabschnitt angeordnet sind, um digitale Information zur Durchführung der Operation des Mikroprozessors zu speichern, mit einer arithmetischen Logikeinheit, die zwischen dem ersten Adressenschienenabschnitt und der Datenschiene angeordnet ist, um bei der digitalen Information Berechnungen auszuführen, so daß die Operation des Mikroprozessors durchzuführen ist, mit einer Steuereinrichtung, die mit der ersten und der zweiten Anzahl von Registern verbunden ist und auch mit der arithmetischen Logkeinheit, um die Übertragung digitaler Information in den Registern und in der arithmetischen Logkeinheit zu steuern, dadurch gekennzeichnet , daß eine zusätzliche Datenschiaie (8) mit einer Mehrzahl von Leitungen vorgesehen ist und daß eine Einrichtung vorhanden ist, welche dazu dient, zumindest eines der Register (19, 20, 21, 22, 24) mit der zusätzlichen Datenschiene (8) zu verbinden.

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6. Mikroprozessor nach Anspruch 5, dadurch gekennzeichnet, daß die Verbindungseinrichtung zumindest eines aus der Anzahl der Register mit der zusätzlichen Datenschiene (8) verbindet.
7. Mikroprozessor nach Anspruch 5, dadurch gekennzeichnet, daß die Verbindungseinrichtung wenigstens eines aus der ersten Anzahl von Registern und eines aus der zweiten Anzahl von Registern mit der zusätzlichen Datens<faLene (8) verbindet.
8. Mikroprozessor nach Anspruch 6, dadurch gekennzeichnet, daß eine Einrichtung vorgesehen ist, um die arithmetische Logikeinheit mit der zusätzlichen Datenschiene (8)

zu verbinden.
9. Mikroprozessor nach Anspruch 7« dadurch gekennzeichnet, daß eine Einrichtung vorgesehen ist, um die arithmetische Logikeinheit mit der zuständigen Datenschiene (8) zu verbinden.
10. Mikroprozessor, dadurch gekennzeichnet , daß eine erste (6) und eine zweite (8) Datenschiene vorgesehen ist, von denen jede eine Mehrzahl von Leitung aufweist, daß eine erste (2,4) und eine zweite (10) Adressenschiene vorhanden sind, von denen jede eine Mirzahl von Leitungen enthält, daß eine erste Anzahl von Registern vorgesehen ist, welche eine erste Inkrementiereinrichtung (13), einen ersten Programmzähler (15), ein erstes temporäres Register (17), eine erste Stapelenzeige (19), ein erstes Indexregister (21) sowie einen ersten und einen zweiten Akkumulator (22, 24) enthalten, daß weiterhin eine zweite Anzahl von Registern vorhanden ist, und zwar mit einer zweiten Inkrementiereinrichtung (12) einem zweiten Programmzähler (14), einem zweiten temporären Register (16), einer zweiten Stapelanzeige (18) und einem zweiten Indexregister (20), daß weiterhin eine erste Einrichtung vorgesehen ist, welche

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dazu dient, die erste Anzahl von Registern mit der ersten Adressenschiene zu verbinden, daß weiterhin eine zweite Einrichtung vorhatten ist, um die zweite Anzahl von Registern mit der zweiten Adressenschiene zu verbinden, daß weiterhin eine dritte Einrichtung vorgesehen ist, um die zweite Inkrementiereinrichtung, den ersten und den zweiten Programmzähler, das zweite temporäre Register, die erste und die zweite Stapelanzeige, das erste und das zweite Indexregister sowie den ersten und den zweiten Akkumulator mit der ersten Datenschiene zu verbinden, und daß eine vierte Einrichtung vorhanden ist, um die erste Inkrementiereinrichtung, das erste temporäre Register, die erste Stapelanzeige, das erste und das zweite Indexregister und den ersten sowie den zweiten Akkumulator mit der zweiten Datenschiene zu verbinden.
11. Prozessor nach Anspruch 10, dadurch gekennzeichnet , daß eine arithmetische Logikeinheit (28) vorgesehen ist, um bei der digitalen Information zur Ausführung der Operation ddes Mikroprozessors Berechnungen auszuführen, und daß eine fünfte Einrichtung vorgesehen ist, um die arithmetische Logjkeinheit mit der ersten und der zweiten Datenschiene zu verbinden.

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