DE2835095C2 - Digitale Rechenanlage mit einem ersten und mindestens einem zweiten miteinander koppelbaren mikroprogrammierten Prozessoren - Google Patents

Description

Die Erfindung betrifft eine digitale Rechenanlage gemäß dem Oberbegriff des Patentanspruchs 1.

Die US-PS 36 31 405 beschreibt eine digitale Rechenanlage mit zwei mikroprogrammierten Prozessoren, von denen jeder einen unterschiedlichen Befehlsvorrat besitzt und die unabhängig voneinander Programme oder Programmteile ausführen können. Bei den Befehlen handelt es sich um Makrobefehle. Greift der Prozessor auf einen Befehl zu, der seinem Befehlsvorrat nicht angehört, dann wird eine Programmroutine eingeleitet, die diesen Befehl dem zweiten Prozessor zuleitet, der bei der Ausführung auf existierende Mikroprogramme des anderen Prozessors zugreifen kann. Bei dem bekannten System ist den beiden Prozessoren der Hauptbefehlsspeichei auf Prioritätsbasis gemeinsam. Da jedoch die beiden Prozessoren jeweils unterschiedliche Befehle ausführen können, sind die Steuerspeicher-Adressenbusse für die Mikroprog^rammsteuerspeicher nicht miteinander koppelbar. Es besteht zwar die Möglichkeit von einem Prozessor zum anderen ein Signal zu geben, eine direkte Kopplung etwa zur Verarbeitung mit mehrfacher Genauigkeit ist jedoch nicht vorgesehen.

Die digitale Rechenanlage gemäß US-PS 35 60 934 kann in einem normalen Multiprozessorbetrieb oder in einem Vektorbetrieb arbeiten. Im ersten Fall erfolgt die unabhängige Ausführung bestimmter Befehlsfolgen durch jeden Prozessor, während im zweiten Fall mehrere Prozessoren synchron den gleichen Befehl

ausführen. Der Übergang von einer Betriebsart zur anderen ist programmgesteuert und wird durch spezielle Befehle von einem der Prozessoren eingeleitet. Dieser Prozessor bewirkt, daß die für die durchzuführende Aufgabe vorgesehenen anderen Prozessoren das laufende Programm unterbrechen. Auch dieses bekannte System wird durch Makrobefehle gesteuert Es ist keine Anordnung vorgesehen, durch die die arithmetisclvlogischen Einheiten mehrerer Prozessoren zur Durchführung von Befehlen mit mehrfacher Genauigkeit gekoppelt werden können.

In der US-PS 37 60 365 wird eine digitale Rechenanlage beschrieben, bei der die Zuordnung von Programmteilen auf Makrobefehlen erfolgt, so daß der

Programmierer die einzelnen Teilaufgaben nicht den verschiedenen Prozessoren zuteilen muß. Bei diesem System sind den Prozessoren der Hauptspeicher wie auch der Mikrobefehlsspeicher gemeinsam zugeordnet Es werden somit ein einziger gemeinsamer Mikroprogramm-Steuerspeicher und eigene nichtkoppelbare arithmetisch-logische Einheiten verwendet.

Die US-PS 39 16 383 offenbart eine digitale Rechenanlage, bei der mehrere Prozessoren zu einer zentralen Prozessoreinheit integriert sind, wobei die einzelnen Datenprozessoren unter Hardware-Steuerung aktiviert werden, wobei sie auf einen gemeinsamen Speicher zugreifen. Gemeinsam sind ferner den Prozessoren die arithmetisch-logischen Einheit, Zeitgabe- und Steuerschaltungen sowie der Hauptspeicher. Die Zuteilung dieser gemeinsamen Quellen erfolgt durch selektive Zuordnung von Zeitfenstern zur Aktivierung der verschiedenen Datenprozessoren. Ziel bei diesem bekannten System ist es, die gemeinsame Benutzung der vorhandenen Schaltungen zu optimieren. Es ist ein einziger gemeinsamer Steuerabschnitt zur Steuerung der Funktionen der arithmetisch-logischen Einheit vorgesehen; somit gibt es keine Kopplung der Steuerabschnitte der einzelnen Prozessoren. Auch weist das System nur eine gemeinsame arithmetisch-logische Einheit auf.

Die US-PS 39 97 895 offenbart die Verarbeitung von Befehlen unterschiedlichen Formats auf der gleichen Datenverarbeitungsanlage. Erreicht wird dies durch mikroprogrammierbare Schaltmittel, die einen gemeinsamen Datenbus besitzen, der mit einem Steuerspeicher einer arithmetisch-logischen Einheit und einer Emulationseinheit gekoppelt ist Somit kann die Anlage unter Anrufen der Emulationseinheit auch Befehle ausführen, die nicht zu ihrem Befehlsvorrat gehören. Eine Koppelung der Mikroprogrammsteuerspeicher-Adreßbusse bzw. der arithmetisch-logischen Einheiten findet nicht statt.

Aus der GB-PS 14 74 385 ist eine digitale Rechenanlage zu entnehn.sn, bei der ein Datenbus auf einer oberen Ebene vorgesehen ist, an den die verschiedenen Funktionseinheiten angeschlossen werden können. Jede Funktionseinheit stellt praktisch einen eigenen Rechner dar, der wiederum einen Bus auf einer unteren Ebene besitzt, an dem die einzelnen Funktionselemente angeschlossen sind, wie Nur-Lesen-S^eicher, Eingabe/ Ausgabe-Einheit Prioritätszuteilungseinheit und Prozessor. Über eine Zugriffssteuereinheit kann die eine oder andere Funktionseinheit angesprochen werden und schließt sich an den BuJ der oberen Ebene an. Auch dieses System ist rein makrobefehlsgesteuert; die zugehörigen Mikrobefehle sind in einem getrennten Mikroprogramm-Ablaufsteuerspeicher (ROM) für jede Funktionseinheit getrennt gespeichert. Die Prozessoren anderer Funktionseinheiten können nicht auf diese Speicher zugreifen. Auch besteht keine direkte Verbindung zwischen den Prozessoren verschiedener Funktionseinheiten.

Aus Electronics September 30, 1976, Seiten 91 bis 96, ist ein Mikroprozessorsystem bekannt, bei dem ein 16-Bit-Rechner in vier Abschnitte aufgeteilt ist, die aneinander gekoppelt sind, um eine 16-Bit*arithmetisch/logische-Einheit und einen Speicher mit 16 allgemeinen Registern zu bilden. Das System verwendet einen Mikroprogramm-Steuerspeicher, einen Steuerspeicher-Adreßbus, verschiedene Quellen und eine Quellenbestimmungseinrirhtung. Durch die Aufteilung in vier Abschnitte ist es möglich, bestimmte Vorgänge parallel ablaufen zu lassen. Es ist jedoch nicht beschrieben, wie mehrere Mikroprozessoren zusammenzuschaltan sind.
Aufgabe der Erfindung ist es, eine digitale Rechenan-

lage mit mindestens einem ersten und mindestens einem zweiten miteinander koppelbaren mikroprogrammierten digitalen Prozessoren derart weiterzubilden, daß trotz erheblicher Vereinfachung im Gesamtaufbau eine erhöhte Geschwindigkeit bzw. eine größere Genauigkeit erzieh werden kann.

Diese Aufgabe wird durch eine digitale Rechenanlage mit den Merkmalen gemäß dem Kennzeichen des Patentanspruchs 1 gelöst
Bevorzugte Weiterbildungen der erfindungsgemäßen Rechenanlage sind in den Unteransprüchen gekennzeichnet

Während bei den bekannten digitalen Rechenanlagen die Kommunikation zwischen zwei Prozessoren immer über die Makroebene läuft und damit mit einem erheblichen Zeitaufwand für den Zugriff zum Makrobefehlsspeicher verbunden ist wird bei ^i-r erfindungsgemäßen digitalen Rechenanlage die Arbeitsgeschwindigkeit dadurch erheblich gesteigert, daß die Mikroprogramm-Steuerspeicher-Adreßbusse der verschiedenen Prozessoren direkt geschaltet werden. Die Flexibilität der erfi,.dungsgemäßen Rechenanlage wird weiter wesentlich dadurch erhöht daß auch die beiden arithmetisch-logischen Einheiten der Prozessoren für einen Datenaustausch direkt miteinander koppelbar sind, so daß beispielsweise Berechnungen mit mehrfacher Genauigkeit bei normalem Zeitaufwand durchgeführt werden können.

Zwei Ausführungsformen der erfindungsgemäßen digitalen Rechenanlage werden zuerst allgemein und dann unter Bezugnahme auf die Zeichnungen näher erläutert Es zeigt

F i g. 1 eine Übersichtsanordnung über die Zusammensetzung der F i g. 2 bis 7, die ein erstes Ausführungsbeispiel der erfindungsgemäßen digitalen Rechenaniage darstellen, und

F i ς. 8 eine weitere Ausführungsform der erfindungsgemäßen digitalen Rechenanlage.

Bei bestimmten Ausführungsformen der vorliegenden Erfindung sind gekoppelte, mikroprogrammierte Prozessoren vorgesehen, die den Betrieb individueller Prozessoren unabhängig von den anderen, oder aber als gekoppelte Prozessoren zum Übertragen von Echtzeit-Steuerinformation auf der Mikroebene gestatten. Die Mikroprogrammsteuerung wird von demjenigen Prozessor geliefert, der die die Steuerungssequenz bestimmenden Daten verarbeitet. Die sich ergebende dynamische Master/Slave-Beziehung innerhalb der aus mehreren Prozessoren bestehenden Anlage ermöglicht hohe Le.jtung, da es nicht notwendig ist, Dateninformation zur Mikroprogramm-Ablaufsteuerung zu übertragen. So kann beispielsweise zu manchen Zeiten der bidirektionale Steuerspeicher-Adreßbus des linken 16-Bit-Mikroprozessors von dem entsprechenden Adreßbus des recht"¹! 16-Bit-Proz.essor entkoppelt sein, so daß beide gleichzeitig 16-Bit-Probleme lösen können. Zu anderen Zeiten ist es u.U. äußerst effizient, ein 32-Bit-Problem zu lösen, indem selektiv dta Mikroprogramm-Steuerspeicher-Adreßbusse aller Prozessoreil zusammengekoppelt werden. Wird das 32-Bit-Problem

durch einen le-Bit-^rozessor gelöst, so würde die Ausführungszeit für dieses Problem beträchtlich länger sein. Andererseits löst ein 32-Bit-Prozessor ein 16-Bit-Problem ebensoschnell wie ein 16-Bit-Prozessor, jedoch

' bleibt ein Teil der Hardware während der Ausführung des le^Bit-Problems ungenutzt. Durch den Austausch von Mikropfogramfn-Sleüerspeichef-Quelldaten zwischen Prozessoren ergibt sich eine dynamische Anpassung von Rechncrcinhcitcn an die Datenverarbeitungsbelastung, wobei die Minimierung der Verarbeitungszeit und des Speichers die Größe, die Kosten und die Ausführungszeit dieser Prozessoren minimal hält. Außerdem ergeben sich für den Leistungsbedarf, das Gewicht und die Zuverlässigkeit äußerst günstige Werte. Diese genannten Faktoren sind bei Prozessoren häufig äußerst kritisch. Weiterhin können drei Prozessoren gekoppelt werden, wo nur zwei Prozessoren erforderlich sind, um die Zuverlässigkeit durch Redundanz zu erhöhen. Die resultierende Zuverlässigkeit ist größer als wenn man zwei Ersatzprozessoren anstelle der ursprünglichen zwei Prozessoren bei deren Fehlfunktion einschaltet, wodurch sich wiederum die

Bei bestimmten Ausführungsformen der vorliegenden Erfindung werden drei Zustände einnehmende Steuerspeicher-Adreßbusse mehrerer Prozessoren selektiv wenigstens zeitweilig zusammgengekoppelt, um den Austausch von Mikroprogramm-Steuerspeicher-Steuerdaten zwischen den Prozessoren zu ermöglichen. während Quellenbestimmungseinrichtungen für die Steuerspeicher-Folgeadressen den Steuerungsablauf dadurch festlegen, daß spezielle Quellen in ausgewählten Mikroprozessoren selektiv freigegeben werden. Auf diese Weise kann die Mikroprogrammsteuerung von dem speziellen Prozessor geliefert werden, welcher die die Ablaufsteuerung bestimmenden Daten verarbeitet.

In einer Ausführungsform der Erfindung kann die Quellenbestimmungseinrichtung für die Folgeadresse eines Prozessors nur die Verzweigungsadressenquelle, die Operationscode-Abbildungsquelle und die Mikroprogramm-Abiaufsteuerung ihres zugehörigen Prozessors steuern. Jeder Prozessor kann somit diese Quellen für sich selbst und einen zweiten, verbundenen Prozessor freigeben, er wird jedoch selbst nicht von den -to Quellen des anderen Prozessors gesteuert In einer anderen Ausführungsform der Erfindung kann jede Quellenbestimmungseinrichtung für die Folgeadresse eines angekoppelten Prozessors die Quellen des anderen angekoppelten Prozessors für seine eigenen Operationen verwenden.

In einem zweiten Ausführungsbeispiel der Erfindung können die Mikroprogrammspeicher-Adreßbusse jedes Prozessors permanent verbunden sein, und die Quellen des linken Prozessors können den Mikroprogamm- so Steuerspeicher beider Prozessoren steuern, um einen Prozessor mit doppelter Genauigkeit zu erhalten. Diese Konfiguration verwendet die erweiterte Wortlänge einer verketteten Anordnung von Prozessoren für Berechnungen mit höherer Genauigkeit So z. B. würde durch die Aneinanderkoppking von vier 16-Bit-Prozessoren in der genannten Weise ein 64-Bit-Problem in minimaler Zeit gelöst werden.

Die neue Kombination der verbundenen oder gekoppelten Mikroprogramm-Steuerspeicher-Adreßbusse auf der Mikroebene zusammen mit der Verwendung von Quellenbestimmungseinrichtungen für die Folgeadresse ermöglichen, daß Mikroprogramm-Ab-Iaufinformation zwischen den Prozessoren des Multiprozessornetzwerks ausgetauscht werden können.

Gemäß F i g. 2 steht ein externer Hauptspeicher 1 in Übermittlungsverbindung mit Eingabe-/Ausgabe-Geräten 2 und 3. Der Hauptspeicher t überträgt Daten zu dem Speicherdaten-Eingaberegister 4, welches wiederum mit dem Speicherdatenregister für Eingabedaten 6, zum Informationsaustausch in Verbindung steht (letzteres enthält im allgemeinen arithmetische Daten oder Effektivadressen« Indexzeiger). Das Register 6 wiederum überträgt variable Informationsdaten über einen Datenbus 7 art eine arithmetisch-logische Einheit 8 (im folgenden ALU genannt) der zentralen Verarbeltungseinheit (GPU). Sind die der ALU 8 über den Datenbus zugeführten Eingabedaten der erforderlichen Operation unterworfen worden, so werden die Ausgabedaten über den Ausgabedatenbus 9 zu dem »Y«-Bus 11 übertragen, letzterer gibt die Daten über ein Speicherdaten-Ausgaberegister 12 zuürck an den externen Speicher 1. Einzelheiten des oben erläuterten Aufbaus sind dem Fachmann bekannt und aus Gründen der Übersichtlichkeit soll auf eine detailliertere Beschreibung hier verzichtet werden.

Eine zweite Funktion Ö?? Y-Rn«es hesteht darin daß er Befehlsdaten von dem Speicherdatenregister für Befehle 14. entweder zu dem Befehlsregister 16 oder direkt zu dem Operationscode-Abbildungsspeicher (Nur-Lese-Speicher, PROM) überträgt Der Operationscode-Abbildungsspeicher soll im folgenden abgekürzt mit OCAS bezeichnet werden. Die Aufgabe der OCAS-Quelle besteht darin. Teile des Mikroprogramm-Steuerspeichers 18 über den drei Zustände einnehmenden S">.uerspeicher-Adreßbus 19 zu adressieren. Ein spezieller, zu der OCAS-Quelle übertragender Befehl benötigt Zugriff auf einen speziellen Bereich innerhalb des Steuerspeichers 18; dieser Pereich enthält mehrere Mikrobefehle, die sequentiell aiis dem Mikroprogramm-Steuerspeicher 18 ausgelesen werden und sequentiell der ALU 8, anderen Maschinenregistern und der Quellenbestimmungseinrichtung 24 für Steuerspeicher-Folgeadressen zugeführt werden (die Quellenbestimmungseinrichtung für Steuerspeicher-Folgeadressen wird im folgenden abgekürzt mit BSF bezeichnet). Der speziell adressierte Bereich des Mikroprogramm-Steuerspeichers 18 wird durchlaufen, d. h„ durch die Mikroprogramm-Ablaufsteuerung 23 sequentiell adressiert, die Mikroprogramm-Ablaufsteuerung 23 erzeugt die oben erwähnten sequentiellen Steuerdaten, die an eine Pipeline-Register 124 gegeben werden. Das Pipeline-Register 124 wiederum überträgt diese Steuerdaten über eine Leitung 5 zur ALU 8, über eine Leitung 21 an die BSF 24, sowie zu anderen Maschinenregistern, beispielsweise zu dem Befehlsregister 16. Anders ausgedrückt die Adressierung des Mikroprogramm-Steuerspeichers 18 kann man sich vorstellen als Einstellen eines Adreß-»Zeigers« auf einen sp.ziellen Teil innerhalb des Speichers 18 unter Steuerung des OCAS 17, und das anschließende zeilenweise und schrittweise Fortschalten des »Zeigers« wird bewirkt durch die schrittweise Betätigung der Ablaufsteuerungsquelle 23. Zu verschiedenen Zeiten werden die durch den Speicher 18 erzeugten und an die Verzweigungs-Adressenquelte 27 über den Mikroprogramm-Sprungadressenbus 28 gegebenen Daten in die Sprungadressenquelle 27 geladen. Abhängig von den durch die ALU 8 an die BSF 24 gegebenen Daten und/oder anderen Bedingungseingaben kann die Verzweigungsadressenquelle 27 vollständig durch die Ausgangsleitung ESA der BSF 24 freigegeben werden. Sollte dies eintreten, wird der Adreßzeiger in dem Steuerspeicher 18 auf einen anderen Abschnitt des Speichers 18 versetzt (d. h. der Zeiger springt), und der andere Abschnitt wird anschließend sequentiell unter Steuerung der Mikropro-

gramm-AblaufsteuerUng 23 adressiert. Die Mikroprogramm-Ablaufsteuerung 23 wird duriih die Quelle 17 über eine Leitung 31 gesteuert, um iein Erhöhen der Mikroprogramm-Adresse oder den Eintritt oder Ausgang in bzw. aus einem Unterprogramm zu efmöglichen. Diese Ablaufsteüefungsfuriktiönen umfassen das ständige Erhöhen durch einen linearen Mikrocode, den Mikro-Uvlterprogrammaufruf (push), die Mikro-Unter* programmrückkehr (pop) und die Mikrocode-Verzweigung (einschließlich der bedingten Vielwegverzweigung). Anders ausgedrückt, diese Systeme veranlassen zu bestimmten Zeitpunkten einen Sprung zu einem gegebenen Unterprogramm in dem Kellerspeicher (stack), führen dieses Unterprogramm aus und veranlassen dann eine Rückkehr zu der vorhergehenden Abbildungsstelle des Speichers 18, die in der Mikroprogramm-Ablaufsteuerung 23 gespeichert ist. Die obenerläuterten Mikroprogramm-Steuerfunktionen sind dem Fachmann bekannt und aus diesen r Grand se!! hier auf eine detailliertere Beschreibung im Interesse der Übersichtlichkeit verzichtet werden. Hinsichtlich Einzelheiten sei auf die eingangs erwähnten Patentschriften und Literaturstellen verwiesen.

Bei bestimmten Ausführungsformen der Erfindung gibt die BSF 24 selektiv eine Quelle, wie beipsielsweise eine der Quellen 17,23 und 27 frei, in Abhängigkeit von den der Einheit BSF 24 über die Leitung 21 zugeführten Daten, sowie von den Bedingungseingängen durch die ALU 8 und/oder anderen externen Bedingungseingängen, sowie beispielsweise einer Steuerkonsolenanforderung iur eine »Unterbrechung«. Die BSF 24 kann verschiedene Formen logischer Schaltungen, darunter Matrizen oder andere Verzeichnisse, aufweisen. Bei dem von dem Anmelder aufgebauten System bestand die BSF 24 aus einem feldprogrammierbaren Logikfeld. Das Pipeline-Register 124 funktioniert wie eine Verzweigung für die 72-Bit-Worte, die durch den Mikroprogramm-Steuerspeicher 18 nacheinander erzeugt werden.

Vorzugsweise besteht der Mikroprogramm-Steuerspeicher-Adreßbus 19 aus einem Drei-Zustands-Bus, so daß lediglich eine der Quellen 17, 23 oder 27 über den Drei-Zustands-Bus 19 an den Mikroprogramm-Steuerspeicher 18 gekoppelt werden kann. Die Ankopplung des OCAS 17 geschieht durch die Erzeugung eines Freigabesignals auf der fünften Freigabeleitung £5-5 der BSF 24; dieses Freigabesignal ist nur auf einer der sechs Freigabeleitungen vorhanden, die auf der rechten Seite der Einheit BSF 24 dargestellt sind. Die Quelle wird an den Bus durch Freigeben von ESA geschaltet, während die Quelle 23 durch freigeben von £5-6 angekoppelt wird. Wie oben bereits erwähnt wurde, ist das selektive Aktivieren einer dieser Leitungen eine Funktion der an die Einheit BSF 24 angelegten Eingänge; letztere werden über die im unteren Teil der Einheit BSF 24 dargestellten Leitungen zugeführt

Bei der digitalen Rechenanlage des Ausführungsbeispiels ist ein zweiter mikroprogrammierter Prozessor vorgesehen, der in den F i g. 5,6 und 7 dargestellt ist Bei diesem zweiten Prozessor handelt es sich grundsätzlich um denselben, wie er oben in Zusammenhang mit den Fig.2, 3 und 4 erläutert wurde und daher sind die Bauteile des zweiten Prozessors in den F i g. 5, 6 und 7 bei Entsprechung mit gestrichenen Bezugszahlen versehen, So sind beispielsweise die Verzweigungsadressenquelle 27', der OCAS 17' (Operaiionscode-Abbildungsspeicher) und die Mikroprogramm-Ablaufsteuerung 23' an einen Drei-Zustands-Steuerspeicheradreßbus 19' geschaltet; letzterer wiederum ist (wie in Fig.5) an den Mikroprogramm-Steuerspeicher 18' geschaltet. Gemäß einem Ausführungsbeispiel der Erfindung ist zwischen den Adreßbus 19 und 19' ein bidirektionales Gatter 37 gekoppelt, um den Zustand für den obenerwähnten Austausch von Mikroprogramm* Ablaufdaten zwischen den zwei Prozessoren, die das obenerwähnte erfindüngsgemäße Prozessor-Netzwerk bilden, einzustellen. Die Ausgangslekungen ES-i, £5-2 und £5-3 der BSF 24' sind entsprechend an die Quellen 27', 17' und 23' des zweiten Prozessors (Fig.4 bis 6) geschaltet, während die Leitungen ESA, ES-5 und ES-6 der BSF 24 an die Quellen 27, 17 und 23 des ersten Prozessors geschaltet sind. In gleicher Weise sind die Leitungen ES-i, ES-2 und £5-3 der BSF 24 an die Quellen 27', 17' und 23' des in F i g. 6 gezeigten zweiten Prozessors geschaltet, während die Leitungen £5-4, £5-5 und £5-6 der BSF 24 an die Quellen 27,17 und 23 des in F i g. 3 gezeig*?n ersten Prozessors geschaltet sind. Bei dem dargestellten Ausführungsbeispiel der Erfindung ist jede BSF jedes Prozessors in Abhängigkeit von den ihr zugeführten Eingangsdaten in der Lage, selektiv eine der sechs Quellen beider Prozessoren freizugeben. Jedoch ist nur immer ein BSF zu einem gegebenen Zeitpunkt in der Lage, eine der sechs Quellen der beiden Prozessoren freizugeben. Das bidirektionale Gatter 37 koppelt zeitweilig die Steuerspeicher-Adreßbusse 19 und 19' während Operationen, bei denen die BSF des einen Prozessors eine Quelle des anderen Prozessors freigibt. Wenn die Ausgangsleitung 37' des Pipeline-Registers 124 aktiviert ist, ist die BSF 24 des rechten Prozessors freigegeben. Zu dieser Zeit wird die Freigabeleitung 70 eines gattergesteuerten Verstärkers 38 durch eine Ausgangsleitung des Pipeline-Registers 124 erregt, wodurch sichergestellt wird, daß über die Leitung 41 an die BSF 24' keine Erregung, d. h. ein Sperrsignal gegeben wird. Dies geschieht infolge der Invertierung des freigegebenen Inverter-Verstärkers 38. Wird andererseits auf der Freigabeleitung 37' kein Freigabesignal erzeugt, und sind die Prozessoren durch das bidirektionale Gatter 37 verbunden, so wird durch den Inverter 38 das Sperrsignal invertiert, um die BSF 24' des linken Prozessors freizugeben, so daß, wenn das Netzwerk unter der Steuerung des rechten Prozessors arbeitet, zu einer Zeit lediglich eines BSF freigegeben wird. Steuert der linke Prozessor das Netzwerk, so wird eine Freigabemarkierung auf der Freigabeleitung 41 durch den Inverter-Verstärker 42 invertiert, um sicherzustellen, daß sie BSF 24 des rechten Prozessors gesperrt wird. Ein Sperrsignal auf der Leitung 41 gibt die BSF 24 aufgrund des Bit-Umkehr-Vorgangs frei. Steuert der linke Prozessor das Netzwerk, so ist der invertierte Verstärker 38 gesperrt und der Inverter-Verstärker 42 ist unter Steuerung der Freigabeleitung am Ausgang des Pipeline-Registers 124 freigegeben. Das bidirektionale Adreßbus-Gatter 37 ist während der Kopplung der beiden Prozessoren freigegeben, um Information in die eine oder andere Richtung zu übertragen, abhängig davon, ob die Leitung 80 und 85 von dem Pipeline-Register markiert ist Wie bereits oben erläutert wurde, ist es ein Ziel der Erfindung, Echtzeit-Steuerinformation der Mikroebene zwischen den Prozessoren zu übertragen, um die Steuerung von demjenigen Prozessor, der die die Steuersequenz bestimmenden Daten verarbeitet, herzustellen, und als Folge werden dynamische Master/SIave-Beziehungen ausgeführt, um eine hohe Leistung dadurch zu erzielen, daß keine Dateninformationen übertragen zu werden

brauchen, die zum Beeinflussen der Mikroprogramm-Ablaufsteuerung verwendet werden. So steuern zu bestimmten Zeiten die Quellen des linken Prozessors den Mikroprogramm-Steuerspeicher des rechten Prozessors, wohingegen zu anderen Zeiten die Quellen des rechten Prozessors den Mikroprogramm-Steuerspeicher des linken Prozessors steuern, um zum erstenmal die Einrichtung dynamischer Master/Slave-Beziehungen auf dei Mikroverarbeitungsebene zu gestatten, wodurch sich die erheblichen Vorteile eines leistungs^ stärkeren Rechner-Netzwerkes ergeben, wie es oben bereits erläutert wurde. Nebenbei soll erwähnt werden, daß relativ einfache Befehle eine Anzahl von Adreßarten bedingen, wie beispielsweise bei Befehlen wie »Addiere den Inhalt eines Registers auf den Inhalt eines zweiten Registers«. Diese Befehle werden direkt über den Bus 20 zu dem OCAS 17 übertragen, um einen Decodiervorgang der ersten Ebene durchzuführen. Andererseits benötigt ein Decodiervorgang der zweiten Ebene vv;s beispielsweise sin Befehl »Addier? ynmittplbar«, die Verwendung des Befehlsregisters 16. Dies liegt daran, daß diese Operation komplexer ist und es erforderlich macht, daß ein sich unmittelbar an den Befehl anschließender Operand aus dem Hauptspeicher geholt wird, wobei die aus dem Hauptspeicher geholten Daten zu einem in einem allgemeinen Register enthaltenen Operanden addiert werden. Der OCAS 17 und der Mikroprogramm-Steuerspeicher 18 haben weiterhin eine linke und rechte »Seite«, die jeweils aus 256 Wörtern bestehen. Die entsprechende Seite wird durch eine Seitenauswahl-Freigabeleitung 25 ausgewählt, weiche an den Ausgangskreis des Pipeline-Registers 24 gekoppelt ist. Die Seitenbit-Leitung 30 und die Seitenauswahl-Leitung 25 dienen dazu, entsprechende Seiten (links oder rechts) des OCAS 17 und des Mikroprogramm-Steuerspeichers 18 freizugeben. Da die Decodierung der ersten und zweiten Ebene und die Seitenauswahl-Funktionen nicht direkt in Zusammenhang stehen mit der vorliegenden Erfindung, wird auf weitere Einzelheiten an dieser Stelle verzichtet. Bei einer weiteren erfindungsgemäßen Konfiguration werden BSF-Einheiten verwendet, die statt sechs drei Freigabeausgangsleitu.igen (»ESw-Leitungen) besitzen. So z. B. könnte die BSF 24' die Quellen 27', 17' und 23' steuern, aber nicht die Quellen des rechten Prozessors. Auf der anderen Seite könnte die BSF 24 lediglich die Quellen 27,17 und 23 steuern, nicht aber die Quellen 27', 17' und 23'. Die Inverter des BSF-Steuergatters 39 wurden funktionieren, wie es oben erläutert wurde, so daß nur eine BSF eines Prozessors während einer gegebenen Periode freigegeben sein würde. Bei dieser eingeschränkteren Ausführungsform könnte der rechte Prozessor Steuerdaten von seinen eigenen Quellen 27, 17 und 23 an seinen eigenen Steuerspeicher 18 und an den Steuerspeicher 18' des linken Prozessors liefern. Jedoch könnte der rechte Prozessor nicht seinen eigenen Steuerspeicher 18 von den Quellen 27', 17' und 23' des linken Prozessors aus steuern. Es ist weiterhin vorstellbar, eine einzige Einheit BSF mit sechs Freigabeleitungen zum Steuern der sechs Quellen beider Prozessoren zu verwenden. Während der Kopplung der Prozessoren werden die Gatter 37, 39 und 44 allgemein freigegeben, um den Transfer von Mikroprogramm-Steuerdaten und arithmetischen Daten zwischen den arithmetischen-Iogischen Einheiten durchzuführen.

Zu anderen Zeiten sind, um die Prozessorteile beispielsweise an die Arbeitsbelastung anzupassen, die Prozessoren nicht gekoppelt, indem das bidirektionale Gatter 27 gesperrt ist, wodurch die Steuerspeicher-Adreßbusse l'Y und 19' entkoppelt werden. Zur selben Zeit könnten die Inverter 38 und 32 gesperrt werden, so daß jede BSF gleichzeitig freigegeben werden kann, um die Quellen des eigenen Prozessors zu steuern. In diesem nichtverbundenen Zustand entkoppeln die bidirektionalen Verstärker der Einheit 44 die arithmetischen Teile von den Prozessofen.

An den Drei-Zustands-Steuerspeicheradreßbus 19 können mittels zusätzlicher Gatter drei oder noch mehr Prozessoren angekoppelt werden, um das Prozessor-Netzwerk zu erweitern. Allgemein wird nur eine Einheit BSF eines Prozessors zu einer gegebenen Zeit durch einen Auswahlschalter mit N Ausgangsklemmen, eine für jede BSF₁ freigegeben. Der Betrieb eines solchen Selektors könnte unter Steuerung eines speziellen Mikroprogramm-Steuerspeichers ablaufen. Ist beispielsweise jeder Prozessor ausgelegt, um 16-Bit-Datsn

2Q zu verarbeiten und erhält das Prozessor-Netzwerk sich auf 64-Bit-Daten beziehende Befehle, so könnten vier Prozessoren miteinander gekoppelt werden, bis das Problem mit den 64-Bit-Daten abgearbeitet ist

Wie oben bereits erwähnt wurde, können die Steuerspeicher-Adreßbusse jedes Prozessors permanent verbunden sein, und die Steuerquellen des linken Prozessors können die Mikroprogramm-Steuerspeicher beider Prozessoren steuern, um einen einzelnen Prozessor mit Mehrfachgenauigkeit zu schaffen, indem die erweiterte Wortlänge einer Kette von Prozessoren verwendet wird, um erhöhte Leistungsfähigkeit für Berechnungen mit höherer Genauigkeit zu erhalten. Fig.8 zeigt ein solches Ausführungsbeispiel der Erfindung, das durch den Anmelder entwickelt wurde.

Es ist eine linke CPU vorgesehen, deren Bauteile entsprechend den CPU-Bauteilen in den zuvor erläuterten Ausführungsbeispielen bezeichnet sind. Die Drei-Zustands-Steuerspeicheradreßbusse 19 und 19' können nach Wunsch permanent miteinander verbunden sein, wie es in F i g. 8 gezeigt ist Der rechte Prozessor in dieser Ausführungsform ist keine CPU, da er keine Befehle decodiert oder Daten von dem Hauptspeicher empfängt Weiterhin verwendet er keine Mikroprogramm-Steuerdaten, die durch seine eigenen Quellen, entsprechend den oben erwähnten Quellen 17, 27 und 23, erzeugt sind.

Es sei angenommen, die linke CPU in F i g. 8 löse ein 16-Bit-Problem. Unter diesen Umständen wird die BSF

51 freigegeben, die BSF 52 wird gesperrt, und somit so steuert die linke CPU ihre eigenen Steuerspeicher-Adreßquellen 53, 54 und 55. Da der Mikroprogramm-Steuerspeicher 56 an den angekoppelten Steuerspeicher-Adreßbus angeschlossen ist, erzeugt er Daten, die als »sinnlose« Daten bezeichnet werden können, weil das Gatter 57, welches die arithmetisch-logischen Einheiten 58 und 59 verbindet, zusammen mit der BSF

52 gesperrt ist Es soll nun angenommen werden, daß die dem Mikroprogramm-Steuerspeicher 56 zugeführten Adreßdaten bedeuten, daß eine 32-Bit-Berechnung ausgeführt werden soli. Unter diesen Umständen kann auf der Ausgangsleitung 61 des Steuerspeichers 56 ein Freigabesignal erzeugt werden, welches die BSF 52 freigibt und die BSF 51 durch die Wirkung des Inverters 63 sperrt Der Steuerspeicher 56 ist nun ebenso wie der Steuerspeicher 56' wirksam bei den Berechnungen innerhalb der ALU 59, die beim Lösen des 32-Bit-Problems mitwirkt, aufgrund der Tatsache, daß das Gatter 57 freigegeben ist und die arithmetisch-logischen

Einheiten jedes Prozessors miteinander verbindet.

Durch Quellen des linken Prozessors Erzeugte Daten haben nach Beendigung der 32-Bit-Berechnung ein Sp-; jrsignal auf der Leitung 61 zur Folge, welches die ALUs aufgrund des Sperrens des Gatters 57 entkoppeln. Die Wirkung des Inverters 63 gibt nun wiederum die BSF 51 frei, und der rechte, arithmetische Erweiterungsprozessor befindet sich nicht weiter in Betrieb. In diesem Ausführungsbeispiel kann der rechte Prozessor bezeichnet werden als ein abhängiger arithmetischer Mehrfachprozessor-Erweiterer.

Wie zuvor kann die Mikroprogramm-Steuerung erfolgen durch denjenigen Prozessor, der die Daten verarbeitet, welche die Steüerüngssequenz festlegen. Beim Ausführen von Gleitkomma-Befehlen, beispielsweise, wenn Steuerinformation oder Entscheidungen auf der Grundlage von Mantissen-Operationen oder Vorzeichenoperationen erforderlich sind, wird die linke CPU die Quelle und Überträgt die Information der Folgeadresse über den Steuerbus an den abhängigen arithmetischen IS, ahrfachprozessor-Erweiterer (MAX).

Bei einer Operation, die eine Entscheidung auf der Grundlage einer Exponentenberechnung zur Folge hat, wird der abhängige arithmetische Mehrfachprozessor-Erweiterer (MAX) die Quelle (Quelle 66) und überträgt

die Steuerinformation zu der linken CPU. Allgemein

jedoch versteht sich, daß die Verwendung irgei'deinei

Quelle in Zusammenhang mit dem MAX-Prozessor wahlfrei ist

Sämtliche oben beschriebenen Leitungen, mit Aus-

nähme der Ausgänge des Pipeline-Registers, sind Vorzugsweise Drei-Zustands-Busse. Die über den »D«-Bus 7 übertragenen Daten sind vornehmlich arithmetische Daten oder Effektiv-Adressen-Indexzeiger, wobei der Ausdruck »arithmetisch« die gesamte

Verarbeitung variabler Daten umfaßt, also beispielswel· se alphanumerische Daten, alphabetische Daten, Vektorbestimmungen usw. Der Ausdruck »Bus« soll im weitesten Sinne dahingehend verstanden werden, daß es sich um eine Einrichtung zum Übertragen von Daten handelt.

Hierzu 7 Blatt Zeichnungen

Claims (10)

Patentansprüche: 23 35 095

1. Digitale Rechenanlage mit einem ersten und mindestens einem zweiten miteinander koppelbaren rnikroprogrammierten Prozessoren, von denen jeder einen Mikroprogramm-Steuerspeicher besitzt, der von verschiedenen Quellen für Adreßcodes über einen Steuerspeicher-Adreßbus angesteuert wird, wobei die eingegebenen Daten von einer arithmetisch-logischen Einheit verarbeitet werden, dadurch gekennzeichnet, daß eine Quellenbestimmungseinrichtung (24_C 24'; 51, 52) für die Mikroprogramm-Steuerspeicher-Folgeadresse vorgesehen ist, welche auch Bedingungseingänge von der arithmetisch-logischen Einheit (8, 8'; 58, 59) besitzt und die selektiv die Kopplung zwischen einer der Quellen eines Prozessors (17,23,27; 17', 23', 27') an den der Quelle zugeordneten Steuerspeicher-Adreßbus (19, 19') herstellt, daß die Art der Kopplung abhängig ist von der Art, der von der arithmetisch logischen Einheit (8, 8'; 58, 59) erzeugten Daten und/oder anderen Bedingungsdaten, die der Quellenbestimmungseinrichtung (24,24'; 31, 52) zugeführt werden, daß die Steuerspeicher-Adreßbusse (19, 19') zumindest zeitweilig für einen Austausch von Mikroprogramm-Folgeadressen koppelbar sind und daß eine Anordnung (44; 57) die arithmetisch-logischen Einheiten (8, 8'; 58, 59) für einen Datenaustausch verbinden kann.

2. Digitale Rechenanlage nach Anspruch 1, dadurch gekennzeichnet, daß die Quellenbestimmungseinrichtungeii (24, 24') die Quellen des einen oder anderen Prozessors(17 23,27'zw. 17',23',27')bzw. weiterer Prozessoren selektiv an die Steuerspeicher-Andreßbusse (19) ankoppein ki-.nen und daß eine Anordnung (37) zum zeitweiligen Koppeln der Steuerspeicher-Adreßbusse (19) vorgesehen ist.

3. Digitale Rechenanlage nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Quellen eine Operationscodequelle (17, 17'), eine Mikroprogrammablauf-Steuerungsquelle (23, 23') und/oder eine Verzweigungsadressenquelle (27, 27') sind, die Ober die Steuerspeicher-Adreßbusse (19, 19') deii Mikroprogramm-Steuerspeicher (18, 18') adressieren.

4. Digitale Rechenanlage nach Anspruch 3, dadurch gekennzeichnet, daß die Operationscodequelle (17, 17') ein Operationscode-Abbildungsspeicher ist

5. Digitale Rechenanlage nach Anspruch 3 oder 4 dadurch gekennzeichnet, daß die Operationscoik quelle (17, 17') und die Mikroprogrammablauf Steuerungsquelle (23, 23') nur für einen Prozessor vorgesehen und auch von den Quellenbestimmungseinrichtungen (51, 52) des anderen Prozessors bzw. der weiteren Prozessoren auswählbar sind und daß die Steuerspeicher-Adreßbusse der Prozessoren dauernd miteinander gekoppelt sind.

6. Digitale Rechenanlage nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß eine Einrichtung zum Koppeln der Mikropro gramm-Ablaufsteuerung (23, 23') an den jeweiligen Operationscode-Abbildungsspeicher (17,17') vorgesehen ist.

7. Digitale Rechenanlage nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Steuerspeicher-Adreßbusse (19,19') als Drei-Zustands-Busse ausgebildet sind und verhindern, daß

mehr als eine der Quellen (17,27,23; 17', 27', 23') an den Mikroprogramm-Steuerspeicher (18, 18') anschaltbar sind.

8. Digitale Rechenanlage nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß zum Koppeln der Steuerspeicher-Adreßbusse (19, 19') ein erstes didirektionales Gatter (37) vorgesehen ist

9. Digitale Rechenanlage nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die beiden arithmetisch-logischen Einheiten (8, 8') durch ein zweites bidirektionales Gatter (44; 57) verbindbar sind.

10. Digitale Rechenanlage nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß dem Mikroprogramm-Steuerspeicher (18, 18') ein Pipeline-Register (124,124') nachgeschaltet ist, das Steuersignale an den Mikroprogramm-Steuerspeicher (18,18'), die arithmetischen-logische Einheit (8, 8') und die Queüenbestimmungseinrichtungen (24,24'; 51,52) anlegt