JPS63138448A - 多重プロセツサ処理システムにおけるバス制御方式 - Google Patents
多重プロセツサ処理システムにおけるバス制御方式Info
- Publication number
- JPS63138448A JPS63138448A JP61284413A JP28441386A JPS63138448A JP S63138448 A JPS63138448 A JP S63138448A JP 61284413 A JP61284413 A JP 61284413A JP 28441386 A JP28441386 A JP 28441386A JP S63138448 A JPS63138448 A JP S63138448A
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- bus
- module
- processor
- modules
- switches
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Links
- 230000002457 bidirectional effect Effects 0.000 claims abstract description 20
- 238000000034 method Methods 0.000 claims description 18
- 230000002542 deteriorative effect Effects 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 7
- 238000013507 mapping Methods 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000011144 upstream manufacturing Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
- G06F13/368—Handling requests for interconnection or transfer for access to common bus or bus system with decentralised access control
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は多重プロセッサ処理システムにおける複数のモ
ジュール間のバス制御方式に関する。
ジュール間のバス制御方式に関する。
（従来の技術〕
マルチ（多重）プロセッサを支援する従来のバス制御方
式としては、パラレルバス方式またはパイプライン方式
が一般的である。
式としては、パラレルバス方式またはパイプライン方式
が一般的である。
パラレルバス方式は第４図に示されるように、複数のプ
ロセッサ７３．７４および入出力（１１０）デバイス７
５を、同一のバス７１に接続した方式であり、１個のバ
ス調停制御回路７２により、成るプロセッサがバスマス
タになる権利を取って、他のモジュール（他のプロセッ
サまたはＩ１０デバイス）内のメモリ等をアクセスする
ことができる。
ロセッサ７３．７４および入出力（１１０）デバイス７
５を、同一のバス７１に接続した方式であり、１個のバ
ス調停制御回路７２により、成るプロセッサがバスマス
タになる権利を取って、他のモジュール（他のプロセッ
サまたはＩ１０デバイス）内のメモリ等をアクセスする
ことができる。
パイプライン方式は、第５図に示されるように、処理の
流れを一方向に限定することによって、すなわちプロセ
ッサ８１．バス８３、プロセッサ８２、およびバス８４
の方向へ限定することによって、複数のプロセッサの並
列処理を可能にした方式である。
流れを一方向に限定することによって、すなわちプロセ
ッサ８１．バス８３、プロセッサ８２、およびバス８４
の方向へ限定することによって、複数のプロセッサの並
列処理を可能にした方式である。
しかしながら、前述のパラレルバス方式においては、成
るプロセッサは同一のバスに制御されているデバイスに
対して、特に制限が設けられていない限りは、アクセス
することが可能であり、非常に汎用性に冨んでいるけれ
ども、１つのバスに対して同時にバスマスタとなれるも
のは１つしかなく、プロセッサの数が多くなる程、また
バスを経由してアクセスする頻度が高くなる程、バスの
使用率が高くなるため、あまりに多くのプロセッサを同
一のバスに接続した場合は、バスの使用によってプロセ
ッサ間効率が低下する。
るプロセッサは同一のバスに制御されているデバイスに
対して、特に制限が設けられていない限りは、アクセス
することが可能であり、非常に汎用性に冨んでいるけれ
ども、１つのバスに対して同時にバスマスタとなれるも
のは１つしかなく、プロセッサの数が多くなる程、また
バスを経由してアクセスする頻度が高くなる程、バスの
使用率が高くなるため、あまりに多くのプロセッサを同
一のバスに接続した場合は、バスの使用によってプロセ
ッサ間効率が低下する。
パイプライン方式はプロセッサの数を多くして個々の処
理を平均化すればする程、効率は上がるけれども、デー
タバスがプロセッサ間にのみあるため、データの流れを
変更することができず、あまり汎用的とは言えない。
理を平均化すればする程、効率は上がるけれども、デー
タバスがプロセッサ間にのみあるため、データの流れを
変更することができず、あまり汎用的とは言えない。
上述のような従来方式における問題点にかんがみ、本発
明の目的は、プロセッサを含むモジュールの接続がパラ
レルバス方式およびパイプライン方式のいずれにも切換
え制御可能なようにし、それによりプロセッサの処理に
おける汎用性は損わず、かつプロセッサの効率の上昇を
実現することにある。
明の目的は、プロセッサを含むモジュールの接続がパラ
レルバス方式およびパイプライン方式のいずれにも切換
え制御可能なようにし、それによりプロセッサの処理に
おける汎用性は損わず、かつプロセッサの効率の上昇を
実現することにある。
本発明においては、多重プロセッサ処理システムにおけ
るアドレス・データバスおよびプロセッサを含むデバイ
スを具備する複数のモジュールにおいて、複数の各モジ
ュールごとにバス調停制御回路を設け、アドレス・デー
タバスは各モジュールに設けられた双方向のバススイッ
チを介して接続され、モジュール内で該バススイッチの
上手側および下手側からそれぞれ他の双方向のバススイ
ッチを介して該モジュールに属する該デバイスに接続さ
れ、該モジュールに属するプロセッサから、自己の属す
るモジュール内のバス調停制御回路を介して他のモジュ
ール内のバス調停制御回路を制御し双方向のバススイッ
チを開閉して、各モジュール内のデバイスをアドレス・
データバスに関して並列またはパイプライン接続するよ
うにした多重プロセッサ処理システムにおけるバス制御
方式が提供される。
るアドレス・データバスおよびプロセッサを含むデバイ
スを具備する複数のモジュールにおいて、複数の各モジ
ュールごとにバス調停制御回路を設け、アドレス・デー
タバスは各モジュールに設けられた双方向のバススイッ
チを介して接続され、モジュール内で該バススイッチの
上手側および下手側からそれぞれ他の双方向のバススイ
ッチを介して該モジュールに属する該デバイスに接続さ
れ、該モジュールに属するプロセッサから、自己の属す
るモジュール内のバス調停制御回路を介して他のモジュ
ール内のバス調停制御回路を制御し双方向のバススイッ
チを開閉して、各モジュール内のデバイスをアドレス・
データバスに関して並列またはパイプライン接続するよ
うにした多重プロセッサ処理システムにおけるバス制御
方式が提供される。
前述の方式を用いれば、例えば第１図において双方向の
バススイッチ１１および２１を閉じ（導通）、双方向の
バススイッチ１２または１３および双方向のバススイッ
チ２２または２３を閉じれば、プロセッサ１５を含むモ
ジュールｌおよびプロセッサ２５を含むモジュール２は
アドレス・デー多バス５１．５２、および５３に対して
並列接続される。
バススイッチ１１および２１を閉じ（導通）、双方向の
バススイッチ１２または１３および双方向のバススイッ
チ２２または２３を閉じれば、プロセッサ１５を含むモ
ジュールｌおよびプロセッサ２５を含むモジュール２は
アドレス・デー多バス５１．５２、および５３に対して
並列接続される。
また、例えば第１図において、双方向のバスス
゛インチ１１および２１を開き（断路）、双方向のバス
スイッチ１２．１３．２２ 、および・２３を閉じれば
モジュールｌとモジュール２はバス５２を介してパイプ
ライン接続される。
゛インチ１１および２１を開き（断路）、双方向のバス
スイッチ１２．１３．２２ 、および・２３を閉じれば
モジュールｌとモジュール２はバス５２を介してパイプ
ライン接続される。
本発明の一実施例としての多重プロセッサ処理システム
におけるバス制御方式を行うモジュールおよびバスの回
路図が第１図に示される。
におけるバス制御方式を行うモジュールおよびバスの回
路図が第１図に示される。
モジュール１は双方向のバススイッチ１１，１２、およ
び１３、バス調停制御回路１４、およびプロセッサ１５
等を具備する。
び１３、バス調停制御回路１４、およびプロセッサ１５
等を具備する。
モジュール２はモジュールｌとほぼ同様に、双方向のバ
ススイッチ２１，２２、および２３、バス調停制御回路
２４、およびプロセッサ２５等を具備する。−ここに同
一名称の構成要素は同一なものである。
ススイッチ２１，２２、および２３、バス調停制御回路
２４、およびプロセッサ２５等を具備する。−ここに同
一名称の構成要素は同一なものである。
上手側からのアドレス・データバス５１は双方向のバス
スイッチ１１および１２の一端に接続される。バススイ
ッチ１１の他端とバススイッチ１３の一端には下手側の
アドレス・データバス５２が接続される。バススイッチ
１２および１３の他端は互いに接続されプロセッサ１５
およびその他のデバイスに接続される。バス調停制御回
路１４は、上手側からのバス調停用制御信号線６１およ
び下手側からのバス調停用制御信号線６２が接続され、
バススイッチ１１，１２、および１３の開閉を制御する
。プロセッサ１５はバス調停制御回路１４およびバス調
停用制御信号線を介して他のモジュールのバス調停制御
回路２４ほかを制御できる。
スイッチ１１および１２の一端に接続される。バススイ
ッチ１１の他端とバススイッチ１３の一端には下手側の
アドレス・データバス５２が接続される。バススイッチ
１２および１３の他端は互いに接続されプロセッサ１５
およびその他のデバイスに接続される。バス調停制御回
路１４は、上手側からのバス調停用制御信号線６１およ
び下手側からのバス調停用制御信号線６２が接続され、
バススイッチ１１，１２、および１３の開閉を制御する
。プロセッサ１５はバス調停制御回路１４およびバス調
停用制御信号線を介して他のモジュールのバス調停制御
回路２４ほかを制御できる。
上述のモジュール１の説明は他のモジュールについても
同様に適用できる。モジュールに対する上手側および下
手側の区別は説明め便宜上付したものである。
同様に適用できる。モジュールに対する上手側および下
手側の区別は説明め便宜上付したものである。
従来のパラレルバス方式と同様なバス接続を行う場合は
、バススイッチ１１、および２１を閉じ、バススイッチ
１２または１３、および２２または２３を閉じればよい
、従来のバイブライン方式逼接続の場合は、バススイッ
チ１１および２１を開き、バススイッチ１２．１３．２
２ 、および２３を閉じればよい。
、バススイッチ１１、および２１を閉じ、バススイッチ
１２または１３、および２２または２３を閉じればよい
、従来のバイブライン方式逼接続の場合は、バススイッ
チ１１および２１を開き、バススイッチ１２．１３．２
２ 、および２３を閉じればよい。
本発明における実施例の制御例を第２図を用いて説明す
る。図中のモジュールはバススイッチ以外の構成要素は
記載が省略されている。この例では、複数のプロセッサ
が存在し、その隣接しあったプロセッサ間でデータの授
受が行われる場合が示される。すなわち、モジュールｌ
がモジュール２内のデバイスに対してアクセスを行う場
合、バス調停用制御信号線６２によって伝送されるバス
調停用制御信号によって、バス５２が空であることを知
り、モジュール１のバススイッチ、１３およびモジュー
ル２のバススイッチ２２を動作させて、矢印６５のよう
な伝送路を形成し、モジュールｌおよび２の間のバスを
活性化させる。バススイッチ１３および２２の動作は、
それぞれのバス調停制御回路によって制御される。
る。図中のモジュールはバススイッチ以外の構成要素は
記載が省略されている。この例では、複数のプロセッサ
が存在し、その隣接しあったプロセッサ間でデータの授
受が行われる場合が示される。すなわち、モジュールｌ
がモジュール２内のデバイスに対してアクセスを行う場
合、バス調停用制御信号線６２によって伝送されるバス
調停用制御信号によって、バス５２が空であることを知
り、モジュール１のバススイッチ、１３およびモジュー
ル２のバススイッチ２２を動作させて、矢印６５のよう
な伝送路を形成し、モジュールｌおよび２の間のバスを
活性化させる。バススイッチ１３および２２の動作は、
それぞれのバス調停制御回路によって制御される。
この時、モジュール３がモジュール２内のデバイスに対
してアクセスすることは、モジュール２が１によりアク
セスされているため不可であるが、モジュール３がモジ
ュール４以降に対してアクセスすることはできる（矢印
６６参照）、この例はモジュール１と２の間、およびモ
ジュール３と４の間がパイプラインで結合された形式と
なっている。バス５３および信号線６３はＸ印が付され
たように切離されたと等価になる。
してアクセスすることは、モジュール２が１によりアク
セスされているため不可であるが、モジュール３がモジ
ュール４以降に対してアクセスすることはできる（矢印
６６参照）、この例はモジュール１と２の間、およびモ
ジュール３と４の間がパイプラインで結合された形式と
なっている。バス５３および信号線６３はＸ印が付され
たように切離されたと等価になる。
第３図には、実施例における他の制御例が示される。こ
の例は複数のプロセッサが存在し、隣接しあっていない
プロセッサ間でデータの授受が行われる場合である。モ
レニールｌがモジュール３内のデバイスに対してアクセ
スを行う場合、モジュール１および２の間のバス調停用
制御信号（信号線６２の信号）によってモジュールｌと
２の間のバス５２が空であることを知り、モジュールｌ
のバススイッチ１３を動作させ、さらに、モジュール２
と３の間のバス調停用制御信号（信号線６３の信号）に
よってモジュール２と３の間のバス５３が空であること
を知って、モジュール２のバススイッチ２１およびモジ
ュール３のバススイッチ３２を動作させて、モジュール
ｌと２の間およびモジュール２と３の間のバスを活性化
させる（矢印６７参照）、バススイッチ１３．２１．お
よび３２の動作は、モジュール１．２、および３のそれ
ぞれのバス調停制御回路によって制御される。
の例は複数のプロセッサが存在し、隣接しあっていない
プロセッサ間でデータの授受が行われる場合である。モ
レニールｌがモジュール３内のデバイスに対してアクセ
スを行う場合、モジュール１および２の間のバス調停用
制御信号（信号線６２の信号）によってモジュールｌと
２の間のバス５２が空であることを知り、モジュールｌ
のバススイッチ１３を動作させ、さらに、モジュール２
と３の間のバス調停用制御信号（信号線６３の信号）に
よってモジュール２と３の間のバス５３が空であること
を知って、モジュール２のバススイッチ２１およびモジ
ュール３のバススイッチ３２を動作させて、モジュール
ｌと２の間およびモジュール２と３の間のバスを活性化
させる（矢印６７参照）、バススイッチ１３．２１．お
よび３２の動作は、モジュール１．２、および３のそれ
ぞれのバス調停制御回路によって制御される。
このほか、各モジュールのバス調停制御回路に゛は、バ
ス要求が他のモジュールから発生した場合、どのモジュ
ールがスレーブとなるかを識別するアドレスマツピング
機構を持っている。例えば、モジュール２のバス調停制
御回路２４は、モジュールｌからバス要求が発生した場
合、モジュール２に対する要求か、またはモジュール３
以降に対する要求かを判断して、バススイッチ２２また
は２１を動作させる。アドレスマツピング機構はこの識
別のためである。
ス要求が他のモジュールから発生した場合、どのモジュ
ールがスレーブとなるかを識別するアドレスマツピング
機構を持っている。例えば、モジュール２のバス調停制
御回路２４は、モジュールｌからバス要求が発生した場
合、モジュール２に対する要求か、またはモジュール３
以降に対する要求かを判断して、バススイッチ２２また
は２１を動作させる。アドレスマツピング機構はこの識
別のためである。
本発明によれば、モジュールの接続がパラレルバス方式
およびパイプライン方式のいずれにも切換え制御可能と
なり、プロセッサの処理における汎用性は損われず、し
かも効率の上昇を実現できる。
およびパイプライン方式のいずれにも切換え制御可能と
なり、プロセッサの処理における汎用性は損われず、し
かも効率の上昇を実現できる。
第１図は本発明の一実施例としての多重プロセッサ処理
システムにおけるバス制御方式を説明する回路図、 第２図は実施例における制御例を説明する図、第３図は
第２図と同様な他の制御例を説明する図、 第４図は従来例におけるパラレルバス方式を説明するブ
ロック回路図、および 第５図は従来例におけるパイプライン方式を説明するブ
ロック回路図である。 （符号の説明） １．２．３．４・・・モジエール、 １１．１２．１３・・・双方向のバススイッチ、１４・
・・バス調停制御回路、 １５・・・プロセッサ、 ２１．２２．２３・・・双方向のバススイッチ、２４・
・・バス調停制御回路、 ２５・・・プロセッサ、 ３１．３２．３３．４１．４２．４３・・・双方向のバ
ススイッチ、５１．５２．５３．５４・・・アドレス・
データバス、６１．６２．６３．６４・・・バス調停用
制御信号線、７１・・・アドレス・データバス、 ７２・・・バス調停制御回路、 ７３．７４・・・プロセッサ、 ７５・・・Ｉ１０デバイス、 ８１．８２・・・プロセッサ、 ８３．８４・・・アドレス・データバス。 本発明の実施例の方式を説明する間 第１図 Ｎ １２．＋３．２Ｌ２２，２３・・・双方向のバスス
イッチ５１．５２．５３ ・・アドレス・データバス
６＋、６２．６３・・・バス調停用制御信号線実施例の
方式の制御例を説明する間 第２図 実施例の方式の制御例を説明する図 第３図
システムにおけるバス制御方式を説明する回路図、 第２図は実施例における制御例を説明する図、第３図は
第２図と同様な他の制御例を説明する図、 第４図は従来例におけるパラレルバス方式を説明するブ
ロック回路図、および 第５図は従来例におけるパイプライン方式を説明するブ
ロック回路図である。 （符号の説明） １．２．３．４・・・モジエール、 １１．１２．１３・・・双方向のバススイッチ、１４・
・・バス調停制御回路、 １５・・・プロセッサ、 ２１．２２．２３・・・双方向のバススイッチ、２４・
・・バス調停制御回路、 ２５・・・プロセッサ、 ３１．３２．３３．４１．４２．４３・・・双方向のバ
ススイッチ、５１．５２．５３．５４・・・アドレス・
データバス、６１．６２．６３．６４・・・バス調停用
制御信号線、７１・・・アドレス・データバス、 ７２・・・バス調停制御回路、 ７３．７４・・・プロセッサ、 ７５・・・Ｉ１０デバイス、 ８１．８２・・・プロセッサ、 ８３．８４・・・アドレス・データバス。 本発明の実施例の方式を説明する間 第１図 Ｎ １２．＋３．２Ｌ２２，２３・・・双方向のバスス
イッチ５１．５２．５３ ・・アドレス・データバス
６＋、６２．６３・・・バス調停用制御信号線実施例の
方式の制御例を説明する間 第２図 実施例の方式の制御例を説明する図 第３図
Claims (1)
- 【特許請求の範囲】 プロセッサを含むデバイスを具備する複数のモジュール
および入出力デバイスをアドレス・データバスで接続し
、バス調停制御回路により動作が制御される多重プロセ
ッサ処理システムにおけるバス制御方式であって、 該複数のモジュールごとにバス調停制御回路を設け、 該アドレス・データバスは各モジュールに設けられた双
方向のバススイッチを介して接続され、各モジュール内
で、該バススイッチの上手側および下手側からそれぞれ
他の双方向のバススイッチを介して当該モジュールに属
する該デバイスに接続され、 該モジュールに属するプロセッサから、自己の属するモ
ジュール内のバス調停制御回路を介して他のモジュール
内のバス調停制御回路を制御し該双方向のバススイッチ
を開閉して、各モジュール内のデバイスを該アドレス・
データバスに関して並列接続またはパイプライン接続す
るようにした多重プロセッサ処理システムにおけるバス
制御方式。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61284413A JPS63138448A (ja) | 1986-12-01 | 1986-12-01 | 多重プロセツサ処理システムにおけるバス制御方式 |
| PCT/JP1987/000920 WO1988004451A1 (en) | 1986-12-01 | 1987-11-27 | Bus control system in a multiple-processor system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61284413A JPS63138448A (ja) | 1986-12-01 | 1986-12-01 | 多重プロセツサ処理システムにおけるバス制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63138448A true JPS63138448A (ja) | 1988-06-10 |
Family
ID=17678238
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61284413A Pending JPS63138448A (ja) | 1986-12-01 | 1986-12-01 | 多重プロセツサ処理システムにおけるバス制御方式 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPS63138448A (ja) |
| WO (1) | WO1988004451A1 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| ES2088414T3 (es) * | 1989-06-02 | 1996-08-16 | Pfizer | Composiciones agricolas de espuma. |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61145675A (ja) * | 1984-12-18 | 1986-07-03 | Panafacom Ltd | マルチプロセツサのバス・リンク方式 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4131941A (en) * | 1977-08-10 | 1978-12-26 | Itek Corporation | Linked microprogrammed plural processor system |
| DE2742035A1 (de) * | 1977-09-19 | 1979-03-29 | Siemens Ag | Rechnersystem |
| JPS55155357U (ja) * | 1979-04-25 | 1980-11-08 | ||
| DE3104903C2 (de) * | 1981-02-11 | 1986-05-15 | Siemens AG, 1000 Berlin und 8000 München | Anordnung zum Datenaustausch zwischen parallel arbeitenden Mikrorechnern |
-
1986
- 1986-12-01 JP JP61284413A patent/JPS63138448A/ja active Pending
-
1987
- 1987-11-27 WO PCT/JP1987/000920 patent/WO1988004451A1/ja unknown
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61145675A (ja) * | 1984-12-18 | 1986-07-03 | Panafacom Ltd | マルチプロセツサのバス・リンク方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| WO1988004451A1 (en) | 1988-06-16 |
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