JPS6057610B2 - 複数の計算機から成る計算機システムの駆動方法 - Google Patents

複数の計算機から成る計算機システムの駆動方法

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JPS6057610B2
JPS6057610B2 JP51123743A JP12374376A JPS6057610B2 JP S6057610 B2 JPS6057610 B2 JP S6057610B2 JP 51123743 A JP51123743 A JP 51123743A JP 12374376 A JP12374376 A JP 12374376A JP S6057610 B2 JPS6057610 B2 JP S6057610B2
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Description

【発明の詳細な説明】 同時に問題を処理するため多くの計算機構、中央ユニ
ット或はコンピュータを備えたデータ処理設備（マルチ
プロセッサ）は、過去に重要であつた。
他方においていわゆるマイクロプロセッサの形の高集積
計算機構の発達により、上記の多計算機設備を多数の部
分計算機から構成する可能性が得られた。しかし部分計
算機の数の増加に伴い、各個の部分計算機および外部の
記憶器などとの間のデータ交換の問題が急激に増大する
。 すなわち、かかる計算機システムにおいて、各個の
計算機内の各個プロセスの経過制御および各個の計算機
間のデータトラフィックから来る、いわゆる組織的の問
題が生する。
換言すれば、多計算機システムにおいては、各個計算機
の協働動作を相互に調和させなければならない。従来の
マルチプロセッサシステムにおいては、これらの問題は
、共通の記憶器領域へのアクセスを制御する持ち行列お
よび優先技術により解決される。すなわち各個計算機に
優先順位を与え、複数の計算機が同時に共通のバスをア
クセスしようとするときは、計算機の優先順位に従つて
バスアクセスが決定される。このような方法は、例えば
文献「ＡｕｔＯｍａｔｉＯｎａｎｄＲｅｍＯｔｅｃＯｎ
ｔｒＯｌ」、Ｈｒ？−ＳｃａｌｅＳｙｓｔｅｍｓａｎｄ
ＯｐｅｒａｔｉＯｎｓＭａｎａｇｅｍｅｎｔｌ■０１．
３４、１９７λＮＯ．４、５７３〜５８０ページから明
らかである。
しかしこの解決法は高い費用を要する。本発明の目的は
、計算機システムにおいて、各個計算機相互のおよび各
個計算機と主記憶器との協働動作を、各個計算機のアク
セスを調整するための複雑な付加回路装置を必要とする
ことなく、調和させることにある。この目的は特許請求
の範囲に記載された構成により達成される。
本発明によれば、簡単なハードウェア構成および見通し
のよい組織形態により前記の問題が解決され得る。この
発明によれば、計算機システムは３相駆動て動作する。
すなわち制御相の間制御計算機のみが動作し、そのプロ
グラムを遂行し、しかして以後の相において如何なる課
題を解決すべきかを各個計算機に報知し、自律相の間各
個計算機は同時にかつ相互独立に、制御計算機或はその
記憶器と接続すると無しに、各個計算機に伝達された課
題を解決し、次にその課題の実施を停止信号により制御
計算機に報知し、続いて情報伝達相が、制御計算機がす
べての各個計算機から、或はスイッチングにより決定さ
れた選択された各個計算機から停止信号を得た後始まり
、その情報伝達相の間制御計算機により制御されて各個
計算機の記憶器間および所要の場合これらと主記憶器と
の間のデータ交換が行われる如くするのである。この発
明による計算機システムの駆動方法にお．いて、各個の
計算機はそのプーログラムの遂行の間その計算機の記憶
器とのみ総合動作する。
すなわち共通の外部の記憶器にアクセスする必要は無い
。従つてアクセスの問題は生じない。次に図示実施例に
ついてこの発明を説明する。
第１図はこの発明による計算機システムの原理的構成、
第２図は自律相の間のこの発明による計算機システム、
第３図は制御相或は情報伝達相の間のこの発明による計
算機システム、第４図はこの発明による計算機システム
のプロツクダイヤフ・ラム、第５図は各個計算機および
所属のスイッチおよび記憶器の完全な接続、第６図はス
イッチの線図的表現、第７図はスイッチ制御ロジックの
ブロック接続図、第８図はスイッチ制御ロジックの線図
的表現、第９図乃至第１４図は種々の動作状態のスイッ
チおよびスイッチ制御ロジック、第１５図はインタフェ
ース構造の完全な接続、第１６ａ，ｂ，ｃ，ｄは種々の
動作条件におけるデータの流れ、第１７図はソフトウェ
アの構造の線図である。第１図乃至第３図はこの発明に
よる計算機システムの一般の構成を示し、その作用の説
明に役立つ。
図から分かるように、この発明による計算機ノシステム
は固有の主記憶器をもつ制御計算機および任意数のモジ
ュールから成り、モジュールはそれぞれ各個計算機、そ
れに所属する交換記憶器および記憶器から成る。第２図
は自律相における計算機システムの動作を示し、この相
の間それぞれ．の各個計算機はその交換記憶器および記
憶器にアクセスし、かつ他の記憶器および制御計算機か
ら独立に動作する。この時間中各個計算機の各々はそれ
に割当てられたプログラムを実施する。第３図は制御相
或は情報伝達相の間のこの発明の計算”機システムを示
す。制御相の間制御計算機のみが動作し、かつこの時間
中固有の主記憶器並びに各個計算機の交換記憶器にアク
セスする。情報伝達相の間もデータの流れは第３図によ
つて行われる。この相の間制御計算機は各個計算機の交
換記憶器相互の間、および交換記憶器と主記憶器との間
の情報伝達を制御する。第４図はこの発明による計算機
システムの構成をブロック接続の形で示す。
記憶器を持つ制御計算機は３本のデータバス４，５，６
を経て各個のモジュールと接続される。これらモジュー
ルの各々は各個計算機、記憶器、スイッチおよびスイッ
チ制御ロジックから成る。これら記憶器の各々は第１図
乃至第３図に示す各モジュールに所属する交換および記
憶器を包含する。スイッチは記憶器を、それぞれ計算相
に従つて選択的に各個計算機と、或はデータバス６と接
続するのに役立つ。スイッチはスイッチ制御ロジックに
より制御される。スイッチの開閉状態は新規の開閉命令
の受信まで保持される。データバス６および番地バス５
は、８ビットデータおよび１６ビット番地を伝達する。
更に番地バスはモジュール制御ロジックに対する制御命
令を伝達する。制御命令はそれぞれ応動したモジュール
の番号を表わす７ビットのスイッチ番地、並びに１ビッ
トから成る開閉命令から成る。更に備えられた制御バス
４は計算機システムの種々の部分を統合調和させるため
の信号の伝達に役立つ。この際これらの信号は第１に、
各個のプログラム相を開始させ、および終了させる信号
である。（各個のモジュールに対する始動相、停止信号
、制御計算機に対する割込信号）。更に制御バスは番地
バスと一緒に、スイッチの制御のための信号を伝達する
。最後に制御バスは各個記憶器に対する２相クロック信
号を伝達する。更に図示の計算機システムはインタフェ
ースと呼ばれるブロック８を包含し、このブロックは制
御ロジックの他にバス駆動器１，２および３を包含する
。更に制御計算機は入出力バスを経て入出力機器と接続
される。制御計算機として実施例においてマイクロコン
ピュータＩｎｔｅｌｌｅｃ８／Ｍ８Ｏを用い、その１２
キロバイト記憶器を主記憶器として使用する。
第５図は計算機モジュールの完全な接続を示す。
かかる計算機モジュールは主として３個のユニット、す
なわち各個計算機１１スイッチ■およびスイッチ制御ロ
ジック■を包含する。構成は実施例においてＩｎｔｅｌ
社カタログ１９７５年版によるＩｎｔｅｌ社のユニット
によつて行われる。各個計算機の重要な構成部分はＩｎ
ｔｅＩ社のマイクロプロセッサ素子８０８０である。各
個計算機は更にＩｎｔｅｌ社の８２１６の２個の２路バ
ス駆動器１２，１９、更にＮａｔｌＯｒｌａｌ社の１９
７２年２月のデータシートによるＭＨＯＯ２６ＣＭのク
ロック駆動器１１を包含する。図の端子表示は上記の供
給会社の端子表示と一致する。スイッチ■はＩｎｔｅｌ
社の８２１２の入出力素子２０，２１，２２，２３，２
４，２５、並びに同社の８２１６の２個のバス駆動器２
６，２７から構成される。
最後にスイッチ制御ロジック■は、Ｉｎｔｅｌ社の３２
０５の２個の１０ｕｔ０ｆ８の２進デコーダ１７，１８
、２個のバススイッチ１５，１６およびジーメンス社の
ＳＮ７４７４の２個のＤフリップフロップから成る。
さらにこの接続は図から直ちに分かるようにゲート、抵
抗、コンデンサおよびダイオードの列を含む。第５図に
示すモジュールは線Ｄφ乃至Ｄ７、ＭＡＤφ乃至ＭＡＤ
ｌ５、ＭＷＲおよびＲＥＡＤを経てモジュール記憶器と
接続される。
線ＳＡＤＯ乃至ＳＡＤｌ５は番地バス（第４図の５）に
導かれる。線ＳＤφ乃至ＳＤ７はデータバス（第４図６
）に導かれる。残りの線は制御バス（第４図の４）に導
かれる。最後に述べた線の名称は下記に該当する。ＷＲ
ＩＴＥ：ＷＲＩＴＥ信号（ＷＲＩＴＥ＝Ｌ）の出現は、
制御計算機がデータをデータバスに書込んだことをモジ
ュールに指示する。
Ｆ！ＦＴＡ，ＴＬＴＡ，閣■：これらの線はモジュール
・の駆動状態を指示器を経て指示するのに役立つ。
■Ｎ＝Ｌ：モジユールは自律的に計算する。ＨＬ．ＴＡ
＝Ｌ：モジユールは計算を終え、停止信号
を制御計算機に送る。ＭＭＡ＝Ｌ：モジユール記憶器が
データ交換のた め、システム番地およびデー
タバス と接続される。
ＲＥＡＤＹ：各個計算機１はＲＥＡＤＹ入力を経て、モ
ジュール相互間或はモジュールと制御計算機との間のデ
ータ交換の間ＷＡＩＴ状態に転換される（ＲＥＡＤＹ＝
Ｌにより）。
ＲＥＳＥＴ：ＲＥＳＥＴ信号の送信中に各個計算機１に
おいてプログラムカウンタが抹消され、命令レジスタは
０セットされる。
リセット後記憶器内で位置０においてプログラム経過が
始まる。φ１，φ２２相シフトのクロック信号ＤＢＩＮ
，ＷＡＩＴ，ＷＷ，ＳＹＮＣ，ＩＮＰＵＴ，ＯＵＴＰＵ
Ｔである。
これらの信号は各個計算機の試験に役立つ。この発明の
計算機システムの正規作用の際これらの信号は無意味で
ある。これらの記号はＩｎｔｅｌ社カタログ１９７師に
おけるマイクロプロセッサ構成部分、８０８０の説明に
際し与えられた信号表示に対応する。ＷＯＵＴＰＵＴ：
この線を経てモジュールは出力信号を送信することがで
きる。
（ＷＯＵ′ＩＰＵＴ＝Ｌ）。ＷＨＬＴＡ，ＷＨＬＴＡ：
これらの信号は計算機の停止状態を指示する。
ＭＯＤＵＳ：既に反対方向のデータの流れが直通されて
いない場合、ＭＯＤＵＳ＝Ｈによりデータがデータバス
からモジュール記憶器に直通される。
ＷＳＩＮ：この信号（ＷＳＩＮ＝Ｌ）は、モジュールが
データをモジュール記憶器からデータバスに移す準備を
していることを指示する。ＷＳＯＵＴ：この信号ＷＳＯ
ＵＴ＝Ｌは、モジュールがデータをデータバスからモジ
ュール記憶器に転送することを準備していることを指示
する。
ＳＹＳＥＮ：ＷＳＩＮ＝Ｌ或はＷＳＯＵＴ＝Ｌである場
合、ＳＹＳＥＮ＝Ｈによりスイッチがモジュール記憶器
を番地およびデータバスと接続する。１／０１Ｎ：この
信号の送信により制御計算機はモジュールに、制御計算
機がデータをモジュール記憶器から読出すことを報知す
る。
１／００ＵＴ：この信号の送信により制御計算機はモジ
ュールに、制御計算機がデタをモジュール記憶器に書込
むことを報知する。
ＴＩ／０：クロツク信号によりスイッチ制御ロジックは
、制御計算機から番地および制御バスを経て伝達された
スイッチ制御情報をレジスタ中に転送する。
ＣＬＥＡＲ：クリヤ入力を経てスイッチ制御レジスタが
抹消される。
ＷＳＥＬ：スィッチ制御ロジックはＷＳＥＬ出力を経て
、モジュールが番地バス或は入力ＣＳＥＬの内容の何れ
により選択されるかを報知する。
ＣＳＥＬ：ＣＳＥＬ＝Ｌによりモジュールは番地バスの
内容に無関係に選択される。
註：信号ＷＯＵＴＰＵＴ，ＷＨＬＴＡ，ＷＨＬＴＡ，Ｗ
ＳＩＮ，ＷＳＯＵＴ，ＷＳＥＬは、接続図中でゲート上
の１点により示された開放コレクタゲートの補助により
発生されるモジュールの出力信号である。
之によりこれらの信号は多くのモジュールの並列接続の
際、布線されたオア或は布線されたアンドによつて論理
結合され得る。第６図は各モジュールの成分であるスイ
ッチの線図的表現である。
モジュール記憶器を各個計算機か、或はシステム番地バ
ス或はデータバスと接続することが、このスイッチの目
的である。第６図から分かるように、番地情報は各個計
算機或はシステムからモジュール記憶器にのみ達し得る
のに対し、データ情報は各個計算機或はシステムからモ
ジュール記憶器に達し得るが、逆方向にも流れることが
できる。第６図に示すスイッチの制御は３個の制御入力
を経て行われる。制御入力ＳＢＵＳを経て接続部の制御
が行われる。この制御入力に信号Ｈが存在する場合、モ
ジュール記憶器とシステムバスとの接続が作られる。之
に反しこの制御入力に信号Ｌが存在する場合、モジュー
ル記憶器は各個計算機と接続される。入力ＤＢＩＮおよ
びＳＩＮを経てデータバスの方向に制御が行われる。入
力ＤＢＩＮはモジュール記憶器および各個計算機が接続
されるとき作用する。制御入力ＤＢＩＮに信号Ｈが存在
するとき、モジュール記憶器から各個計算機のデータバ
スへのデータの流れが生じる。この入力に信号Ｌが存在
するときデータの流れは反転される。入力ＳＩＮはモジ
ュール記憶器およびシステムバスが接続されるとき作用
する。端子ＳＩＮに信号Ｈが存在するとき、モジュール
記憶・器からシステムのデータバスへのデータの流れが
生じる。之に反しこの端子に信号Ｌが存在するとき、デ
ータの流れは反転される。スイッチの制御はスイッチ制
御ロジックにより行われる。第７図にこのスイッチ制御
ロジックのブロック接続図を示す。第８図は全人力およ
び出力を持つスイッチ制御ロジックの線図を示す。
スイッチ制御ロジックは所属のモジュールが選択された
か否かを認識する作用を持つ。選択基準は番地バスの情
報内容であり、更に線ＣＳＥＬの開閉状態である。開閉
ユニットステータスラッチ（ＳＴＡＴＵＳＬＡＴＣＨ）
はクロック信号により、印加された情報を転送する。Ｃ
ＬＥＡＲは出力を０にリセットする。トランスファエネ
ーブルロジック（ＴＲＡＮＳＦＥＲＥＮＡＢＬＥＬＯＧ
ＩＫ）は線ＳＩＮおよびＳＢＵＳを経て、ステータスラ
ッチの内容および制御線（ＳＹＳＥＮ，ＭＯＤＵＳ）の
内容に無関係にスイッチを下記の仕方で制御する。ＡＳ
ＹＳＥＮ＝Ｈによりステータスラッチの状態がスイッチ
の制御に対し直接に用いられ、ＢＭＯＤＵＳ入力はステ
ータスラッチの出力１２がＬであるときにのみ作用する
。
その際ＭＯＤＵＳ＝Ｈによりスイッチは、システムバス
からモジュール記憶部へのデータ伝達が可能であるよう
に接続される。このスイッチ状態は特殊のモジュール記
憶器からの読出しの際、種々のモジュール記憶器への並
列書込みに役立つ。更にトランスファエネーブルロジッ
クは、多くのスイッチの総合接続に対して必要な外部の
ＷＳＩＮ，ＷＳＯＵＴへの受信信号を供給する。第９図
乃至第１４図に種々のスイッチ位置を示す。
その際＊印を持つ信号はステータスラッチ中にクロック
信号と共に受領されるのに対し、他の信号は直接にスイ
ッチ位置に影響することに注意されたい。第９図は情報
がモジュール記憶器から各個計算機に伝達されるスイッ
チ位置を示す。第１０図は情報が各個計算機からモジュ
ール記憶器に伝達されるスイッチ位置を示す。第１１図
は情報がモジュール記憶器からシステムに伝達されるス
イッチ位置を示す。第１２図、第１３図、第１４図は情
報がシステムからモジュール記憶器に伝達されるスイッ
チ位置を示す。第１５図はインタフェースを示し、之は
Ｉｎｔｅｌ社の８２１２の３個の入出力要素３０，３１
，３２および８２１６の７個の２路バス駆動器から成る
。
更にこの接続はジーメンス社のＳＮ７４７４の３個のＤ
フリップフロップ４１，４２，４３並に番号ＳＮ７４ｌ
２３の４個のモノフロップ４４，４５，４６，４７を包
含する。
端子表示は使用された部品の製造会社の対応する表示に
対応し、更に使用されたゲート増幅器および他の部品は
標準の表示をつけてある。第１５図のインタフェースは
更に、第４図の表示と関連することができる作用ブロッ
クに細分することができる。よつて作用ブロック■は第
４図のバス駆動器１の表示に対応し、伝達ロジックＶお
よび■および割込ロジック■は第４図の制御ロジックに
対応する。更にバス駆動器■は第４図のバス駆動器２に
対応するのに対し、バス駆動器■は第４図の対応する要
素３に対応する。割込ロジック■はモジュールに制御さ
れて割込信号を制御計算機に送出する。伝達ロジック■
および■は、主記憶器中の記憶場所および各個計算機の
記憶器の識別に役立つ。このロジックは情報伝達相およ
び制御相において作用し、その間にデータは制御計算機
に制御され伝送される。ロジックは制御プログラムから
の命令を受けるために、制御計算機記憶器と接続し、お
よびデータ交換を可能にするためモジュール記憶器或は
制御計算機記憶器と接続する。左側における線は制御計
算機から来て、右側においてインタフェースを計算機モ
ジュールと接続し、殊に端子ＳＡＤＯ乃至ＳＡＤｌ５は
番地バスと接続され、それに対しＳＤφ乃至ＳＤ７はデ
ータバスと、しかして残りの端子は右側において制御バ
スと接続される。
割込ロジック■は下記の割込信号を制御計算機に送信で
きる。
１１，任意のモジュールの停止報知後の割込（布線オア
を経て）、１２，全モジュールの停止報知後の割込（布
線アンドを経て）、１３，任意のモジュールの出力報知
後の割込（布線オアを経て）。
割込信号１１により、全モジュールが所定の解決を見出
すが、異なる速度で或は各個のモジュールによつてのみ
見出される如き問題の処理を可能にする（例えば捜索課
題）。
１２は全モジュールが計算を終了したときに始めて結果
交換を開始させる割込である。
１３により任意のモジュールはそのプログラムの経過中
に、特別に決められた割込、例えば誤り報知を制御計算
機に送信することができる（イ）による割算或は類似の
こと）。
第１６図はデータの流れの説明に役立つ。
データ路は各個のモジュールのスイッチ位置の状態に関
係する。よつて第１６図ａによればデータは主記憶器か
ら各個計算機の記憶器に伝達することができる。第１６
図ｂによればデータは主記憶器から同時に全モジュール
記憶器に伝達することができる。第１６図ｃによればデ
ータは選択された計算機モジュールの記憶器から主記憶
器に伝達され、第１６図ｄによればデータはある各個計
算機の記憶器から他の全各個計算機の記憶器および主記
憶器に伝達することができる。最後に第１６図ｅは自律
相におけるデータ略の接続を示す。システムプログラム
および応用プログラムは計算機の構成および組織に整合
されねばならない。第１７図はソフトウェアの構成の概
観を示す。制御計算機により下記のプログラムが実行さ
れる。ＭＯＮＩＴＯＲは計算機システムの操作をコンソ
ールから可能によるプログラムパケットであり、入力お
よび出力に対する補助プログラムを含む。ＳＴＡＲＴは
制御相の経過および自律相の開始を補助するプログラム
である。酊？は情報交換相の間データ交換を行わせるプ
ログラムである。
各個のモジュールにより下記のシステムプログラムが実
行される。
ＡＵＴＯは制御相において制御計算機から受信した情報
を解釈し、希望するユーザールーチンを開始させる。Ｈ
ＡＬＴは制御計算機に指令の実行を報知し、モジュール
を待機状態に転換する。
第１７図から分かるようにシステムプログラムは組織的
に２平面中に組織される。
上部平面は制御計算機の作用から成るのに対し、下部平
面はモジュールに分布されたシステム機能を包含する。
やはり第１７図から分かるように、システムプログラム
のように利用者プログラムもモジュール的に組織されね
ばならない。
【図面の簡単な説明】
第１図はこの発明の計算機システムの原理的構成、第２
図は自律相の間のこの発明の計算機システム、第３図は
制御相或は情報伝達相の間のこの発明の計算機システム
、第４図はこの発明の計算機システムのブロックダイヤ
グラム、第５図は各個計算機および所属のスイッチおよ
び記憶器の完全な接続、第６図はスイッチの線図的表現
、第７図はスイッチ制御ロジックのブロック接続図、第
８図はスイッチ制御ロジックの線図的表現、第９乃至１
４図は種々の動作状態のスイッチおよびスイッチ制御ロ
ジック、第１５図はインタフェース構造の完全な接続、
第１６図Ａ，ｂ，ｃ，ｄ，ｅは種々の動作条件における
データの流れ、第１７図はソフトウェアの構造の線図で
ある。

Claims (1)

    【特許請求の範囲】
  1. １ 制御計算機および複数の各個計算機並びに制御計算
    機および各個計算機に所属する記憶器から成る計算機シ
    ステムの駆動方法において、該計算機システムは以下の
    ような３相動作形態で動作すると、すなわち、制御相に
    おいては、制御計算機のみが動作し、該制御計算機は自
    身のプログラムを実行し、各個計算機にそれぞれ次の相
    において各個計算機がいかなる課題を解決すべきかを伝
    達し、自律相においては、各個計算機は同時にかつ相互
    に無関係に、制御計算機およびこれの記憶器と接続され
    ることなく、引渡された課題を解決し、その課題の達成
    を停止信号により制御計算機に報知し、続いて情報伝達
    相が、制御計算機がすべてのまたは回路により決定され
    る数の各個計算機から停止信号を受領した後始まり、こ
    の情報伝達相においては、制御計算機に制御されて各個
    計算機の記憶器間および場合によつてはこれらと主記憶
    器間のデータ交換が行なわれることを特徴とする複数の
    計算機から成る計算機システムの駆動方法。
JP51123743A 1975-10-15 1976-10-15 複数の計算機から成る計算機システムの駆動方法 Expired JPS6057610B2 (ja)

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Application Number Priority Date Filing Date Title
DE2546202.6 1975-10-15
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JPS5248947A JPS5248947A (en) 1977-04-19
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JP51123743A Expired JPS6057610B2 (ja) 1975-10-15 1976-10-15 複数の計算機から成る計算機システムの駆動方法

Country Status (10)

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US (1) US4219873A (ja)
JP (1) JPS6057610B2 (ja)
BE (1) BE847351A (ja)
CA (1) CA1094188A (ja)
CH (1) CH610424A5 (ja)
DE (1) DE2546202A1 (ja)
FR (1) FR2328249A1 (ja)
GB (1) GB1565536A (ja)
IT (1) IT1073014B (ja)
NL (1) NL7611444A (ja)

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