JPS598846B2 - マイクロプログラム可能な周辺制御装置 - Google Patents

Description

【発明の詳細な説明】 本発明は、デジタル・コンピュータ・システム３５の周
辺機器と中央処理装置部との相互接続をする汎用制御装
置に関するものである。

この種制御装置は、テープ・ハンドラまたはディスク装
置などの周辺器と共用するデータおよび制御信号に対し
て、ならびにコンピユータ・システムの中央処理装置部
用の入出力ポートに対して適当なインターフエイスを提
供する。この種制御装置は、かなりの緩衝およびデータ
処理能力をもつ。コンピユータ・システム設計上の重要
な問題の一つは、入出力処理を効率よく行うことである
。

通常、中央処理装置は、入出力動作の完了を持つため動
作時間の大部分を浪費したり、入出力動作用ルーチンを
準備するために過大な時間を使つている。一般に、入出
力装置は文字方式をとつており、これら文字は、６ない
し９ビツトの２進信号で表わされるのが普通であり、た
とえば印字すべき出力行または個人に対する給与情報な
どの項目群に対応したレコードに分類される。通常は、
１つの与えられた入出力動作に対して多数のレコードは
ｌ群として集められ、これは１つのフアイルを構成する
。他方、汎用コンピユータ・システムの中央処理装置部
は一般に語方式をとつており、情報の処理を、３６ビツ
トの長さをもち本質的にレコード又はフアイル構造をも
たない語を基準にして行なう。この種の要因が効率的な
入出力処理を困難なものにしている。その他の問題は、
各種型式の周辺機器に対する制御上の要件の多様性に起
因する。

たとえば、適当な検索命令に応じてデイスク装置からレ
コードのリストを得るための出力印字行の発生には、極
めて多様な異なる制御シーケンスが含まれている。誤り
のない動作およびダウン時間の最小化を確保するために
は、エラー検出、ハードウエア試験、その他診断のレベ
ルをできるだけ高く保つことが必須要件であり、このこ
とはあらゆるデータ処理装置用機器について言える。転
送速度の高い装置に対しては、これらの要件の達成は極
めて困難な目標である。また、入出力動作は一度開始さ
れると、成功裏に遂行するためにはリアルタイム処理が
必要とされる場合が多い。しかし、中央処理装置は逐次
装置であつてリアルタイムにはむかない。割込み機構や
多重プログラミングによつて汎用コンピユータはリアル
タイム要件のほとんどをみたすことはできるが、データ
処理能率は著しく低下するのが通例である。以上の理由
により、周辺機器制御装置には経済性が許すならばでき
るだけ装置入出力制御機能をノ組み込むことが望ましい
。

さらに、制御装置に各種型式の周辺機器を制御するに十
分な融通性をもたせたい場合には、相当程度の論理及び
算術処理能力をもたなければならないことは明らかであ
る。さらにまた、毎秒１００万バイト程度のデータ転送
速度を確保するためには、制御装置自体も十分高速でな
ければならない。したがつて本発明の目的は、高速度デ
ータ処理に耐える制御装置であつて、実質的にあらゆる
種類の周辺機器の制御ができる論理機能をもちしかも信
頼度が高く低コストの制御装置を提供するにある。

本発明によるマイクロプログラム可能な周辺制御装置に
おいては、制御記憶装置内の制御語が、対になつて出力
レジスタヘロードされ、各対の制御語の第１のものが偶
数ロケーシヨンに置かれ第２のものが次の隣接ロケーシ
ヨン（奇数）に置かれる。

分岐マイクロ命令デコーダを設けて上記出力レジスタの
低位部（１０ｗ０ｒｄｅｒｐ０ｒｔｉ０ｎ）における分
岐マイクロ命令のデコードをｕ上記出力レジスタの高位
部（ＨｉｇｈＯｒｄｅｒｐＯｒｔｉＯｎ）に対しては主
デコーダを設け、この主デコーダには分岐マイクロ命令
に応答する論理装置を含めない。出力レジスタの低位部
に分岐マイクロ命令がロードされる場合には、実行され
るべき次のマイクロ命令対のアドレス準備および取出し
を、その出力レジスタの高位部にあるマイクロ命令の実
行と同時に行なう。制御記憶装置出力レジスタの下位部
に分岐マイクロ命令以外のマイクロ命令がロードされる
場合には、このマイクロ命令を偶数マイク口命令実行後
に出力レジスタの高位部へ転送する。この構成により、
分岐動作実行時間がマスクされ、その分だけ制御装置の
効率が向上する。効率、信頼度、およびデータ処理能力
の一層の向上は、バイトおよび１６進オペランドならび
に語転送に対する広範なマイクロ命令セツトを含むマイ
クロ命令レパートリ一を使うことによつて得られる。

このため、２重の標準的算術および論理ユニツトを使い
、これらは算術および論理動作又は語転送パス（Ｐａｔ
ｈ）に対して冗長出力を選択的に与える。算術および論
理動作を冗長ユニツトの比較によつてチエツクし、語転
送をパリテイによつてチエツクする。以下図面を参照し
て本発明を詳細に説明する。

第１図に示すプロツク図の周辺サブシステムにおいて、
周辺装置群１１５，１２５、および１２６をｌ対の中央
処理装置部１３５および１４５へ接続する。この接続は
、マイクロプログラム可能な制御装置を介しておこない
、その制御装置は、論理、算術、およびデータ転送動作
を行なう処理回路１００と、マイクロ命令セツトを含ん
でおりデータ転送及び周辺装置制御用のプログラムを提
供する制御記憶装置５０と、マイクロ命令の受信をする
制御記憶装置出力レジスタ（ＲＯＲ）およびデコーダ７
０と、ならびに共通アダプタ・インタフエース８０を含
む。制御装置アダプタ１１０および１２０を設け、共通
アダプタ・インタフエース８０と周辺装置１１５，１２
５，１２６との相互接続をする。同様に、リンク・アダ
プタ１３０，１４０が共通アダプタ・インタフエース８
０と中央処理装置１３５，１４５とを相互接続する。制
御装置にはさらに、制御記憶装置アドレス・インタフエ
ース６０を含み、これに制御記憶装置アドレス・レジス
タ（ＲＯＳＡＲ）を設け、処理回路１００からのデータ
母線アウトをこのレジスタに接続する。制御装置動作を
適切に効率よく行なうためには、一般に読出、書込記憶
装置１０が必要である。この記憶装置は、処理回路のデ
ータ母線アウトに接続された読出・書込記憶インタフエ
ース２０のサービスを受ける。好ましくは、制御記憶装
置５０は、少なくとも５１２マイクロ命令の書込み可能
部を有し、これもまた記憶インタフエース２０のサービ
スを受ける。割込み機構９０は、データ母線アウト信号
の制御下においてアダプタからの信号に応答する。処理
回路１００用のオペランド入力は、アダプタ・インタフ
エース８０および読出・書込記憶装置１０からフアース
トおよびスローデータ母線インを介して供給される。第
１図の周辺サブシステムは、制御装置アダプタおよびリ
ンク・アダプタについて各種の組合わせが可能であるこ
とを示しており、ｌ以上の制御装置を備えたスタンド・
アロン（Ｓｔａｎｄ−ＡｌＯｎｅ）構成も実用可能であ
る。しかし、最も普通に使われる構成は、１組のデイス
ク・ユニツト又は１組のテープ・ユニツトに対して、１
つのリンク・アダプタ及び１つの制御装置アダプタを使
うものである。第２のリンク・アダプタを使えば、２重
チヤンネル動作ができる。第１図のマイクロプログラム
可能な制御装置部に対する主データ・パスの詳細を第２
図に示す。

第１図に示した各プロツクと第２図の詳細な構成との関
係について説明する。まず初めに、第１図の処理装置回
路網１００は、第２図の装置８８，８９，９１，９２，
９３，９４，９５，９７，９８，９９，１０１，１０２
，１０３，１０４，１０５，１０６，１０７，１０８，
１０９，１１１を含む。アダプタ・インタフエース８０
は、第２図の装置１２１，１２２，１２３，１２８，１
２７，１２４，１２５を含む。制御記憶装置アドレス・
インタフエース６０は、第２図の装置１３２，１３３，
１３４，１３５を含む。そして、制御記憶装置出力レジ
スタ及び解読器７０は、第２図の装置１４２，１４３，
１４４，１４５，１４６，１４７を含む。コスト低減の
ため、好ましくは標準論理モジユールを使う。特に指定
しない限り、レジスタはＪ−Ｋフリツプフロツプによつ
て形成され、スイツチはスイツチ入力の数に応じた「１
オブｎ（１０ｆｎ）」選択スイツチであり、尚ｎ＝２，
４、又は８である。第２図において、１対の冗長算術論
理ユニツト８８，８９が、１対のバイト・オペランドの
機能に対する比較器９７による誤り検出か、又は語転送
動作に対する転送パスを可能化する。オペランドは０Ｐ
０スイツチ１０３および０Ｐ，スイツチ１０４によつて
選択される。山スイツチ１０１およびＨ１スイツチ１０
２は０Ｐスイツチと算術論理ユニツトとの間に配置され
、オペランド・レジスタの１つであるレジスタ・バンク
装置１１１のｌバイトに出力が記憶されるときに、加算
論理ユニツトに対する適正な入力を確保する。ＳＯスイ
ツチ９２およびＳ，スイツチ９３は、加算論理機能のほ
かに、右または左へのｌビツト・シフトをも行なう。Ｒ
Ｏ結果スイツチ９４およびＲ１結果スイツチ９５は、分
岐テスト・レジスタ１０６、レジスタ・バンク装置１１
１、およびＡＢアキユムレータ１０５に対する入力を提
供する。ＲＯおよびＲ１スイツチは、加算論理出力、又
はＳスイツチ、又はデータ母線の１つ、すなわち、フア
ースト・データ母線インＦＤＢＩもしくはスロ一・デー
タ母線インＳＤＢＩを選択する。ＤＯスイツチ１０７お
よびＤ１スイツチ１０８は、ＡＢアキユムレータまたは
レジスタ・バンク装置をデータ母線アウトＤＢＯへ選択
的に接続する。フアンクシヨン・テスト発生器９１はキ
ヤリおよびゼロなどの４つのインジケータ・ビツトを発
生し、これらのビツトはスイツチ９９を介してインジケ
ータ・レジスタ９８の上半部又は下半部へ選択的に加え
られる。第２図において、データ母線アウトＤＢＯは、
制御装置アダプタ・モジユール１１０、制御装置数レジ
スタ１２１、タイマ１２２、および制御レジスタ１２３
によつて使われる。

モジユール１１０以外のこれらの素子は、ＢＯスイツチ
１２４およびＢ１スイツチ１２５を介してスロ一・デー
タ母線ＳＤＢに接続され、したがつて第２図の処理装置
部分により使用される。第２図はまた、マイクロ命令処
理用の主データ・パスを示す。

アドレス加算器１３２および１３３は、制御記憶装置５
０のために現在のマイクロ命令アドレスを２つづつ増す
か、または特定の分岐マイクロ命令に応じてそのアドレ
スを変更する。その結果であるアドレスあるいは別のア
ドレスを、ＡＯスイツチ１３４およびＡ１スイツチ１３
５によつて選択し、制御記憶装置５０および制御記憶装
置アドレス・レジスタ１３６へ加える。ＲＯＯスイツチ
１４２およびＲＯｌスイツチ１４３を介して、マイクロ
命令の対をＲＯＯ制御記憶装置出力レジスタ１４４およ
びＲＯｌ制御記憶装置出力レジスタ１４５へ転送する。
又は、ＲＯＯスイツチカ５ｓＲ０１レジスタからのマイ
クロ命令をＲＯＯレジスタへ転送する。ＲＯｌレジスタ
は、ＲＯｌスイツチを介して算術論理出力ＤＥＲＳＯ−
，６の出力を選択的に受信する。分岐命令以外の命令は
、Ｉ汎用デコーダ１４６によつてデコードされ、分岐命
令はＢ分岐デコーダ１４７によつてデコードされる。こ
れらのデコーダは、それぞれＲＯＯおよびＲＯｌレジス
タの内容に応答する。制御装置レジスタＮつＧＲｌ２８
、ＩＮＴＡＲｌ２９、およびＲＯＳＡＲｌ３６は、制御
装置アダプタ・モジユールおよび読出・書込記憶装置デ
ータから入力とともに、ＣＡＯスイツチ１３８およびＣ
Ａｌスイツチ１３９を介してフアースト・データ母線イ
ン（ＦＤＢＩ）を通り処理装置により使用される。制御
装置アダプタ１１０に対するＡＩアダプタ・インタフエ
ースは、データイン、データアウト、アドレス／制御、
状態、および雑通知制御に対する共通線からなる。

これらの線のほかに、各アダプタに対しＡＩアダプタ・
インターフエースは、割込み、アダプタ選択、イベント
通報（ＥｖｅｎｔｎＯｔｉｆｉｃａｔｉＯｎ）、および
裸クロツク（ＲａｗｃｌＯｃｋ）に対する線を含む。デ
ータ・イン線およびデータ・アウト線の組は、いずれも
１６ビツトの幅をもち、主として２バイト幅データ転送
に耐え、単一バイト転送時にはデータ転送速度を倍加す
る。アドレス／制御線は、指令をアダプタへ送つてアダ
プタの状態を変更するか又は現在のデータ転送の性質を
規定する。状態線は、アダプタの状態に関する情報を処
理装置へ伝達する。雑通知制御線は、データ・ストロー
ブ、レスポンス・インＲＰＩ．および初期設定の諸機能
をはたす。パリテイ以外のこれらの接続は次の通りであ
る。第３ａ及び３ｂ図に示す処理レパートリ一は、長さ
１６ビツトのマイクロ命令からなり、制御記憶装置５０
から対のかたちで取り出されるか、または制御記憶装置
内のルーチンによつて主記憶装置から取出される。分岐
マイクロ命令は奇数番号ロケーシヨンのみにおかれ、各
分岐マイクロ命令は通常はそれと対をなす偶数番号マイ
クロ命令と平行して実行される。大部分の算術、論理、
およびシフト・マイクロ命令に対しては、マイクロ命令
実行中にフアンクシヨン発生器によつて発生される結果
に応じて、４つのインジケータ・ビツトが・ｆンジゲー
タ・レジスタの上半部は下半部に選択的にセツトされる
。最高有意桁から始まる算術演算に対しては、インジケ
ータは、結果における最高有意ビツト（ＭＳＢ）、けた
あふれ（０ＦＬ）、ゼロ結果（Ｚ）、およびキヤリ・ア
ウト（Ｃ）である。論理演算に対しては、インジケータ
は、最高有意ビツト（ＭＳＢ）、オール・ワン（ＦＦ）
、ゼロ（Ｚ）、および最低有意ビツト（０ＤＤ）で整定
される。シフト・マイクロ命令に対しては、インジケー
タは、シフト・アウトされるビツトの値閃、偶数レジス
タの新しいパリテイ（Ｐ−Ｅ）、奇数レジスタの新しい
パリテイ（Ｐ−０）、および能動的ＲＢＡポインタ（Ｒ
ＢＡ）である。したがつて、 マイクロ命令のフオーマツトは、第３ａ図及び第３ｂ図
に示すように非常に多様である。

最初の４ビツトは少くとも指定された一般的タイプの動
作を示し、したがつて残りのフイールドのフオーマツト
定義を規定する。算術演算、論理操作、およびレジスタ
間操作を含む一般的基本動作は、最初の４ビツト位置に
００１０をもつマイクロ命令によつて指定され、残りの
ビツトは次のフオーマツトをもつ。

ビツト４−JメF汎用レジスタ番号（オペランド）ビツト
８：アキユムレータＲｎがフアンクシヨン回路出力を受
信する。

ビツト９：オペランドに対するＢ／Ａ ビツト１０：ＢＴレジスタに記憶された結果ビツト１１
：高位／低位インジケータ・レジスタの整定ビツト１２
−１５：操作の種類 上記および下記のフオーマツトは次の規約による。

斜線で分離される２つの効果の一方を単一ビツトで選択
する場合には、最初の効果をビツトＯで選択する。たと
えば、ビツト９が０である場合には、Ｂレジスタがオペ
ランドとなり、ビツト９が１である場合にはＡレジスタ
がオペランドとなる。長さ１ビツトのフイールドにはい
る単一エンフトリは、その値が１のときは結果を示し、
然らざるときは効果が存在しないことを示す。

たとえばビツト１０が１である場合には、フアンクシヨ
ン回路出力が分岐テスト・レジスタに記憶される。ビツ
ト１２−１５は、下記の特定操作を示す。００００：汎
用レジスタから／へのアキユムレータのロード／記憶（
論理１Ｒｓ）００１１：減算 ０１００：排他的０Ｒ ０１０１：ＡＮＤ Ｏｌｌｌ：加算 １０００：加算キヤリ １００１：減算キヤリ １０１０：補数（１の）汎用レジスタ（論理１Ｒｓ）１
０１１：汎用レジスタの否定１１０１：汎用レジスタか
らのインジケータを記憶（無視）１１００：汎用レジス
タからのインジケータをロード（無視）１１１０：分岐
テスト・レジスタを汎用レジスタからロード（論理１Ｒ
ｓ）１１１１：分岐テスト・レジスタを汎用レジスタに
記憶（論理［Ｒｓ）（特に指定しないかぎり、インジケ
ータ・レジスタ（ＩＲｓ）に記憶させるためにフアンク
シヨン回路が発生するインジケータは、算術インジケー
タＭＳＢ、０ＦＬ．Ｚ．Ｃ、である。

）これら一般的動作に対してはビツト４−７が、（オペ
ランドとしてアキユムレータが指定された場合の加算お
よび減算キヤリ動作を除き）、フアンクシヨン回路出力
を受信するオペランドおよび／又はロケーシヨンとして
１つの汎用レジスタを番号によつて指定する。ビツト９
は、アキユムレータのいずれの半部（Ｈａｌｆ）が他の
オペランドであるかを指定し、１はＡレジスタを指定す
る。

ビツト８はフアンクシヨン回路出力を受信すべきオペラ
ンド・ロケーシヨンを指定し、０はアキユムレータを指
定する。ビツト１０が１である場合には、フアンクシヨ
ン回路出力もまた分岐テスト・レジスタにも記憶すべき
ことを指定する。ビツト１１は、フアンクシヨン発生器
からのインジケータを受信すべきインジケータ・レジス
タ部位を示し、１は低位部（１０ｗｅｒ０ｒｄｅｒｈａ
１ｆ）を指定する。

マイクロ命令の最初の４ビツトにおける００１１は、特
殊基本動作を示す。

これらは、ビツト１１が１のときに記憶機能を禁止する
ことおよびビツト１１がＯのときに伝播（ＰｒＯｐａｑ
ａｔｅ）モードで動作を実行すること以外は、一般的基
本動作と同様である。記憶機能が禁止されたときにはイ
ンジケータ・レジスタのみが変更されるが、ただし、ビ
ツト１０が１の場合には、フアンクシヨン回路の出力が
分岐テスト・レジスタに記憶される。伝播モードにおい
ては、上部キヤリ・インジケータが、加算、減算、およ
び否定操作に関しフアンクシヨン回路への付加的入力と
なり、新しいゼロ・インジケータが先行ゼロ・インジケ
ータとのＭ（イ）操作を受ける。基本動作の第１の効果
は、フアンクシヨン回路出力を指定したレジスタに記憶
することである。

この出力は、選択したオペランドの機能であり、フアン
クシヨンの種類は最後の４ビツトによつて選択される。
（ただし、フアンクシヨン回路出力の指定したレジスタ
への記憶は、ビツト３および１１における１によつて禁
止される。）第２の効果は、フアンクシヨン発生器の発
生したインジケータを選択したインジケータ・レジスタ
に記憶することである（ただし、インジケータ・レジス
タをロードあるいは記憶するマイクロ命令は除く。）。
選択的である第３の効果は、任意選択的であり、フアン
クシヨン回路出力を分岐テスト・レジスタに記憶するこ
とである。２進機能に対しては、第１オペランドは汎用
レジスタ（又は、任意選択的に、第２オペランドがキヤ
リであるときにアキユムレータ・レジスタ）であり、第
２オペランドはアキユムレータ・レジスタの１つ又はキ
ヤリ・インジケータである。

フアンクシヨン回路出力を記憶すべきレジスタは、（加
算及び減算キヤリマイクロ命令に対するものを除き）選
択したオペランド・レジスタのいずれか１つである。即
値マイクロ命令は、第１ビツトにおける１を特徴とする
。

即値マイクロ命令以外で最初に１をもつマイクロ命令は
、主記憶サイクル始動およびアダプタ・インタフエース
・サービスに対するものだけである。後者はそれぞれ、
ビツト１−３に０００又は１１Ｘを付して区別される。
ロード即値マイクロ命令は、ビツトＯ−２に１０１をも
つ。

ビツト８−１５はロードされるべきリテラル・オペラン
ド定数を含み、ビツト３−７はそのオペランドを受信す
べきレジスタを指定する。ビツト３が１である場合には
、ＲＢＡレジスタが指定され、ビツト４−７の２進値が
選択された特定レジスタを指定する。ビツト３がＯの場
合には、ビツト４−７の夫々における１が分岐テスト・
レジスタ、インジケータ・レジスタ、Ｂアキユムレータ
、およびＡアキユムレータを指定する。ビツトＯ−３に
よつて規定されるその他の即値マイクロ命令は次の通り
である。

１１００：加算／減算リテラル １１０１：０Ｒリテラル １００１：ＡＮＤリテラル リテラル・オペランドはビツト１２−１５に含まれる。

ビツト１１はインジケータを受信するインジケータ・レ
ジスタの半部を指定し、ビツト１０は分岐テスト・レジ
スタがフアンクシヨン回路出力を受信すべきか否かを定
める。したがつて、ビツト１０および１１は基本動作と
同じ機能をはたす。ビツト４−８は、ビツト８が１のと
きにビツト４−７をしてＲＢＡレジスタを指定させる場
合以外は、ロード即値マイクロ命令のレジスタ選択と同
じ態様で第２オペランドに対するレジスタを指定する。
加算／減算即値マイクロ命令に関しては、ビツト９の０
が加算を、１が減算を指定する。

これらの算術演算は、指定されたレジスタの下位半部で
行われる。論理即値マイクロ命令においては、ビツト９
が、指定したレジスタの動作すべき半部を示し、２進値
１は上位半部を表わす。データ転送マイクロ命令は、主
記憶装置データ・レジスタに出入する転送、汎用レジス
タとアキユムレータとの間の語転送、および１および８
ビツトのけた移動を含み通常２バイトを対象とする語転
送に関し、ビツト１２−１５がこれらを指定する。

データ転送マイクロ命令はビツトＯ−３に０００１をも
つ。ビツト１２−１５のオペレーシヨン・コード（定義
されているもの）は次の通りである。００００：主記憶
装置データ・レジスタ（ＭＤＲ）を読出す０００１：主
記憶装置データ・レジスタ（ＭＤＲ）に書込む００１０
：アキユムレータ（ＡＢ）を汎用レジスタＲｎからロー
ドする００１１：アキユムレータ（ＡＢ）を汎用レジス
タＲｎに記憶する０１００：ＲＯＳＡＲをＡＢ又はＲｎ
，Ｒｎ＋１に記憶する０１０１：ＡＵＸＡＲをＡＢ又は
Ｒｎ，Ｒｎ＋１に記憶する０１１０：割込アドレス・レ
ジスタＩＮＴＡＲをＡＢ又はＲｎ，Ｒｎ＋，に記憶する
１０００：１だけシフト、論理（ゼロ・プール）１００
１：１だけシフト、循環１０１０：１だけシフト、算術 １０１１：１だけシフト、論理（インジケータ・プール
）１１００：８だけシフト １１１Ｘ：割込み機構 １１０１：割込み機構 記憶装置データ・レジスタ読出しおよび記憶装置データ
・レジスタ書込マイクロ命令は、記憶読出し又は書込み
サイクル開始のマイクロ命令とともに、主記憶装置に出
入するロード／記憶データに作用をする。

記憶装置データ・レジスタ読出しマイクロ命令において
は、ビツト８のＯは、ビツト４−７の内容がデ゛一タを
ロードすべき汎用レジスタ以外のレジスタを選択するこ
とを示す。そうでない場合には、両マイクロ命令に対し
て、ビツト４−７は汎用レジスタを指定する。記憶装置
データ・レジスタ読出し動作においては、ビツト１０に
ある１がより高位の有意データ・バイトを分岐テスト・
レジスタヘロードし、ビツト１１にある１が転送を単一
バイトに制限する。単一バイト転送においては、指定し
たレジスタが奇数番であるか偶数番であるか又はＡであ
るかＢであるかに応じて、それぞれ、データのより有意
部又は有意半部がロードされる。ピット８が１で汎用レ
ジスタにデータがロードされた場合には、ビツト９にあ
る１がアキユムレータへのロードをも行なわせる。ビツ
ト８＝０で汎用レジスタがロードされていない場合には
、ビツト９にある１がＡレジスタを選んでバイト転送を
行わせる（そうでないときは、Ｂレジスタがロードされ
る。）。ビツト４」フ −８が０００１０のときは、制御記憶装置出力レジスタ
の低有意語にデータがロードされ、ビツト９−１１はゼ
ロである。

同様に、記憶装置データ・レジスタ書込み動作において
は、ビツト８にある０が、アキユムレータを記憶装置デ
ータ・レジスタに記憶させる（そうでない場合には、汎
用レジスタ対が記憶される。）。ビツト９に１がある場
合には、汎用レジスタ記憶に対して指定した汎用レジス
タが増分され、アキユムレータ記憶に対してはビツト４
−７により指定された汎用レジスタヘアキユレータが記
憶される。１つづつの４シフト（ＦＯｕｒｓｈｉｆｔｂ
ｙｌ）動作においては、ビツト９にあるＯがアキユムレ
ータけた移動を示し、そうでない場合にはビツト４一７
で指定される汎用レジスタがけた移動をする。

ビツト１１にある１は単一バイトだけ移動を示し、それ
以外の場合には語けた移動が行われる。アキユムレータ
のバイトだけ移動においては、ビツト９の１がＡレジス
タを選択し、０がＢレジスタを選択する。ビツト１０の
０は右方への移動を、１は左方への移動を示す。１だけ
けた移動（Ｓｈｉｆｔｂｙｌ）動作においては、けた移
動した語の最高又は最低有意ビツトのみがインジケータ
内に記憶され、下位インジケータ・レジスタのみが使わ
れる。

８づつけた移動（Ｓｈｉｆｔｂｙ８）動作において、ビ
ツト８におけるＯは、アキユムレータをけた移動すべき
オペランドであることを示し、そうでないときは指定し
た汎用レジスタ対が８ビツトづつけた移動すべきオペラ
ンドである。

ビツト１１にあるＯは循環操作を示し、そうでない場合
には、ゼロ・プールの論理けた移動が実行される。けた
移動に対して、ビツト９にあるＯが右方移動を、１が左
方シフトを示す。循環に対して、ビツト１０にある１は
、オペランドの循環されるバイトの１つをアキユムレー
タと汎用レジスタの両者に記憶することを指示する。こ
の場合、ビツト９にある１は循環されるより高位の有異
バイトを選択し、０はより低位の有意バイトを選択する
。ビツト組合せ００１０−０１１０は語ロード及び記憶
動作を指定し、オペラントの選択は次のようになる。

００１０：汎用レジスタ ００１１：アキユムレータ ０１００：制御記憶装置アドレス・レジスタ（ＲＯＳＡ
Ｒ）０１０１：補助制御記憶装置アドレス・レジスタ（
ＡＵＸＡＲ）アキユムレータ・ロード動作においては、
ビツト１０にある１がパリテイ・ビツトを補数化する。

アキユムレータ記憶動作００１１においては、ビツト４
−７によつて指定された汎用レジスタにアキユムレータ
が記憶され、ビツト１０にある１がＡレジスタの分岐テ
スト・レジスタへの記憶を実施させる。その他の記憶動
作において、ビツト８における１はオペランドがアキユ
ムレータに記憶されることを示し、そうでない場合には
、そのオペランドがビツト４−７で指定される汎用レジ
スタ対に記憶される。ビツト１２−１５に１１ＸＸをも
つ割込み機構動作は、ビツト４−７および１１の各種組
合せに応じて各種の特殊機能をはたす。記憶サイクル開
始マイクロ命令は、ビツト０一３に１０００をもつ。

最終ビツト１５にある１は書込みサイクルを示し、最終
の手前のビツトにある１は読出しサイクルを示す。書込
みサイタルにおいては、ビツト１２および１３における
１は、データ語の高位および低位バイト（Ｈｉｇｈａｎ
ｄｌＯｗＯｒｄｅｒｂｙｔｅｓ）が記憶されることを示
す。ビツト８にあるＯは、このサイクルに対する記憶ア
ドレスがアキユムレータにあることを示し、そうでない
場合にはそのアドレスは指定した汎用レジスタ対から取
出される。ビツト９にある１は、指定した汎用レジスタ
がデータ・アドレスを保持するように指定されている場
合にはその指定した汎用レジスタが１増分されるべきこ
とを示し、アキユムレータがデータ・アドレスを保持す
るように指示されている場合にはそのアキユムレータを
．”指定した汎用レジスタ内にセーブ（Ｓａｖｅ）す
べきことを示す。アダプタ・インタフエース・サービス
・マイク口命令はビツト位置０−２にビツト組合せ１１
１をもつ。

４ビツト
３における１はリンク・アダプタ・ポートが選択される
ことを示し、そうでない場合には制御装置アダプタ・ポ
ートへの転送が行われる。ビツト４にあるＯは、レスポ
ンス・イン線に信号受信があるまでマイクロ命令実行を
遅らせることを示す。ビツト５にある１はＤＡＩ状態が
分岐テスト・レジスタの低位半部にゲートされることを
示す。ビツト７が１であるときには、データ・イン線の
高位バイトがＡアキユムレータ・レジスタにロードされ
る。ビツト６が１である場合には、低位バイトがレジス
タＢにロードされる。ビツト８−１５はＤＡＩアドレス
／制御線の整定に対するバイト・リテラルを含む。条件
付分岐マイクロ命令は、ビツト１６および１７に０１を
もつ。

テストされるビツトがビツト１９の値に等しいときにの
み、ビツト２４−３０のリテラルによつて指定されたセ
グメント・アドレスへの分岐が行われる。偶数ロケーシ
ヨンのみへの分岐が許容され、したがつて、最終ビツト
３１は分岐アドレス準備の目的に関しては無視される。
しかし、この最終ビツトは、テストすべきビツトをもつ
レジスタの上半又は下半を選択するために使われる。テ
ストすべきレジスタはビツト２２および２３によつて次
のように選択される。００＝インジケータ・レジスタ ０１＝分岐テスト・レジスタ １０＝Ａレジスタ １１＝Ｂレジスタ ビツト２０および２１は、２進数表現により指定された
半レジスタ内のテストすべきビツトを指定する。

ビツト１８にある１は、条件付き分岐に先行する偶数マ
イクロ命令を実行しかつ分岐マイクロ命令開始前に完遂
することを示す。セグメント分岐マイクロ命令は、ビツ
ト１６１９がすべてゼロである。

ビツト２０がＯである場合には、マイクロ命令の他の部
分によつて指定されたアドレスへの無条件分岐が行われ
る。しかし、アドレス準備の目的に対して最終ビツトは
無視される。最終ビツトが１である場合には、ＲＯＳＡ
Ｒの内容をＡＵＸＡＲに安全記臆（ＳａｆｅｓｔＯｒｅ
）する。ビツト２１−２３は、所望の相対的２５６語セ
グメントを指示する２の補数として扱われ、ビツト２４
−３０はそのセグメント内の所望の語を指定する。ビツ
ト２０および２１が１１である場合には、分岐先が、現
在の命令アドレスの後半の代わりにビツト２４−３０を
使用しかつビツト２２２３ラ ）および３１
によつて指定された分岐テスト・レジスタＢＴＲ部分の
内容を付加して準備したアドレスである。

〔ＢＴＲ′は現在でない（ＮＯｎ−Ｃｕｒｒｅｎｔ）分
岐テスト・レジスタが使われることを示す。〕００・・
・・・・・・・Ｏ：ＢＴＲＯ−１００・・・・・・・・
・１：ＢＴＲ′ｏ−，０１・・・・・・・・・０：ＢＴ
Ｒ２−３０１・・・・・・・・・１：ＢＴＲ／！−３１
０・・・・・・・・・０゜ＢＴＲ６−７１０・・・・・
・・・・１：ＢＴＲＯ−３１１・・・・・・・・・０：
ＢＴＲ４−７分岐マイクロ命令においてビツト２０−２
３が１０Ｘ０である場合には、ビツト２の最初のビツト
が１かＯかに応じてそれぞれ、ＡＵＸＡＲまたはアキユ
ムレータ内に含まれるアドレスへの分岐が行われる。

ビツト２２が１である場合には、現在の割込みレベルが
りセツトされる。ビツト３１が１であるときは、ＲＯＳ
ＡＲの内容がＡＵＸＡＲに記憶される。ビツト２０−２
３が１０Ｘ１であるときは、次のようにして形成された
アドレスへの分岐が行われる。

低位部がビツト２４−３０からとられる。高位ビツト２
−７は、ビツト２２がＯか１かに応じてそれぞれＡレジ
スタ又はＲＯＳＡＲからとられる。最終ビツト３１が１
のときは、ＲＯＳＡＲの内容がＡＵＸＡＲに記憶される
。偶数ロケーシヨンにおけるＮＯＰマイクロ命令は、す
べてゼロをもつ。

奇数ロケーシヨンにおいては、ビツト２４−３０が次の
ロケーシヨンのアドレスの下位半部を含む。好ましい実
施例においては、標準ＴＴＬ集積回路を使うが、これは
、現在のところ最善のコスト性能特性を与えるからであ
る。

制御記憶装置は、デコーダおよびドライバをもつ標準セ
ツトのランダム・アクセス・メモリ集積回路である。制
御記臆装置はモジユールであり、従つて各種用途の要求
にこたえるサブシステムを構成できる。モジユールは５
１２語とするのが便利である。処理装置の１６ビツト語
に見込まれるアドレス範囲が所要量よりもはるかに大き
い６４Ｋ語であり、かつ、偶数アドレスのみが使われる
から、予想される制御記憶装置の上限および抹消される
最小有意ビツトに応じて、制御記憶装置アドレスのみに
使われるレジスタを縮少することができる。したがつて
、レジスタ１２８，１２９、および１３６は１３ビツト
に制限され、これでも偶数の８Ｋ語、総計１６Ｋ語をア
ドレスできる。第４図は、マイクロ命令をデコードする
態様の一部を示す。

制御記憶装置５０において、スタツク出力ＤＲＯ−ＤＲ
３ｌは、Ｌ５ＫΩ抵抗器を介して接地されかつ４７０Ω
抵抗器を介して５ボルト電源に接続されたオープン・コ
レクタによつて適宜終端される。パツケージ５１の如き
３個の１２入力集積回路パツケージが１対のマイクロ命
令および４つのパリテイ・ビツトを受信する。ＤＲＯな
いしＤＲ３ｌは、選択器１４８などからなるコツド・１
オブ２（ＱｕａｄｌＯｆ２）選択スイツチによつて構成
されるスイツチ１４２および１４３に対する入力を提供
する。たとえば、スイツチ出力ＲＯ２ｌに対しては、制
御記憶装置出力ＤＲ２，またはフアンクシヨン回路母線
ＤＥＲＳ５が選択され、ここで第２オプシヨンが主記憶
装置１０からのマイクロ命令のマイクロ命令出力レジス
タ１４５へのロードを可能化する。奇数マイクロ命令ス
イツチ１４３は、フアンクシヨン回路出力ＤＥＲＳＯ．
．，５又はＤｓによつて選択された制御記憶装置出力を
選択する。

同様に偶数マイクロ命令スイツチ１４２は偶数マイクロ
命令出力レジスタ又はＤＬによつて選ばれた制御記憶装
置出力ＲＯＳＯ−，５を選択する。奇数選択器の出力は
すべて２０４の如き一連のＪ−Ｋフリツプフロツプに接
続され、これにより出力レジスタ１４５が構成される。
出力レジスタ１４４も同様にして構成される。フリツプ
フロツプ２０４において、Ｊ入力はＫ入力に対して補数
化され、Ｒｖがそのフリツプフロツプをゲートする。出
力レジスタ信号ＲＯＲＯ−３１は各種機能に対して使わ
れる。その機能の一例は分岐デコーダ１４７である。

条件付分岐はＮＡＮＤゲート２１５によつてデコードさ
れる。他の分岐マイクロ命令はすべてゲート２１４によ
つてデコードされる。

第６図は、汎用マイクロ命令デコーダ１４６を示す。

ＮＡＮＤゲート２２１はデータ転送をデコードする。ゲ
ート２２２は基本動作をデコードする。

ゲート２２３は記憶装置サイクルをデコードする。

ゲート２２４はＡＮＤリテラル動作をデコードする。▲
▲Ｔｌｖ轟ＶＶ晶ＶＶ轟νｖ▲Ｖ］ ▲νｖ▲Ｖ
Ｚ↓ＶＶ４℃ゲート２２５は加算又は減算リテラル動作
をデコードする。

ゲート２２６は０Ｒ・ウイズ・リテラル（０Ｒｗｉｔｈ
１ｉｔｅｒａ１）動作をデコードする。

ゲート２２７はロード・リテラル動作をデコードする。
ゲート２２８はアダプタ・インタフエース・サービス動
作をデコードする。

基本動作の種類は、２進から１オブ１６ライン選択器ユ
ニツト（ＢｉｎａｒｙｔＯｌＯｆｌ６ｌｌｎｅｓｅｌｅ
ｃｔＯｒｕｎｌｔ）２５１によつてデコードされる。

同様にして、データ転送動作の種類は、２進１オブ１６
ライン選択器２５０によつてデコードされる。フアンク
シヨン回路出力を受信するＢレジスタを選択するための
クロツク制御信号ＫＢの誘導を図示する。ゲート２４３
は、ＬＫＢと２進から１オブ１６選択器２５０よりの信
号ＬＯＡＢとを適当に０Ｒ操作して、そのＬＫＢから信
号ＫＢを発生する。ＬＫＢに、すべての即値形動作のデ
コードおよびゲート２３２−２４３による付加的デコー
ド操作により得られる。ＫＢゲート２４３に対する付加
的入力はＬＫＢｌ，ｌ−ー[リa―向？―――――？―」
濾−―？？？即？曜−―？―？？Ｉ−[メ\―？？―？？
？―？？劇？１ＬＫＢ２，ＬＫＢ３，ＬＫＢ４，および
ＬＫＢ５である。

同様にして、分岐テスト・レジスタに対するクロツク制
御信号ＫＢＲはゲート２２９−２３２および２４４によ
つて発出される。同様にして、クロツク制御信号は、第
６図のような公知論理を使うレパートリ・コンストレイ
ント（ＲｅｐｅｒｔＯＩｙｃＯｎｓｔｒａｉｎｔ）に応
じて、汎用レジスタ（偶数および奇数）、アキユムレー
タのＡおよびＢレジスタ、ならびにインジケータ・レジ
スタに対して発生される。

また、算術および論理ユニツトに対する信号も同様にし
て導かれる。ｘ加算器に対して、第１共通信号ＡＤＤＡ
Ｉは次のように導かれる。＾ 嘴ｔ 轟 ；＝〒
＝〒＝＝〒 第２および第３の一部共通信号ＡＤＤＣＯおよびＡＤＤ
Ｃｌは次のようになる。

各加算器入力は次の通りである。

Ｙ加算器制御信号も同様にして導かれる。

ＸＯＰスイツチに対する第１制御信号は この信号は、命令の構成とレパートリによつて定まる。

他のオペランド選択制御信号も同様な形であり、同様に
して命令のレパートリから導かれる。第７図は、各種レ
ジスタと算術および論理ユニツトとの間の関係の詳細を
示す。

算術および論理ユニツト８８および８９はおのおの４ビ
ツト算術および論理ユニツトの適当な対であり、各ユニ
ツトを１つづつ示す。これらのユニツトは、それぞれ機
能選択線ＳＸＡＤＤおよびＳＹＡＤＤに応じて出力機能
ＸＡＯ−７およびＹＡＯ−７を発生する。両ユニツトと
も、それぞれスイツチ１０１および１０２からオペラン
ドＸＦＯ−７およびＹＦＯ−７を受信する。これらスイ
ツチ１０１および１０２はスイツチおよびラツチとして
機能する。ＦＥＸＥＣペルス中に、ゲート２８１は、オ
ペランド・ビツトの反転をするゲート２８３を介して算
術および論理ユニツトに向けてオペランド・ビツトＹＯ
Ｐをゲートする。ゲート２８２は、その入力の１つとし
てＦＥＸＥＣを受信するので、ＦＥＸＥＣパルス中には
何等の効果も示さない。ＦＥＸＥＣパルス終端において
、スイツチ１０２は、フイードバツク・インバータ２８
４ならびにゲート２８２および２８３によりオペランド
・ビツト値を保持する。すべてのオペランド値をこうし
て保持することにより、同一スイツチが、オペランドの
保持又はフアンクシヨン回路出力すなわちＲ。スイツチ
９４およびＲ１スイツチ９５の出力提供の両作用をする
。スイツチ１０１に対するゲートは、ＸＯＰオペランド
・ビツトに対して除き、ゲート２８１−２８４と同様に
動作する。ＸＯＰ選択スイツチ１０３およびＹＯＰ選択
ス ．″イツチ１０４がＸおよびＹオペランドを提供す
る。

各オペランドに対し、制御信号ＤＸＯＰＯ−２およびＤ
ＹＯＰＯ−２が１オブ８入カビツトを選択する。両スイ
ツチは、アキユムレータのＡおよびＢセクシヨンならび
に汎用レジスタの偶および奇バイト部 １１１１Ａ，１
１１Ｂから入力を受信する。汎用レジスタの偶および奇
バイト部はそれぞれ４×１６スクラツチ・バツド素子群
であり、情報およびパリテイ・ビツトを保持する。信号
ＲＯＲ４−６、ＦＰＴＲｌおよびＣＬＫＵＰ又はＣＬＫ
ＬＷにより、記憶装置素子の４ビツト部の選択が行われ
る。ＲＯＲ４−６はマイタロ命令から導かれ、ＲＯ川は
汎用レジスタの偶または奇バイトをＣＬＫＵＰ又はＣＬ
ＫＬＷを選択することにより定める。フリツプフロツプ
２８９によつて発生されるＦＰＴＲは使用中の汎用・レ
ジスタ群を定める。それらレジスタへの入力は偶数部分
に対してＥＲＳＯ−７および奇数部分に対して０ＲＳ０
−７である。

これらの信号は１オブ４選択素子群９４および９５から
取出され、その出力はフアンクシヨン回路出力とみなさ
れる。選択素子９４に対する入力は、算術および論理ユ
ニツト８８、ＳＯスイツチ９２、スロ一・データ母線Ｓ
ＤＢＩｌおよびフアースト・データ母線ＦＤＢＩから取
出される。選択素子９４の出力は、Ａアキユムレータ・
レジスタ１０５Ａおよび偶数汎用レジスタ１１１Ａを含
む各種素子に加えられる。Ａアキユムレータ・レジスタ
１０５Ａは、第１のものを２９１とする高レベル・フリ
ツプフロツプ群および第１のものを２９２とする低レベ
ル・フリツプフロツプ群をもつ。高および低レベルのフ
リツプフロツプ群は、ＦＰＳＲに応じて１オブ２選択素
子２９０を介して１オブ８選択素子１０３および１０４
の両者に入力ＡＲＯ−７をＡアキユムレータ・レジスタ
入力ＡＲＯ−７を与える。同様にして、１オブ４選択素
子９５が、Ｘ及びＹオペランド選択素子１０３，１０４
および記憶装置素子１１１Ｂに対するフアンクシヨン回
路出力を与える。即値マイクロ命令に対しては、制御記
憶装置出力レジスタ１４４が選択素子１０４へ接続され
る。Ａアキユムレータ・レジスタ１０５Ａと同様にして
、Ｊ−Ｋフリツプフロツプ１０６からなる分岐テスト・
レジスタおよびインジケータ・レジスタ９９が選択素子
１０３へ接続される。第８図はタイミング関係を示す。

基本的タイミングは、たとえば１０ＭＨｚのクロツク信
号ＲＡＷ一Ｘから導かれる。この信号源から、実行デフ
アイナＥＸＥＣｌ実行うロツクＱＥＸＥＣｌおよび第１
オフ相クロツクＦＯＰＣが得られる。一般に、レジスタ
は実行パルスの終端でクロツタされる。アキユムレータ
のＡレジスタについて第７図に示すように、ワーキング
・レジスタは２重である。これらのワーキング・レジス
タは、レジスタ・バンク装置１１１、アキユムレータ１
０５、補助制御記憶装置アドレス・レジスタ１２８、割
込みアドレス・レジスタ１２９、インジケータ・レジス
タ９９、制御アダプタ番号レジスタ１２１、および分岐
テスト・レジスタ１０６をもつ。２重のワーキング・レ
ジスタを使うことにより、割込みサービスが高速で効率
よく行なえる。

割込み信号がＡＩアダプタ・インタフエース線に発生す
ると、主としてＦＩＮＴを発生することにより所要の応
答がおこり、ＦＰＴＲフリツプフロツプ２８９の適正な
セツトと、スイツチ１３４および１３５への入力の通常
の分岐とを確保し、同時に割込みアドレス・レジスタ１
２９に復帰アドレスを保存する。以上図示説明した本発
明の好ましい実施例に対し、本発明の範囲を離れること
なく各種変更を加え得ることは当業者には明らかである
。

【図面の簡単な説明】

第１図は本発明の周辺制御装置を含む周辺サブシステム
のプロツク図、第２図は周辺制御装置の詳細プロツク図
、第３ａおよび３ｂ図は制御装置の処理装置のマイクロ
命令レパートリ一のフオーマツトを示す図、第４図は第
５図乃至第７図用の信号を供給する制御記憶装置出力レ
ジスタおよび分岐マイクロ命令デコーダの装置図、第５
図はアドレス形成装置の説明図、第６図は主マイクロ命
令デコーダと、制御記憶装置出力レジスタの高位部に応
答した制御信号の誘導とを示ず図、第Ｔ図は制御装置の
算術および論理動作部の装置図、第８図は制御装置の動
作を示すタイミング図である。 １００・・・・・・処理装置、１４４，１４５・・・・
・・制御記憶装置出力レジスタ、１４６・・・・・・汎
用デコーダ、１４７・・・・・・Ｂ分岐デコーダ、１４
２・・・・・・ＲＯＯスイツチ。

Claims (1)

1. 【特許請求の範囲】 １（Ａ）二つのバイト・オペランドの第１の選択された
   機能を提供する第１算術／論理モジュール８８、（Ｂ）
   二つのバイト・オペランドの第２の選択された機能を提
   供する第２算術／論理モジュール８９、（Ｃ）上記第１
   および第２算術／論理モジユールへオペランドを供給す
   るレジスタ装置１１１、１０５、及び（Ｄ）上記の各算
   術／論理モジュールのため二つのオペランドの同一機能
   を、または語転送動作のためこれらのオペランドの異な
   る機能を選択する論理制御装置１０３、１０４、から成
   るマイクロプログラム可能な処理装置。 ２ 正確なデータ処理動作を提供する装置において、（
   Ａ）一対の算術／論理ユニットであつて、各前記算術／
   論理ユニットは与えられる一対のオペランドに対する演
   算動作又は与えられるデータに対するデータ転送動作を
   選択的に実行すること、（Ｂ）演算動作により制御され
   る装置であつて、イ）前記同じ対のオペランドを前記一
   対の算術／論理ユニットの両方へ与え、ロ）前記一対の
   算術／論理ユニットの両方に受け取つた前記一対のオペ
   ランドに対し同一の演算動作を実行させ、及びハ）前記
   一対の算術／論理ユニットにより与えられる出力信号を
   比較器に比較させる、ための装置、及び （Ｃ）データ転送動作により制御される装置であつて、
   イ）前記一対の算術／論理ユニットの各々にデータを与
   え、ロ）前記一対の算術／論理ユニットの両方に共通の
   データ転送動作の実行に関し単一体として機能させる、
   ための装置、 から成る、正確なデータ処理動作を提供する装置。 ３ 特許請求の範囲第２項記載の装置において、前記の
   データ転送動作により制御される装置が、パリテイ検査
   ユニットに前記一対の算術／論理ユニットにより与えら
   れる前記出力信号を現行パリテイに関し試験させること
   、を特徴とする装置。