DE2316296A1

DE2316296A1 - Durch mikroprogramme steuerbare verarbeitungseinrichtung

Info

Publication number: DE2316296A1
Application number: DE2316296A
Authority: DE
Inventors: Richard Thomas Flynn; Marion Gene Porter
Original assignee: Honeywell Information Systems Italia SpA
Current assignee: Bull HN Information Systems Inc
Priority date: 1972-03-31
Filing date: 1973-03-31
Publication date: 1973-10-11
Also published as: AU470700B2; CA984515A; JPS598846B2; JPS4917146A; AU5268573A; DE2316296C2; GB1410837A; JPS578489B2; US3753236A; JPS5762434A; FR2179418A5

Description

Dipl.-Ing. Heinz B&rdehie

Patentanwalt λ*«.

8000 München 22, Herrnstr.15 2316296

München, den 31. März 1973

Mein Zeichen: P 1640

Anmelder: Honeywell Information Systems Inc. 200 Smith Street
Waltham, Massachusetts V. St. A.

Durch Mikroprogramme steuerbare Verarbeitungseinrichtung

Die Erfindung bezieht sich auf Allzweck-Steuereinrichtungen für die Verbindung von peripheren Einrichtungen und Teilen eines zentralen Verarbeitungswerkes eines digitalen Rechnersystems. Derartige Steuereinrichtungen bzw. Steuerwerke stellen die in Frage kommenden Trennstellen für Daten- und Steuersignale dar, die mit den peripheren Einrichtungen, wie Bandbedienungsgeräten oder Magnetplatteneinheiten, kompatibel sind und die als Eingabe/Ausgabe-Aufnahmestellen bezüglich der zentralen Verarbeitungsteile eines Rechnersystems dienen. Die Steuereinrichtung bzw. das Steuerwerk ist von der Art, daß es eine nennenswerte Puffer- und Datenverarbeitungsfähigkeit besitzt.

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Ein Hauptproblem beim Entwurf von Rechner sy steinen stellt die Bereitstellung einer wirkungsvollen Eingabe/Ausgabe-Verarbeitung dar. Es ist im Hinblick auf zentrale Verarbeitungswerke üblich, einen erheblichen Teil ihrer Arbeitszeit nutzlos verstreichen zu lassen, und zwar in der Erwartung des Abschlusses von Eingabe/Ausgabe-Operationen, oder dadurch, daß eine nicht festliegende Zeitspanne für die Bereitstellung von organisatorischen Teilprogranimen bzw. Routinen für Eingabe/Ausgabe-Operationen aufgewandt wird. Im allgemeinen sind Eingabe/Aus-' gabe-Einrichtungen zeichenorientiert, wobei die Zeichen gewöhnlich durch sechs bis neun Bits umfassende Binärsignale dargestellt sind und wobei die Zeichen gewöhnlich in Aufzeichnungen zusammengefaßt bzw. gruppiert sind, welche z.B. einer auszudruckenden Ausgabezeile oder einem Satz von Dateninformationen, wie einer Lohnabrechnungsinformation für einen einzelnen, entspricht. Normalerweise ist eine Anzahl von Aufzeichnungen für eine gegebene Eingabe/Ausgabe-Operation zu einer Gruppe zusammengefaßt, die"generell eine Datei bildet« Auf, der anderen Seite sind die zentralen Verarbeitungsteile von Allzweck-Rechensystemen, im allgemeinen wortorientiert, wobei eine Informationsverarbeitung auf der Basis von ¥orten erfolgt, die eine charakteristische Länge von 36 Bits besitzen, wobei keine von Natur aus gegebene Aufzeichnung oder Dateistruktur vorliegt. Faktoren dieser Art führen zur Forderung nach einer wirkungsvollen Eingabe/Ausgabe-Verarbeitung und zu Schwierigkeiten. -

Weitere Probleme werden durch die starken Unterschiede in den Steuerungsanforderungen für die verschiedenen Arten von peripheren Einrichtungen hervorgerufen. Mit der Erzeugung von gedruckten Ausgabezeilen für eine Listenerstellung und für die Erzielung einer Aufzeichnung von einer Platteneinheit mit geeigneten Suchbefehlen, etc. sind sehr verschiedene Steuerfolgen

verbunden. Darüber hinaus ist es erforderlich, einen so hoch wie möglich liegenden Pegel bezüglich einer Fehlererkennung, Hardwareprüfung und Fehlerdiagnosen zu halten, um nämlich einen fehlerfreien Betrieb zu gewährleisten und die Störungszeit auf ' einen minimalen Wert herabzusetzen, welche die gesamte Datenverarbeitungsanlage aufhält. Für Einrichtungen mit einer hohen Übertragungsgeschwindigkeit stellt eine derartige Möglichkeit ein schwieriges Problem dar. Außerdem rufen Eingabe/Ausgabe-Operationen nach erfolgter Auslösung häufig Echtzeit-Verarbeitungsforderungen für eine erfolgreiche Beendigung hervor. Zentrale Verarbeitungseinrichtungen bzw. -Werke sind jedoch sequentiell arbeitende Maschinen, die nicht auf einer Echtzeitbasis orientiert sind. Obwohl Unterbrechungsmechanismen und eine Mehrfachprogrammierung einen Allzweckrechner in den Stand versetzen könn, die meisten Echtzeitforderungen zu erfüllen, ist jedoch die Verarbeitungswirksamkeit häufig erheblich reduziert.

Aus Gründen, wie den vorstehend angegebenen, ist es daher in höchstem Maße erwünscht, soviel wie möglich von den System-Eingabe/Ausgabe-Steuerfunktionen in dem peripheren EinrichtungsSteuerwerk unterzubringen, sofern dies wirtschaftlich vorgenommen werden kann. Besitzt darüber hinaus das Steuerwerk eine ausreichende Flexibilität, um verschiedene Arten von peripheren Steuereinrichtungen zu steuern, so dürfte einzusehen sein, daß das betreffende Steuerwerk eine erhebliche Fähigkeit hinsichtlich Verknüpfungsfunktionen und einer rechnerischen Verarbeitung besitzen muß. Darüber hinaus muß das betreffende Steuerwerk eine hinreichende Übertragungsgeschwindigkeit besitzen, um Datenübertragungsfrequenzen in der Größenordnung von einer Million Bytes pro Sekunde zu ermöglichen.

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Der Erfindung liegt demgemäß die Aufgabe zu Grunde, ein Steuerwerk zu schaffen, das eine sehr hohe Datenverarbeitungsfrequenz ermöglicht, das ferner eine ausreichende Verknüpfungsfunktionsfähigkeit besitzt, um nahezu sämtliche Arten-von peripheren Einrichtungen zu steuern, und das sich außerdem durch eine ausgezeichnete Zuverlässigkeit auszeichnet, während der Aufbau auf ein wirtschaftliches Minimum zu begrenzen ist.

Gelöst wird die vorstehend aufgezeigte Aufgabe erfindungsgemäß durch eine mikroprogrammierbare, d.h. durch Mikroprogramme steuerbare Verarbeitungseinrichtung, die dadurch gekennzeichnet ist,

a) daß eine Verarbeitungseinrichtung mit einer Registereinrichtung vorgesehen ist, die einen Vorrat an Rechen- und Ver-

" knüpfungsoperationen auszuführen gestattet,

b) daß ein Mikrobefehlsregister vorgesehen ist, welches zwei Mikrobefehlsworte festzuhalten imstande ist,

c) daß ein Allzweck-Mikrobefehlsdecoder vorgesehen ist, der auf das erste Wort in dem Mikrobefehlsregister hin die Verarbeitungseinrichtung anzusteuern gestattet,

d) daß ein Verzweigungs-Mikrobefehlsdecoder vorgesehen ist, der auf das zweite Wort in dem Mikrobefehlsregister hin Selektiv eine Verzweigungsfunktion auszuführen gestattet,¹ und zwar gleichzeitig mit der Ausführung des ersten Mikrobefehlswortes in dem Mikrobefehlsregister, und

e) daß ÜbertragungseinriGhtungen vorgesehen sind, die selektiv ,das zweite Wort in die erste· Wortposition des Mikrobefehlsregisters zu übertragen gestatten. ·

Bei der bevorzugten Ausführungsform des makroprogrammierbaren peripheren Steuerwerks werden somit die in dem Steuerspeieher enthaltenen Steuerworte paarweise in ein Ausgaberegister geladen,

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wobei das erste Steuerwort des Steuerwortpaares in einen geradzahligen Speicherplatz und das zweite Steuerwort in den folgenden benachbarten, ungeradzahligen Speicherplatz geladen wird. Ein Verzweigungs-Mikrobefehlsdecoder dient zur Decodierung eines Verzweigungs-Mikrobefehls in dem Teil niederer Ordnung des Ausgaberegisters, und ein Hauptdecoder dient zur Decodierung des im höherwertigen Teil des Ausgaberegisters befindlichen Inhalts. Der zuletzt genannte Schaltungsteil enthält keinerlei Logik, die auf Verzweigungs-Mikrobefehle anspricht. ¥ird ein Verzweigungs-Mikrobefehl in den niederwertigen Teil des Ausgaberegisters geladen, so werden die Adressenvorbereitung und Abholung des nächsten auszuführenden Mikrobefehlspaares parallel mit der Ausführung des Mikrobefehls in dem höherwertigen Teil des Registers ausgeführt. Wird ein anderer Mikrobefehl als ein Verzweigungs-Mikrobefehl in den niederwertigen Teil des Steuerspeicher-Ausgaberegisters geladen, so wird dieser Befehl in den höherwertigen Teil des Registers übertragen, nachdem der geradzahlige Mikrobefehl ausgeführt ist. Bei dieser Organisation wird die für die Ausführung von Verzweigungsoperationen dienende Zeitspanne gewissermaßen ausgeblendet bzw. maskiert, und die Wirksamkeit des Steuerwerks ist entsprechend gesteigert.

Eine weitere Nutzleistung, Zuverlässigkeit und Datenverarbeitungsleistung wird dadurch erzielt, daß ein Mikrobefehlsvorrat bereitgehalten wird, der einen umfangreichen Satz von Mikrobefehlen für Byte-Operanden und hexadezimale Operanden und für eine Wortübertragung enthält. Dies ist dadurch ermöglicht worden, daß doppelte Standard-Rechen- und Verknüpfungseinheiten verwendet worden sind, welche selektiv redundante Ausgangssignale im Hinblick auf Rechen- und Verknüpfungsoperationen oder im Hinblick auf einen Wortübertragungsweg liefern. Die Rechen- und Verknüpfungsoperationen werden überprüft, indem ein Vergleich der

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redundanten Einheiten vorgenommen wird und indem Wortübertragungen auf Parität geprüft werden. - ■ ._: , '

An Hand von Zeichnungen wird die Erfindung nachstehend beispielsweise näher erläutert. .·..-:'■'. Fig. 1 zeigt in einem Blockdiagramm ein charakteristisches peripheres Untersystem, welches ein peripheres Steuerwerk gemäß der Erfindung umfaßt. · Fig. 2 zeigt in einem Blockdiagramm das periphere Steuerwerk in näheren Einzelheiten.

Fig. 3a und 3b veranschaulichen in Diagrammen Mikrobefehlsvorratsformate der Steuerwerk-Verarbeitungseinrichtung. Fig. 4 zeigt die Realisierung eines Steuerspeicher-Ausgaberegisters und eines Verzweigungs-Mikrobefehlsdecoders, der Signale für/Fig. 5 bis 7 dargestellte Schaltungen abgibt. Fig. 5 zeigt einen zur Adressenbildung dienenden Schaltungsteil. Fig. 6 zeigt einen Haupt-Mikrobefehlsdecoder sowie einen Schaltungsteil, der charakterisitsehe Steuersignale auf das Auftreten einer Information hoher Wertigkeit in dem Steuerspeicher-Ausgaberegister abzuleiten gestattet.

Fig. 7 zeigt die Ausführung des Rechen- und Logikteiles des Steuerwerkes. . ·

Fig. 8 veranschaulicht in.einem Zeitdiagramm die Arbeitsweise des Steuerwerks.

Fig. 1 zeigt ein Blockdiagramm eines charakteristischen peripheren Untersystems, in welchem eine Reihe von peripheren Einrichtungen 115, 125 und 126 an zwei zentralenVerarbeitungseinrichtungen bzw. Verarbeitungseinrichtungsaufnahmeeinrichtungen 135 u¹¹^ 145 angeschlossen sind. Die Verbindungen erfolgen über ein^jaikroprogrammierbares, d.h. durch Mikroprogramme steuerbares Steuerwerk, welches ein Verarbeitungsnetzwerk 100 zur

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Ausführung von Verknüpfungsoperationen, Rechenoperationen und Datenübertragungsoperationen umfaßt, ferner einen Steuerspeicher 50, der eine Reihe von Mikrobefehlen enthält, die Programme für Datenübertragungen und eine periphere Einrichtungssteuerung liefern, ferner ein Steuerspeicher-Ausgaberegister "(ROR) und einen Decoder 70, der Mikrobefehle aufnimmt. Außerdem ist eine gemeinsame Anpassungstrennstelle bzw. Adaptortrennstelle 80 vorgesehen. Durch Steuerwerkadaptoren 110 und erfolgt eine Verbindung zwischen der gemeinsamen Anpassungs- ■ trennstelle 80 und den peripheren Einrichtungen 115, 125 und 126, In entsprechender Weise verbinden Verbindungsleitungsadaptoren 130 und 140 die gemeinsame Anpassungstrennstelle 80 mit den zentralen Verarbeitungseinrio_Jb.tungen 135 und 145. Das Steuerwerk enthält ferner eine Steuerspeicher-Adressentrennstelle 60, welche ein Steuerspeicher-Adressenregister (ROSAR) enthält und welches an einer von dem Verarbeitungsnetzwerk 100 herkommenden Datenausgabeleitung bzw. -Sammelleitung angeschlossen ist. Darüber hinaus ist ein Lese/Schreib-Speicher 10 vorgesehen, der im allgemeinen für eine wirksame Steuerungsoperation erforderlich ist. Dieser Speicher wird durch die Lese/Schreib-Speichertrennstelle 20 bedient, die außerdem an der Verarbeitungsnetzwerk-Datenausgabeleitung angeschlossen ist. Vorzugsweise weist der Steuerspeicher 50 einen ausschreibbaren Teil von zumindest 512 Mikrobefehlen auf, der außerdem von der Speichertrennstelle 20 bedient wird. Ein Unterbrechungsmechanismus 90 spricht auf Signale von den Adaptoren an, und zwar unter der Steuerung von Datenausgabeleitungs-Signalen. Die Operanden-Singangssignale für das Verarbeitungsnetzwerk 100 werden über für eine langsame und eine schnelle Datenübertragung vorgesehene Dateneingabeleitungen von der Adaptor-Trennstelle und dem Lese/Schreib-Speicher 10 geliefert.

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Das in Fig. 1 dargestellte periphere Untersystem ist insofern charakteristisch für ein Untersystem, als die verschiedenen Kombinationen von Steuerwerkadaptoren und -Verbindungsleitungs-Adaptoren möglich sind und als eine alleinstehende Konfiguration mit einem oder mehreren Steuerwerkadaptoren vorteilhaft sein kann. Die gebräuchlichste Konfiguration dürfte Jedoch Jene Konfiguration sein, die einen einzelnen Verbindungsleitungsadaptor und einen einzelnen Steuerwerkadaptor für eine Reihe von Platteneinheiten oder eine Reihe von Bandeinheiten aufweist. Eine Zweikanaloperation wird durch einen zweiten Verbindungsleitungsadaptor ermöglicht. . -

Die Hauptdatenwege für den mikroprogrammierbaren Steuerwerkteil gemäß Fig. 1 sind in Fig. 2 näher dargestellt. Um die Kosten auf einen minimalen Vert zu senken, werden vorzugsweise Standard-Logikmodule verwendet. Sofern nichts anderes angegeben ist, sind die Register durch«FK-Flipflops gebildet, und die Schalter sind 1-aus-n-Auswahlschalter, wobei η = 2, 4 oder 8 entsprechend der Zahl von Schaltereingangssignalen gewählt ist. In Fig. 2 sind zwei redundante Rechen/Logik-Einheiten 88 und 89 vorgesehen, die entweder eine Fehlererkennung durch einen Vergleicher 97 im Hinblick auf Funktionen zweier Byte-Operanden freigeben oder einen Datenübertragungsweg für eine Wortübertragungsoperation. Die Operanden werden durch 0P_Q- und OP^-Schalter 103 und 104 ausgewählt. Zwischen den OP-Schaltern und den Rechen/Logik-Einheiten sind Hq- und H^-Schalter 101 bzw. 103 eingefügt, um die Abgabe richtiger Eingangssignale an Addierer/Logik-Sinheiten sicherzustellen, wenn die Ausgangssignale in einem der Operandenregister gespeichert werden; dabei wird ein Byte in einer Registerreihenanordnung 111 gespeichert. Nebenden Addierer/Logik-Funktionen werden um ein Bit erfolgende Links- bzw*. Rechtsverschiebungen durch S_n- und S₁-Schalter 92.und 93 ausgeführt. Die

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- und PL -Ergebnis-Schalter 94 und 95 liefern Eingangssignale für ein Verzweigungs-Prüfregister 106, für die Registerreihenanordnung 111 und einen AB-Akkumulator. Die R_Q- und R^-Schalter wählen das Addierer/Logik-Ausgangssignal oder die S-Schalter oder eine der Datenübertragungsleitungen aus, d.h. eine für eine schnelle Datenübertragung vorgesehene Dateneingabeleitung FDBI oder für eine langsame Datenübertragung vorgesehene Dateneingabeleitung SDBI. Die D_Q- und D^-Schalte'r 107 und 108 bewirken selektiv eine Verbindung des AB-Akkumulators oder der Registerreihenanordnung mit der Datenausgabeleitung DBO. Ein Funktionsprüfgenerator 91 erzeugt vier Anzeigebits, wie Übertrag-Bits und Null-Bits, die selektiv an die obere Hälfte oder die untere Hälfte eines Anzeigeregisters 99 über einen Schalter 98 abgegeben werden.

Gemäß Fig. 2 ist die Datenausgabeleitung DBO für das Steuerwerkadaptormodul 110, das Steuerwerknummernregister 121, die Zeitsteuereinrichtung 122 und das Steuerregister 123 verfügbar. Mit Ausnahme des Moduls 110 sind sämtliche gerade genannten Elemente über B_Q- und B^-Schalter 124 und 125 an der für eine langsame Datenübertragung vorgesehenen Dateneingabeleitung SDBI angeschlossen. Die betreffenden Elemente stehen damit für den Verarbeitungsteil gemäß Fig. 2 zur Verfügung.

In Fig. 2 sind ferner die Hauptdatenwege für die Mikrobefehlsverarbeitung gezeigt. Durch Adressenaddierer 132 und 133 erfolgt entweder eine schrittweise Vergrößerung der jeweils vorliegenden Mikrobefehlsadresse um zwei für den Steuerspeicher 50, oder es erfolgt eine Adressenänderung in Übereinstimmung mit gewissen Verzweigungsmikrobefehlen. Die resultierende Adresse oder die andere Adresse wird durch die A0-A1-Schalter 134 und 135 ausgewählt und an den Steuerspeicher 50 sowie

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■ - ίο - .

an das Steuerspeicheradressenregister 136 abgegeben. .Jeweils.;-. ein Befehlspaar bildende Paare von Mikrobefehlen werden über RO₀- und RO₁-Schalter 142 und 143 den R0_Q- und RO₁-Steuer-, . Speicherausgaberegistern 144 und 145 zugeführt. Im Unterschied dazu vermag der RO_Q-Schalter den Mikrobefehl von dem RO₁-Register zu dem ROg-Register zu übertragen. Das RO₁-Register kann selektiv das Ausgangssignal des Rechen/Verknüpfungs-Ausgabeteiles DES_Q-16 über den RO₁-Schalter aufnehmen. Andere Befehle ■als Verzweigungsbefehle werden durch den I-Allzweckdecoder decodiert, und Verzweigungsbefehle werden durch den B-Verzweigungsdecoder 147 decodiert. Diese Decoder sprechen auf die Inhalte der RO₀- und RO₁-Register an. Die Steuerwerkregister AUXAR 128, INTAR 129 und ROSAR 136 stehen zusammen mit den Eingangssignalen von dem Steuerwerkadaptormodul und den Lese/ Schreibspeicherdaten für die Verarbeitungsanordnung zur Verfügung, und zwar über die für eine schnelle Datenübertragung vorgesehene Dateneingabeleitung FDBI und über die CÄ_Q- und -Schalter 138-und 139.

Eine AI-Adaptortrennstelle für den Steuerwerkadaptor 110 besteht aus einer gemeinsamen Reihe von Leitungen für eine Dateneingabe, Datenausgabe, Adressen/Steuerung, Zustandssteuerung und für sonstige Steuerungen. Neben diesen Leitungen enthält die AI-Adaptortrennstelle Je Adaptor noch Leitungen für eine Unterbrechung, Adaptorauswahl, Ereignismitteilung und einen Orginaltakt. Die Dateneingabe- und Datenausgabeleitungssätze besitzen eine Übertragungsbreite von 16 Bits, und zwar hauptsächlich dazu, eine zwei Byte breite Datenübertragung vorzunehmen, so daß eine Verdoppelung der Datenübertragungsfrequenz gegenüber einer Einzel-Byte-Übertragung ■ ermöglicht/. Die Adressen/Steuerleitungen geben einen Befehl an den Adaptor ab, um den Zustand des Adaptors zu ändern oder um den Charakter einer gerade laufenden Datenübertragung festzulegen. Die Zustands-

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-Αλ -

leitungen leiten eine Information bezüglich des Zustande des Adaptors zu dem Verarbeitungswerk hin. Die sonstigen Steuerleitungen führen Funktionen aus, wie eine Datenabtastung, ein Ansprechen (RPI) und eine Betriebseinleitung. Diese Verbindungen ohne Berücksichtigung der Parität sind nachstehend aufgeführt.

zm/vom Adaptor

zum vom zum vom zum vom vom zum

vom

zum

vom

zum

aus Mikrobefehlen, die 16 Bits lang sind und die von dem Steuerspeicher 50 paarweise/aus dem Hauptspeicher 10 durch ein in dem Steuerspeicher befindliches Programm bzw. eine sogenannte Routine abgeholt werden. Verzweigungsmikrobefehle werden lediglich in ungeradzahligen Speicherplätzen untergebracht; jeder Verzweigungsmikrobefehl wird normalerweise parallel mit dem geradzahligen Mikrobefehl ausgeführt, der zusammen mit ihm ein Befehlspaar bildet. Bei den meisten Rechen-?, Verknüpfungs- und

BAI-Verbindungen	Leitungsanzahl
Datenausgabe	16
Dateneingabe	16
Adresse/Steuerung	8
Zustand	4
Originaltakt	1
Unterbrechung	1/Adaptor
lireignismeldung	1/Adaptor
Auswahl	1/Adaptor
Ansprechen (RPI)	1/Adaptor
Auslösen	1/Adaptor
Steuerungsrückstellung	1/Adaptor
Operationsausgabe	1/Adaptor
Operationseingabe	1/Adaptor
Ausführungstakt	1/Adaptor
Der in Fig. 3a und 5b ε	ezeigte Verarbe

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Verschiebemikrobefehlen sind, die vier Anzeigebits entweder in den oberen oder in den unteren Anzeigeregisterhälften selektiv gesetzt, und zwar in Übereinstimmung mit dem Ergebnis, daß von dem Funktionsgenerator während der Mikrobefehlsausführung erzeugt worden ist. Im Hinblick auf Rechenoperationen, bei denen mit dem höchstwertigen Anzeigebit begonnen wird, sind die Anzeigen folgende: Höchstwertiges Bit des Ergebnisses (HSB), Überlauf ( OFL), Null-Ergebnis (Z) und Ausführung (C). Im Hinblick auf Verknüpfungsoperationen sind die Anzeigen folgende: Höchstwertiges Bit (HSB), alles Einsen (FF), Null(Z), und niederwertigstes Bit (ODD). Im Hinblick auf Verschiebemikrobefehle sind die Anzeigen folgende: Der Wert des herausgeschobenen Bits (X), neue Parität des geradzahligen Registers (P-E), neue Parität des ungeradzahligen Registers (P-O) und aktiver RBA-Zeiger (RBA). Damit gelangt man zu:

Bit-Nummer	Rechnung	Verknüpfung	Verschiebung
0	MSB	MSB	X
1	OFL »	FF	RBA
2	Z	Z	P-E
3	C	ODD	P-O

Die Formate des Mikrobefehls ändern sich ganz erheblich, wie dies in Fig. 3& und 3b veranschaulicht ist. Die ersten vier Bits stellen zumindest den bezeichneten allgemeinen Operationstyp dar, und damit sind die übrigen Feldformatdefinitionen festgelegt. . ' .

Die allgemeinen Grundoperationen, die Rechen-, Verknüpfungsund Register-Register-Operationen umfassen, werden durch Mikrobefehle festgelegt, die die Bitfolge 0010 in'den ersten vier Bitpositionen aufweisen und die bezüglich der übrigön Bits das folgende Format besitzen. ·

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Bits 4 bis 7ί Allgemeine Register-Nummer (Operand)

Bit 8: Akkumulator/Rn nimmt Funktionsnetzwerk-Ausgangs signal auf

Bit 9: B/A für Operand

Bit 10: In BT-Register gespeichertes Ergebnis

Bit 11: Oberes/unteres Anzeigeregister ist gesetzt

Bits 12 bis 15: Operationstyp

Bei dem obigen Format und den unten angegebenen Formaten sind folgende Übereinkünfte ausgenutzt. In dem Fall, daß ein einzelnes Bit eine von zwei Ergebnissen bzw. Wirkungen auswählt, sind die beiden Ergebnisse durch einen Schrägstrich voneinander getrennt. Das erste Ergebnis" wird durch eine Null ausgewählt. Ist z.B. das Bit 9 eine Null, so befindet sich in dem B-Register ein Operand, und ist das Bit 9 eine Eins, so befindet sich in dem Α-Register ein Operand. Eine einzelne Eingabe im Hinblick auf ein Einzel-Bit-Längenfeld zeigt das Ergebnis an, wenn der ¥ert eine Eins ist, und bedeutet, daß keine weitere sonstige ¥irkung vorhanden ist. Das Funktionsnetzwerk-Ausgangssignal wird z.B. in dem Verzweigungsprüfregister dann und nur dann gespeichert, wenn das Bit 10 eine. Eins ist. Die Bits 12 bis bezeichnen die bestimmte Operation in der nachfolgend angegebenen ¥eise:

0000 : Lade/speichere Akkumulatorregister von/zu einem Mehrzweckregister (Verknüpfungs-Anzeigeregister)

0011
0100
0101
0111
1000
1001
1010

Subtraktion

Exklusiv-ODER

UIiD

Addieren

Additionsübertrag

Subtraktionsübertrag

Komplementiere (1) Mehrzweckregister (Verknüpfungs-

Anzeigeregister)

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1011 : Negiere Mehrzweckregister .

1101 : Speicher] Anzeigen vom Mehrzweckregister (unberücksichtigt

lasseh)

1100 : Lade!Aizeigen vom Mehrzweckregister (unberücksichtigt lassen)

1110 : Lade Verzweigungs-Prüfregister vom Mehrzweckregister

(Verknüpfungs-Anzeigeregister) ' '

1111 : Speichere Verzweigungs-Prüfregister in Mehrzweckregister (Verknüpfungs-Anzeigeregister) · (Sofern nichts anderes angegeben ist, stellen die durch das Funktionsnetzwerk erzeugten Anzeigen für die Speicherung in den Anzeigeregistern Rechenanzeigen MSB, OFL, Z, C dar.) Für diese allgemeinen Operationen bezeichnen die Bits 4 bis 7 ein Mehrzweckregister durch eine Zahl, wie einen Operanden und/oder den Speicherplatz, der das Funktionsnetzwerk-Ausgangssignal aufnimmt (mit Ausnahme einer Additions- und Subtraktions-Übertragsoperation, wenn der Akkumulator als Operand festgelegt ist).

Das Bit 9 legt fest, welche Hälfte des Akkumulators ein weiterer Operand ist, wobei eine Eins das Α-Register festlegt. Das Bit.8 legt fest, welcher Operand-Speicherplatz das Ausgangssignal des Funktionsnetzwerks aufnimmt. Sine Null bezeichnet dabei den Akkumulator.

Das Bit 10 legt in dem Fall, daß es eine Eins ist, fest, daß das Ausgangssignal des Funktionsnetzwerks außerdem in dem Verzweigungsprüfregister gespeichert wird.

Das Bit 11 legt fest, welcher Teil des Anzeigeregisters die Anzeigen von dem Funktionsgenerator aufnimmt; eine Eins bezeichnet dabei die niederwertige Hälfte.

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Spezielle Grundoperationen sind in den ersten vier Bits des Mikrobefehls durch 0011 bezeichnet. Diese Operationen sind dieselben wie die allgemeinen Grundoperationen. iJine Ausnahme hiervon bildet jedoch der Umstand, daß in dem Fall, daß das Bit 11 eine Bins ist, die Speieherfunktion' unterbunden ist. Ist das Bit 11 eine Null, so wird die Operation in einem Fortlaufbetrieb ausgeführt. Ist die Speicherfunktion unterbunden, so wird lediglich das Anzeigeregister verändert. Eine Ausnahme hiervon bildet jedoch der Umstand, daß das Ausgangs-· signal des Funktionsnetzwerks in dem Verzweigungsprüfregister gespeichert wird, wenn das Bit 10 eine üüns ist. Beim Fortschreitbetr*ieb stellt der obere Übertragsanzeiger ein zusätzliches Eingangssignal für das Funktionsnetzwerk im Hinblick auf eine Addition, Subtraktion und Kegierung dar, und der neue Null-Anzeiger wird undmäßig mit dem vorhergehenden Null-Anzeiger verknüpft.

Die Hauptwirkung eines Grundprogramms besteht darin, in einem bezeichneten Register das Ausgangssignal des Funktionsnetzwerks zu speichern. Dieses Ausgangssignal ist eine Funktion der ausgewählten Operanden. Die Art der Funktion wird durch die letzten vier Bits ausgewählt. (Das Einspeichern des Ausgangssignals des Funktionsnetzwerks in dem bezeichneten Register kann durch linsen in den Bits 3 und 11 unterbunden werden.) Die zweite Wirkung besteht darin, die durch den Funktionsgenerator erzeugten Anzeigen in dem ausgewählten Anzeigeregister zu speichern (ausgenommen sind Mikrobefehle, die eine Ladung oder Speicherung der Anzeigeregister bewirken). Dine dritte, fakultative Wirkung besteht darin, das Ausgangssignal des Funktionsnetzwerks in das Verzweigungsprüfregister einzuspeichern. Für binäre Funktionen stellt der erste Operand ein Mehrzweckregister bzw. allgemeines Register dar (oder

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fakultativ ein Akkumulatorregister, wenn der zweite Operand ein Übertrag ist), und der zweite Operand ist eines der Akkumulatorregister oder der Übertraganzeiger. Das Register, in das das Ausgangssignal des Funktionsnetzwerks eingespeichert wird, ist eines der ausgewählten Operandenregister (mit Ausnahme von Additions- und Subtraktionsübertrags-Mikrobefehlen),

Die sogenannten schnellen Mikrobefehle oder Direktmikrobefehle sind dadurch gekennzeichnet, daß als erstes Bit eine 1 vorhanden ist. Die einzigen Mikrobefehle,, die. eine Anfangs^-Eins besitzen und die nicht Mikrobefehle sind, sind diejenigen Mikrobefehle, die einen Hauptspeieherzyklus und einen Adaptortrennstellenbetrieb beginnen lassen. Die zuletzt genannten Mikrobefehle unterscheiden sich durch die Bitfolgen 000 oder 11X in den Bits 1 bis 3.

Der Lade-Direktmikrobefehl ist dadurch bezeichnet, daß die Bits 0 bis 2 die Bitfolge 101 enthalten. Die Bits 8 bis 15 enthalten eine Literal-Operandenkonstante, die geladen wird, und die. Bits 3 bis 7 bezeichnen das Register, welches den Operanden aufnimmt. ¥enn das Bit 3 eine Bins ist, wird ein RBA-Register bezeichnet, und das ausgewählte bezeichnete Register wird durch den Binärwert der Bits 4 bis 7 festgelegt. Ist das Bit 3 eine Null, dann bezeichnet eine 1 in den entsprechenden Bits 4 bis 7 das Verzweigungsprüfregister, das Anzeigeregister, den B-Akkumulator und den Α-Akkumulator in der angegebenen Reihenfolge _f

Die übrigen Direktmikrobefehle sind durch die Bits 0 bis 3 wie folgt festgelegt:

1100·: Additions/Subtraktions-Literal

1101 : ODBR-Literal .

1001 : UND-Literal

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Der Literal-Operand ist in den Bits 12 bis 15 enthalten. Das Bit 11 legt fest, welche Hälfte des Anzeigeregisters die Anzeigen aufnimmt, und das Bit 10 bestimmt, ob das Verzweigungsprüfregister das Ergebnis des Funktionsnetzwerks aufnimmt oder nicht. Demgemäß erfüllen die Bits 10 und 11 dieselben Funktionen wie bei den Grundoperationen. Die Bits 4 bis 8 bezeichnen ein Register für einen zweiten Operand in einer ähnlichen Weise wie die Registerauswahl des Lade-Eirektmikrobefehls. Sine Ausnahme hiervon bildet jedoch der Fall, daß das Bit 8 eine 1 ist, was dazu führt, daß in den Bits 4 bis 7 ein RBA-Register bezeichnet wird.

Für den Additions/Subtraktions-Direktmikrobefehl gibt das Bit 9 eine Addition an, wenn es eine Null ist, und eine Subtraktion, wenn es eine 1 ist. Diese Rechenoperationen werden in der Hälfte niedriger Wertigkeit des bezeichneten Registers ausgeführt. Bei Verknüpfungs-Direktmikrobefehlen legt das Bit fest, in welcher Hälfte des bezeichneten Registers gearbeitet wird, wobei der Wert 1 die Hälfte der oberen Wertigkeit bezeichnet.

Die Datenübertragungs-Mikrobefehle umfassen im allgemeinen für zwei Bytes ¥ortübertragungsoperationen, zu denen Übertragungen zu und von dem Hauptspeicher-Datenregister, Wortübertragungen zwischen den Mehrzweckregistern und dem Akkumulator und Verschiebungen von einem und acht Bits gehören, wie dies durch die Bits 12 bis 15 festgelegt wird. Die Datenübertragungs-Mikrobefehle besitzen in den Bits 0 bis 3 eine Bitfolge 0001. Die Operationscodes, das sind die Bits 12 bis 15, sind (mit jeweils einer Definition) wie folgt festgelegt:

0000 ; Lies Hauptspeicher-Datenregister (MDR)

0001 : Schreib Hauptspeicher-Datenregister (MDR)

0010 : Lade Akkumulator (AB) von dem Mehrzweckregister Rn

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0011 : Speicher Akkumulator (AB) in das Mehrzweckregister Rn

0100 : Speicher ROASR in AB oder Rn, Rn + 1

0101 : Speicher AUXAR in AB oder Rn, Rn + 1

0110 : Speicher INTAR Unterbreehungsadressenregister, in AB oder Rn, Rn + 1

1000 : Verschiebe um 1, Verknüpfung (Null-Auffüllung)

1001 : Verschiebe um 1, Drehung, .

1010 : Verschiebe um 1, Rechnung -

1011 : Verschiebe um 1, Verknüpfung (Anzeiger auffüllen)

1100 : Verschiebe um 8

111X : Unterbrechungsmechanismus

1101 : Unterbrechungsmechanismus

Der Lesespeicher-Datenregister-Mikrobefehl und ein Schreibspeicher-Datenregister-Mikrobefehl dienen in Verbindung mit den Start-Lese- oder Schreibspeicherzyklus-Mikrobefehlen dazu, Daten von/in dem bzw. den Hauptspeicher zu laden/ zu speichern. Bei dem Lesespeicher-Datenregister-Mikrobefehl zeigt eine Null im Bit 8 an, daß der Inhalt der Bits 4 bis 7 ein anderes Register als die Mehrzweckregister auswählt, in das die Daten geladen werden. Im übrigen bezeichnen bei beiden Mikrobefehlen die Bits 4 bis 7 ein Mehrzweckregister. Bezüglich der Lesespeicherdatenregisteroperationen bewirkt eine 1 in dem Bit 10, daß das höchstwertige Datenbyte' in das Verzweigungsprüfregister geladen wird, und eine 1 in dem Bit 11 beschränkt die Übertragung auf ein einzelnes Byte. Im Hinblick auf eine : Binzel-Byte-Übertragung wird die höhere oder bedeutsame Hälfte, des Datenwortes geladen, und zwar in Abhängigkeit davon, ob das bezeichnete Register ein geradzahliges oder ein lingered— zahliges bzw. das A- oder B-Register ist. ¥enn die Mehrzweckregister mit Daten geladen werden, bewirkt eine 1 im Bit 8 und eine 1 im Bit 9, daß auch der Akkumulator geladen wird.

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Wenn ein Mehrzweckregister nicht geladen wird, wählt eine Null im Bit 8 und eine 1 im Bit 9 das Α-Register für eine Byte-Übertragung aus (ansonsten wird das B-Register geladen). Bei Vorliegen einer Bitfolge 00010 in den Bits 4 bis 8 werden die Daten in das niederwertigste Wort des Steuerspeicherausgaberegisters geladen, und die Bits 9 bis 11 sind Null. In entsprechender Weise bewirkt bei der Schreibspeicher-Datenregisteroperation das Vorliegen einer Null im Bit 8, daß der Inhalt des Akkumulators in das Speicherdatenregister einge- ■ speichert wird (ansonsten wird eine Speicherung bezüglich eines Mehrzweckregisterpaares vorgenommen). Bei Vorliegen einer 1 im Bit 9 wird der Inhalt des bezeichneten Mehrzweckregisters um 1 erhöht, und zwar im Hinblick auf Mehrzweckregister-Speicherungen, und der Inhalt des Akkumulators wird ferner in das durch die Bits 4 bis 7 bezeichnete Mehrzweckregister für Akkumulator-Speicherungen eingespeichert.

Für die vier 1-Verschiebe-Operationen zeigt eine 0 im Bit 9 eine Akkumulatorverschiebung an; im übrigen erfolgt eine Verschiebung bezüglich des in den Bits 4 bis 7 bezeichneten Mehrzweckregisters. Eine 1 im Bit 11 zeigt eine Sinzel-Byte-Verschiebung an, ansonsten wird eine Wortverschiebung ausgeführt. Für eine Byte-Verschiebung des Akkumulators wählt das Bit 9 das Α-Register bei einer 1 unduias B-Register bei einer Null aus. Das Bit 10 wählt die Richtung der Verschiebung aus, wobei eine Null eine Rechtsverschiebung und eine 1 eine Linksverschiebung festlegt. Zur Verschiebung durch 1-Operationen werden lediglich die höchst- oder niederwertigsten Bits des verschobenen Wortes in den Anzeigeeinrichtungen bzw. Anzeigern gespeichert, und im übrigen wird lediglich das niedrigste Anzeigeregister benutzt.

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Bei einer Verschiebung durch eine 8-Operation zeigt eine Null im Bit 8 an, daß der Akkumulator der zu verschiebende Operand darstellt. Ansonsten ist ein bezeichnetes Mehrzweck- . registerpaar der um 8 Bits verschobene Operand. Eine-0 im Bit bezeichnet die Drehrichtung; im übrigen wird eine Verknüpfungsverschiebung mit einer 0-Auffüllung ausgeführt. Im Hinblick auf eine Verschiebung wählt das Bit 9 die Richtung aus, wobei eine 0 einer Rechtsverschiebung und eine 1 einer Linksverschiebung zugehörig ist. Für Drehungen bezeichnet eine 1 im Bit 10, daß eines der gedrehten Bytes des Operanden sowohl in dem Akkumulator als auch in dem Mehrzweckregister gespeichert wird. In diesem Fall wählt das Bit 9 das höchstwertige gedrehte Byte bei Vorliegen einer 1 und das niederwertigste Byte bei Vorliegen -einer 0 aus.

Wort-Lade-Operationen und -Speicheroperationen werden durch die BitkomMnationen 0010 bis 0110 bezeichnet; die Operanden werden wie folgt ausgewählt: ·

0010 : Mehrzweckregister

0011 : Akkumulator

0100 : Steuerspeicheradressenregister (ROSAR)

0101 : Hilfssteuerspeicheradressenregister (AUXAR)

Bei der Ladeakkumulatoroperation 0010 bewirkt das Vorliegen einer 1 im Bit 10, daß das Paritäsbit zu komplementieren bzw. zu ergänzen ist. Im Hinblick auf die Speicherakkumulatoroperation, 0011, wird der Akkumulator in dem durch die Bits 4 bis 7 bezeichneten Mehrzweckregister gespeichert, und eine 1 im Bit bewirkt ferner,' daß das Α-Register in das Verzweigungsprüfregister gespeichert wird. Bezüglich der übrigen Speicheroperationen legt eine 1 im Bit 8 fest, daß der Operand in dem Akkumulator gespeichert wird, ansonsten wird er in einem durch die Bits 4 bis 7 bezeichneten Mehrzweckregisterpaar gespeichert.

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Die Unterbrechungsmechanismusoperationen, die die Bitfolge 11XX in den Bits 12 bis 15 aufweisen, liefern eine Vielzahl von speziellen Steuerfunktionen in Übereinstimmung mit den Bitkombinationen der Bits 4 bis 7 und 11.

Die Start-Speicherzyklusmikrobefehle besitzen die Bitfolge 1000 in den Bits 0 bis 3. Eine 1 in dem letzten Bit 15 bezeichnet einen Schreibzyklus, und eine 1 in dem dem letzten Bit nächstfolgenden Bit bezeichnet einen Lesezyklus. Im Hinblick auf einen Schreibzyklus bezeichnen die Bits 12 bzw. 13 bei Vorliegen einer 1, daß die höher- und niederwertigen Bytes des Datenworts gespeichert werden. Eine 0 im Bit 8 legt fest, daß die Speicheradresse für den Zyklus in dem Akkumulator vorhanden ist, ansonsten wird die Adresse von dem bezeichneten Mehrzweckregisterpaar aufgenommen. Eine 1 im Bit 9 legt fest, daß das bezeichnete Mehrzweckregister um 1 erhöht wird, sofern bezüglich des Registers angegeben ist, daß es die Datenadresse festhält, oder das betreffende Bit legt fest, daß der Akkumulator in dem bezeichneten Mehrzweckregister reserviert wird, sofern bezüglich des Akkumulators das Festhalten der Datenadresse angegeben ist.

Der Anpassungsstellen-Betriebsmikrobefehl besitzt in den Bitpositionen 0 bis 2 die Bitkombination 111.

Eine 1 im Bit 3 legt fest, daß ein Verbindungsleitungsadaptoreingangsglied ausgewählt wird; ansonsten erfolgt die Übertragung über ein Steuerwerkadaptoreingangsglied. Eine 0 im Bit 4 legt fest', daß eine Mikrobefehlsausführung solange verzögert wird, bis ein Signal auf der Antwortleitung aufgenommen wird. Eine 1 im Bit 5 legt fest, daß der DAI-Zustand in die niederwertige Hälfte des Verzweigungsprüfregisters eingetastet bzw. eingeführt

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wird. Ist das Bit 7 eine 1, so wird das höherwertige Byte der Dateneingabeleitungen in das A-Akkumulatorregister geladen. Ist das Bit 6 eine 1, so' wird das B-Register mit dem niederwertigen Byte geladen. Die Bits 8 bis 15 enthalten ein Byte-Literal zur Einstellung der DAI-Adressen/Steuerleitungen.

Der bedingte Verzweigungsmikrobefehl besitzt die Bitfolge 01 in den Bits 16 und 17. Sine Verzweigung wird dabei zu der durch ein Literal in den Bits 24 bis 30 festgelegten Segmentadresse ausgeführt, wenn und nur wenn die geprüften Bits gleich dem Wert des Bits 19 sind. Dabei sind lediglich Verzweigungen zu geradzahligen Speicherplätzen möglich, so daß das letzte Bit für Verzweigungsadressenvorbereitungszwecke unberücksichtigt gelassen wird. Dieses letzte Bit wird jedoch dazu herangezogen, die obere oder die untere Hälfte des das zu prüfende Bit enthaltenden Registers auszuwählen. Das zu prüfende Register ist durch die Bits 22- und 23 in folgender Weise festgelegt:

00 : Anzeigeregister

01 : Verzweigungsprüfregister

10 : A-Register

11 : B-Register

Die Bits 20 und 21 bezeichnen das zu prüfende Bit innerhalb der bezeichneten Registerhälfte durch die dargestellte Binärzahl. Eine 1 im Bit 18 zeigt an, daß der. der bedingten Verzweigung vorangehende geradzahlige Mikrobefehl ausgeführt und beendet wird, bevor der Verzweigungsmikrobefehl begonnen wird.

Bei einem Segmentverzweigungsmikrobefehl sind in den Bits 16 bis 19 jeweils O-Zeichen. Ist das Bit 20 eine Null, so erfolgt eine unbedingte Verzweigung zu· der durch den -Rest des Mikrobefehls bezeichneten Adresse. Das letzte Bit wird jedoch für Adressenvorbereitungszwecke unberücksichtigt gelassen. Ist das

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betreffende Bit eine 1, so wird der Inhalt des ROSAR-Registers sicher in dem AUXAR-Re gi ster gespeichert. Die Bits 21 bis werden als eine Zweierkomplementzahl behandelt, die das gewünschte relative 256-Vortsegment bezeichnet, und die Bits 24 bis 30 bezeichnen das gewünschte Wort innerhalb des betreffenden Segments.

Sind die Bits 20 und 21 durch die Bitfolge 11 gegeben, so wird eine Verzweigung zu der vorbereiteten Adresse ausgeführt, indem die Bits 24 bis 30 für die letzte Hälfte der vorliegenden Befehlsadresse ersetzt werden und indem der Inhalt des durch die Bits 22, 23 und 31 bezeichneten Teiles des Verzweigungsprüfregisters (BTR) angehängt wird. (BTR¹ zeigt an, daß das nicht benutzte Verzweigungsprüfregister benutzt wird.)

00 00 01 01 10 10 11

0 1 0 1 0 1 0

BTR

BTR¹

BTR BTR'

BTR,

0-1 0-1 2-3 2-3

^v6-7 ^BTR0-3

BTR;,

-7

Enthalten die Bits 20 bis 23 die Bitfolge 10X0 in dem Verzweigungsmikrobefehl, so erfolgt eine Verzweigung zu der in dem AOXAR-Re gi ster oder dem Akkumulator befindlichen Adresse, und zwar in Übereinstimmung damit, daß das erste Bit des Bits eine 1 oder eine 0 ist. Ist das Bit 22 eine 1, so wird der gegenwärtige Unterbrechungspegel zurückgestellt. Ist das Bit eine 1, so wird der Inhalt des ROSAR-Re gi ster s in das AUXAR-Register gespeichert.

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Enthalten die Bitfolge 20 bis 23 die Bitfqlge 10X1, so erfolgt eine Verzweigung zu der gebildeten Adresse in folgender Weise. Der niederwertige Teil wird von den Bits 24 bis 50 aufgenommen.. Die höherwertigen Bits 2 bis 7 werden aus dem Α-Register oder aus dem ROSAR-Register aufgenommen, und zwar in Abhängigkeit davon, ob das Bit 22 eine 0 oder eine 1 ist. Ist das letzte Bit 31 eine 1, so wird der Inhalt des ROSAR-Registers in dem AUXAR-Register gespeichert.

Ein NOP-Mikrobefehl in einem geradzahligen Speicherplatz weist an sämtlichen Bitstellen eine O auf. In einem ungeradzahligen Speicherplatz enthalten die Bits 24 bis 30 die niederwertige Hälfte der Adresse des nächsten Speicherplatzes.

Bei der bevorzugten Ausführungsform werden normale integrierte Schaltungen vom TTL-Typ für die Realisierung der Erfindung verwendet, da diese Schaltungen derzeit die besten Kosten-Leistungs-Sigenschaften mit sich bringen. Der Steuerspeicher ist ein Standardsatz von einen sogenannten RAM-Speicher bildenden integrierten Schaltungen mit Decodern und Treibern. Der betreffende Speicher stellt einen solchen mit direktem Zugriff dar. Der Steuer speicher- ist modular ausgebildet, so daß das Untersystem so ausgebildet werden kann, daß es die Forderungen der jeweiligen Anwendung zu erfüllen vermag, Module besitzen zweckmäßigerweise eine Größe von 512 Worten. Da der mögliche Adressierungsbereich des 16-Bit-Wortes der Verarbeitungseinrichtung 64K Worte umfaßt, also wesentlich mehr als notwendig sind, und da lediglich geradzahlige. Adressen verwendet werden, können diejenigen Register, die ausschließlich für die Steuerspeicheradressen vorgesehen sind, verkürzt werden, und zwar in Übereinstimmung mit der oberen Grenze erwarteter Steuerspeicher und mit Rücksicht darauf, daß das niederwertigste Bit gelöscht bzw. weggelassen wird. Demgemäß sind die Register 128, 129

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■und 136 auf 13 Bits beschränkt, was eine Adressierung von 8K geradzahligen Worten oder I6K Worten insgesamt ermöglicht.

Fig. 4 zeigt in einer Teilansicht, wie die Mikrobefehle decodiert werden. In dem Steuerspeieher 50 sind die Stapelausgänge DR_Q0 bis DFU.* J-ⁿ geeigneter Weise mit offenen Kollektoren abge-

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schlossen, die über eirf 1,5-kOhm-Widerstand geerdet sind und die über einen 470-Ohm-Wiederstand an einer "5 Volt führenden Spannungsklemme angeschlossen sind. Drei, zwölf Eingänge aufweisende integrierte Schaltungspackungen, wie die Schaltungspackung 51, nehmen zwei Mikrobefehle zuzüglich vier Paritätsbits auf. Die Ausgänge DR_Q bis DR,* liefern Eingangssignale für Schalter 142 und 143, die durch Vierer-i-aus-2-Auswahlschalter, wie den Auswahlschalter bzw. Wähler 148, realisiert sind. So wird z.B. auf das am Schalterausgang ROp-i auftretende Ausgangssignal entweder der Steuerspeicherausgang DR^₁ oder die Funktionsnetzwerkleitung DERS₅ ausgewählt, wobei die zweite Wahl das Laden eines Mikrobefehls in das Mikrobefehlsausgaberegister 145 von dem Hauptspeicher 10 her ermöglicht.

Die ungeradzahligen Mikrobefehls-Schalter 143 wählen entweder den Funktionsnetzwerksausgang DERS_0-1,- oder den Steuerspeicherausgang aus, der durch D_g ausgewählt ist. In entsprechender Weise wählen die geradzahligen Mikrobefehls-Schalter 142 entweder das ungeradzahlige Mikrobefehls-Ausgaberegister oder den Steuerspeicherausgang ROR_Q_,j,- aus, wie er durch D-^ ausgewählt ist. Sämtliche ungeradzahligen Wählerausgänge sind mit einem Satz von J-K-Flipflops verbunden, wie dem Flipflop 204. Diese Flipflops stellen das Ausgaberegister 145 dar. Das Ausgaberegister 144 ist in entsprechender Weise ausgeführt. Bei dem Flipflop 204 wird das dem J-Eingang zugeführte Eingangssignal komplementiert dem K-Eingang zugeführt; ein Ry-Signal

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tastet die betreffenden Flipflops. Die Ausgaberegistersignale ROIL·,,, werden für viele Funktionen herangezogen.

Eine derartige Funktion ist die des Verzweigungsdecoders 147. Eine bedingte Verzweigung wird durch ein NAND-Glied 215 entsprechend folgendem Ausdruck decodiert: .."■-.

DCBR = ROR₁₆ · ROR₁₇ · FINT'

Alle übrigen Verzweigungs-Mikrobefehle werden durch ein Verknüpfungsglied 214 in folgender Weise decodiert: " ■-..

DDIAV = ROR₁₆ · ROR₁₇ · ROR₁₈ · ROR₁₉ -· FINT ■

Eine Vektorsegmentverzweigung wird durch ein Verknüpfungsglied 213 entsprechend folgender Gleichung decodiert:

DVSB = ROR₂₀ · ROR₂₁ · DDIAV /

Eine absolute Verzweigung wird durch ein Verknüpfungsglied 212 entsprechend folgender Gleichung decodiert: .

DABR = ROR₂₀ · ROR₂₁ · ROR₂₃ · DDIAV

Eine indirekte Segmentverzweigung wird durch ein Verknüpfungsglied 211 entsprechend folgendem Ausdruck decodiert:

DISB = ROR₂₀ · ROR₂₁ · ROR₂₅ · DDIAV

Wird ein Verzweigungsbefehl decodiert, so wird eine Verzweigungsadresse vorbereitet und an den Steuerspeicher 50 abgegeben, um den Befehl abzuholen, Und außerdem wird die Adresse in dem Steueradressenregister 136 gespeichert. Fig.5 zeigt wie diese Adressenvorbereitung ausgeführt wird. Der eine von acht

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Zählern 134C-H und 135A-G liefert die betreffenden Bits für die Adresse. ¥ird z.B. eine absolute Verzweigung ausgeführt und ist der Inhalt der Bits 22 bis 25 durch die Bitfolge 0X11 z.B. gegeben, so wird der Inhalt des Hilfsregisters ausgewählt, um das nächste Mikrobefehlspaar abzuholen, während der voran- " gehende geradzahlige Mikrobefehl ausgeführt wird.

Für Verzweigungs-Mikrobefehle, wie einer bedingten Verzweigung, deren Bedingung erfüllt ist, wird die Adresse durch die niederwertigen Bits ROR₂₄^₀ von dem Steuerspeicher.„ausgaberegister 145 her modifiziert. Die höherwertigen Bits werden von dem Steuerspeicheradressenregister 136 über den Adressenaddierer und die A_Q-Schalterwähler 134C-H aufgenommen. Der zweite Operand für den Adressenaddierer 132 ist die konstante Null. Für die direkte Segmentverzweigung ist die Adressenvorbereitung bzw. -herstellung ähnlich. Bine Ausnahme bildet jedoch der Umstand, daß der zweite Operand für den Adressenaddierer 132 durch die Bits ROR_21-2-, gegeben ist, wobei das Vorzeichen nach links zu übertragen ist. Die Wähler- bzw. Selektorleitungen für einen von acht Wählern bzw. Selektoren 134C-H werden wie folgt gewonnen:
AUO = DISB-ROR₂₂

AÜ1 = DABR-ROR₂₅
AU2 = ¥MD-D_L

Die Wähl^er- bzw. Selektorleitungen für einen der acht Wähler bzw. Selektoren 135A-G werden wie folgt gewonnen:.

ALO = FINT-DABR* (ROR₂₄ + ROR₂₅) ^{+ DVSB} AL1 = DABR-ROR₂₅
AL2 = DVSB + DDISB

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- 28 - ■"■'■,■ '

Die Adresse in dem Steuerspeieher wird durch das GL-Signal taktgesteuert:

Der Allzweck-Mikrobefehlsdecoder -146 ist in Fig. 6 gezeigt. Ein NAND-Glied 221 decodiert eine Datenübertragung wie folgt:

DFX =

Ein Verknüpfungsglied 222 decodiert eine Grundoperation wie

folgt:

BQP = ROR₀-ROR₁ -ROR₂

Ein Verknüpfungsglied 223 decodiert einen Speicherzyklus wie folgt:

* SMEM =

Ein Verknüpfungsglied 224 decodiert eine UND-Literal-Operation wie folgt: .

ANC = ROR₀-ROR₁-ROR₂-ROr.

Ein Verknüpfungsglied 225 decodiert eine Additions- oder
Subtraktions-Literal-Operation wie folgt:

Ein Verknüpfungsglied 226 decodiert eine ODER-Operation mit der Literal-Operation wie folgt:

0¥C = ROR₀-ROr₁-ROR₂-ROR₃

Ein Verknüpfungsglied 227 decodiert eine Lade-Literal-Operation wie folgt: '

LWC = ROR₀-ROR₁-ROR₂

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Sin Verknüpfungsglied 228 decodiert eine Anpassungstrennstellen-Bedienungsoperation wie folgt:

D"Ä"l -

Der Grundoperationstyp wird durch eine Binär/1-aus-16-Leitungsauswahleinheit 251 decodiert. In entsprechender Weise wird der Datenübertragungsoperationstyp durch einen Binär/1-aus-16-Leitungswähler 250 decodiert. Die Ableitung des Taktsteuersignals KB für die Auswahl des B-Registers zum Zwecke der Aufnahme des Ausgangssignals des Funktionsnetzwerks ist dargestellt. Ein Verknüpfungsglied 243 erzeugt das Signal KB auf das Signal LKB hin, und zwar dadurch, daß eine effektive odermäßige Verknüpfung der Signale LKB und LOAB von dem Binär/1-aus-16-Wähler 250 erfolgt. Das Signal LKB wird auf sämtliche sofortigen Operationsdecodierungen und zusätzliche Decodierung durch die Verknüpfungsglieder 232 bis 243 gewonnen:

Hb = (ANC + a/s + owe + Lwc) . (ROR₆- {ror₂·r75!L+r7^-RT)S₈] )

Zusätzliche Eingangssignale für das KB-Verknüpfungsglied 243 sind die Signale LKU₁, IKB₂, IKS,, 1305^ und !!ÖL: LKB₁ = BOP-ROR₃·ROR₁₁ ·BOP- (RORg+RORg )-( ROR₁₂-RO^₁₃) + ST

+ ACY + SCY + SUB

LKB₂ = (AHC + A/C + OWC)-ROR₆ <ROR₂'ROR^ROR₂*RORg) LKB₃ = ROTR₉-ROR₁₂-RO^₁₃

IiS₄ = (ROr₀-ROR₁-ROR₂-RTSH₆) sim + roRq + saux-sros-siar

LEB₅ = RDMD. (ROR₈-ROR₉ +ROR₇.RC)R₈-ROR₉) + SH8. (ROIg + RORg .ROR₉-ROR₁₀)

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4 rί ·■»' I

In entsprechender Weise wird ein Taktsteuersignal KBR für das Verzweigungsprüfregister durch die Verknüpfungsglieder bis 232 und 244 erzeugt:

KBR = DAI-ROR₅ + (BOP + ANC + A/S + 0¥C + STAB + RDIiD) .ROR_1Q + LBT + (ANC'+ 'A/S + OWC + LWC) 'ROR₄. ^ROR₂«ROR^+SORg-ROR₈)

In entsprechender Weise werden Taktsteuersignale für die Mehrzweckregister (geradzahlige und ungeradzahlige)., die A- und B-Register des Akkumulators und das Anzeigeregister erzeugt, und zwar in Übereinstimmung mit den eine herkömmliche Logik, wie sie in Fig. 6 gezeigt ist, verwendenden Repertoire-Zwangsbedingungen. Ferner werden die Steuersignale für die Rechen- und Logikeinheiten in entsprechender Weise gewonnen. Pur den X-Addierer wird ein erstes genieinsames Signal ADDAl gewonnen:

SXA = IÖEq· ROR₉'WRMD + ROR₈ · ROR₉ · SMSM + STAB ■■'-.'■

ADDA1 = LOAB + SBT + STI + SH8 + LDI +STA + SXA "

Zweite und dritte, zum Teil gemeinsame Signale ADDC₀ und ADDC₁ . sind:

ADDC₀ = MC + AND + ADD + A/S· ROR₉ +-ACY + ROR₈-ROR₉-SMSM

!«.. = EOR + OWC + OR + SUB + ROR_n -A/ S + NEG + SCY

Ein viertes, zum Teil gemeinsames Signal ist SXB1: = LWC + LBT + RÖRg.ST + ROR₈ -ROR₉»ST

Die betreffenden Addierereingangssignale sind: SXADD₀ = ADDA1 + ADDC_Q+ COM

SCADD₁ = ADDA1 + SXB1 + ANC + AIiD + ADDC₀

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SYADD₂ = ADDA1 + COM + ₁
SXADD₃ = ADDA1 + SXB1 + OR + O¥C

Die Y-Addierer-Steuer signale werden in entsprechender Weise gewonnen:

DA = ROR₈·RORq'ST + STA + LDI + STI + SBT

SYADD₀ = DA + COH + ₀

DB = LOAB + SHB + SXA + SXB1

SYADD₁ = DB + DA + ADDC^ + ANC + ADD

SYADD₂ = DA + ADDC₁ + COM₁

SYADD₃ = DA + DB + ADDC_Q + OR + OWC

Ein erstes Steuersignal für denXDP-Schalter ist: DXOP₀ = (ANC + A/S + OWC)[ROR₄+ ROR₆)(ROR₂-ROR₃ + ROR₂

+ ROH₈] + SMEM-ROR₈ · RORg + (SH8 .[ROR₉-ROR₁₁ +

+ SHI-ROR₈ + LOAB)- SXF + (NEG + SBT + [ACY + -[ROR₈-ROR₉ + ROR₇-ROR₈]

+ [AND + OR + EOR + ADD + SÜß] -RÖR_q + LDI-ROR₇) BOP

Dieses Signal wird durch den Aufbau und das Befehlsrepertoire festgelegt. Die übrigen Operanden-Auswahlsteuer signale sind von derselben Form und werden von dein Befehlsrepertoire in derselben Weise gewonnen bzw. abgeleitet.

Die Beziehung zwischen den verschiedenen Registern und den Rechen- und Logikeinheiten ist in Fig. 7 näher dargestellt. Die Rechen- und Logikeinheiten 88 und 99 sind jeweils in zweckmäßiger "weise durch ein Paar von VierrBit-Rechen- und Logikeinheiten gebildet, von denen jeweils eine Einheit dargestellt ist. Die Einheiten erzeugen Ausgangsfunktionen

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und YAq_₇ in Übereinstimmung mit den Signalen auf den betreffenden Funktionsauswahlleitungen SXM)D und SYADD. Beide Einheiten nehmen Operanden XF_Q_y· und XFq_-7 von den. Schaltern 101 und 102 her auf. Während des BXSC-Impulses leitet das Verknüpfungsglied 281 das Operandenbit YOPq an die Rechen- und Logikeinheiten, und zwar über das Verknüpfungsglied 283, welches das Operandenbit invertiert. Das Verknüpfungsglied 282 hat während des EXBC-Impulses keine Auswirkung, da es den EXSC-Impuls als eines seiner Eingangsgrößen erhält. Am Ende des EXEC-Impulses hält der gewissermaßen- einen Verzögerungsschalter bildender Schalter 102 den Operandenbitwert auf Grund des Vorhandenseins des Rückkopplungs-Inverters 284 und der Verknüpfungsglieder 282 und 283 festi Sämtliche Operandenbits werden in dieser Weise festgehalten, so daß dasselbe Register sowohl einen Operanden bereitstellen als auch das Ausgangssignal des Funktionsnetzwerks aufzunehmen vermag, d.h. das Ausgangssignal von den R_Q- und R^-Schaltern 94 und 95. Die Gatter bzw. Verknüpfungsglieder für den Schalter 101 arbeiten in derselben Weise wie die Verknüpf ungsglieder 281 bis 284, jedoch auf die XOP-Operandenbits.

Die· X- und Y-Operanden werden durch die XOP- und YOP-Auswahlschalter 103 und 104 abgegeben. Je Operand wählen die Steuersignale DXOP_0-3 und DYOP_Q_₃ ein Bit von acht Eingangsbits aus. Beide Schalter nehmen Eingangssignale von den A- und B-Teilen des Akkumulators und den geradzahligen und ungeradzahligen Byteteilen 111A bzw. 111B der Mehrzweckregister auf. Die betreffenden geradzahligen und ungeradzahligen Byteteile des Mehrzweckakkumulators sind jeweils durch eine Reihe von 4x16—Zwischenspeicherelemente gebildet, wobei zwei Elemente für eine Information und ein drittes für eine Parität dient.

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Die Auswahl von 4-Bit-Teilen der Speicherelemente erfolgt durch Signale ROR^g, FPTR und CLKUP oder CLKLtf. Die Signale ROR._g werden durch die Decodierung des Mikrobefehls gewonnen, und das Signal ROR₇ bestimmt die geradzahligen oder ungeradzahligen Byte-Hehrzweckregister, d.h. CLKUP und CLKLW. Das Signal FP(ER wird durch das Flipflop 289 erzeugt; es legt fest, welcher Satz von Arbeitsregistern benutzt wird.

Die Eingangssignale für die Register sind die Signale _0-7 und 0RSq_₇ für geradzahlige bzw. ungeradzahlige Teile. Diese Signale werden von Sätzen von einem von vier Auswahlelementen 94 und 95 aufgenommen, deren Ausgangssignale als die Funktionsnetzwerkausgangssignale betrachtet werden. Die Eingangssignale für die Auswahlelemente 94 werden von der

über Rechen- und Logikeinheit 88, dem S_Q-Schalter 92,/die für eine langsame Datenübertragung vorgesehene Dateneingabeleitung SDBI und die für eine schnelle Datenübertragung vorgesehene Dateneingabeleitung FDBI aufgenommen. Die Ausgangssignale der Auswahlelemente 94 werden an verschiedene Elemente abgegeben, einschließlich des A-Akkumulatorregisters 105A und des geradzahligen Mehrzweckregisters 111A. Das A-Akkumulatorregister 1Q5A weist einen Satz von Großsignal-Flipflops, deren erstes mit bezeichnet ist,und einen Satz von Kleinsignal-Flipflops, deren erstes mit 292 bezeichnet ist, auf. Der Satz von Großsignaloder Kleinsignal-Flipflops gibt die A-Akkumulatorregisterjüingangssignale ARq-7 ^an jeweils ein Element von acht Auswahlelementen 103 und 104 ab, und zwar über ein von zwei Auswahlelementen 290 entsprechend dem Signal FPTR. Das eine von vier Auswahlelementen 95 liefert die Funktionsnetzwerkausgangssignale für die X- und Y-Operandenauswahlelemente 103 und 104 und das Speicherelement 111B in derselben Weise. Für die Direktmikrobefehle ist das Steuerspeicherausgaberegister 114 mit

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den Ausv/ahlelementen 104 verbunden. In entsprechender Weise sind das Verzweigungsprüfregister, das aus J-K-Flipflops 106 besteht, und das Anzeigeregister 99 ^an Auswahlelementen 103 in derselben Weise angeschlossen wie das A-Aldcumulatorregister 105A. -

Die zeitlichen Beziehungen sind in Fig. 8 gezeigt. Der •Grundtakt wird von einem Taktsignal RAW-X abgeleitet, welches· eine charakteristische Frequenz von 10MIz besitzt. Von dieser Taktimpulsquelle v/erden das Ausführungsbegrenzungssignal- EXEC, das Ausführungstaktsignal GEXEC und ein erstes phasenverschobenes Taktsignal FOPC abgeleitet bzw. gesteuert. Im allgemeinen erfolgt eine wirksame Taktsteuerung der Register durch die Rückflanke des Ausführungsimpulses.

Wie in Fig. 7 bezüglich des Α-Registers des Akkumulators gezeigt, sind die Arbeitsregister verdoppelt. Diese Arbeitsregister enthalten die Registerreihenanordnung 111, den Akkumulator 105, das Hilfssteuerspeicheradressenregister 128,: das Unterbrechungsadressenregister 129, das Anzeigeregister 199» das Steuerwerkadaptor-Nummernregist'er 121 und das Verzweigungsprüfregister 106. Durch Verwendung von verdoppelten Arbeitsregistern kann ein Unterbrechungsbetrieb schnell und wirkungsvoll ausgelöst werden. Tritt ein Unterbrechungssignal auf den AI-Adaptortrennstellenleitungen auf, so wird die benötigte Antwort hauptsächlich dadurch gegeben, daß das Signal FINT erzeugt wird. Dadurch ist eine richtige Einstellung des FPTR-Flipflops 289 und eine normale Verzweigung auf die den Schaltern 134 und 135 zugeführten Eingangssignale hin sichergestellt, während die Rückkehradresse in dem Unterbrechungsadressenregister 129 reserviert wird.

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Claims

Patentansprüche

Durch Mikroprogramme steuerbare Verarbeitungseinrichtung, dadurch gekennzeichnet,

a) daß eine Verarbeitungsanordnung (100) mit Registereinrichtungen vorgesehen ist, die einen Vorrat an Rechen- und ' Verknüpfungsoperationen auszuführen imstande sind,

b) daß ein Mikrobefehlsregister vorgesehen ist, welches zwei Mikrobefehlsworte festzuhalten imstande ist,

c) daß ein Allzweck-Mikrobefehlsdecoder vorgesehen ist, der auf das erste Wort in dem Mikrobefehlsregister hin die Verarbeitungsanordnung (100) steuert,

d) daß ein Verzweigungsmikrobefehlsdecoder vorgesehen ist, der auf das zweite Wort in dem Mikrobefehlsregister hin selektiv eine Verzweigungsfunktion ausführt, und zwar gleichzeitig mit der Ausführung des ersten Mikrobefehlswortes in dem Hikrobefehlsregister, und

e) daß Übertragungseinriehtungen vorgesehen sind, die selektiv eine Übertragung des zweiten Wortes in die erste Wortposition des Mikrobefehlsregisters ermöglichen.
2. Verarbeitungseinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß der Allzweck-Mikrobefehlsdecoder so ausgelegt ist, daß er auf sämtliche Verzweigungs-Mikrobefehle wie auf NOP-Mikrobefehle anspricht.
3. Verarbeitungseinrichtung, die mehrfach programmierbar ist, insbesondere nach Anspruch 1 oder 2, dadurch gekennzeichnet,

a) daß ein erstes Rechen/Logik-Modul vorgesehen ist, welches eine erste ausgewählte Funktion von zwei Byte-Operanden liefert,

b) daß ein zweites Rechen/Logikmodul vorgesehen ist, welches eine zweite ausgewählte Funktion zweier Byte-Operanden ausführt,

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c) daß Registereinrichtungen vorgesehen sind, welche Operanden an das erste Rechen/Logik-Modul und das zweite Rechen/Logik-Modul abgeben, und

d) daß Logiksteuereinrichtungen vorgesehen sind, die dieselbe Funktion zweier Operanden für die beiden Rechen/

. Logik-Module oder unterschiedliche Funktionen der Operanden für ¥ortübertragungsoperationen auswählen.
4. Verarbeitungseinrichtung nach Anspruch 3, dadurch gekennzeichnet, daß ein Vergleicher vorgesehen ist, der an die beiden Rechen-Module angeschlossen ist uiid der eine Differenz in den Byte-Ausgangssignalen der Module festzustellen gestattet, und daß Paritätsprüfer vorgesehen sind, die auf die betreffenden Byte-Operanden von den Registereinrichtungen hin Wortübertragungsfehler zu erkennen gestatten.
5. Verarbeitungseinrichtung nach Anspruch 3> dadurch gekennzeichnet, daß ein Mikrobefehlsregister vorgesehen'ist, welches zwei Mikrobefehlsworte festzuhalten imstande ist., daß ein Allzweck-Mikrobefehlsdecoder vorgesehen ist, der auf das erste Mikrobefehlswort in dem Mikrobefehlsregister hin eine Verarbeitungsfunktion auswählt, und daß ein Verzweigungs-Mikrobefehlsdecoder vorgesehen ist, der auf das zweite Mikrobefehlswort in deta Mikrobefehlsregister hin eine Verzweigung gleichzeitig mit der Ausführung des ersten Mikrobefehlswortes freigibt.
6. Verarbeitungseinrichtung, die mikroprogrammierbar ist, insbesondere nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, . . ·

a) daß ein Mikrobefehlsregister vorgesehen ist, welches

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einen ersten geradzahligen Teil für die Speicherung von Mikrobefehlen von geradzahligen Speicherplätzen eines Steuerspeichers und einen zweiten, ungeradzahligen Teil für die Speicherung von Mikrobefehlen aus ungeradzahligen Speicherplätzen enthält,

b) dai3 ein Steuer speicher mit dem Mikrobefehlsregister verbunden ist und geradzahlige/ungeradzahlige Mikrobefehlspaare parallel an die geradzahligen bzw. ungeradzahligen Registerteile abgibt,

c) daß ein Allzweck-Mikrobefehlsdecoder mit dem geradzahligen Teil des Mikrobefehlsregisters verbunden ist und die durch den Mikrobefehl bezeichnete Operation festzulegen gestattet,

d) daß ein Verzweigungsmikrobefehlsdecoder mit dem ungeradzahligen Teil des Mikrobefehlsregisters verbunden ist und eine durch den ungeradzahligen Mikrobefehl bezeichnete. Verzweigungsoperation zu erkennen gestattet,

e) daß ein Steuerspeicheradressenregister mit dem Steuerspeicher verbunden ist und zwei Mikrobefehle auszuwählen gestattet,

f) daß mit dem Steuerspeicheradressenregister und dem Mikrobefehlsregister eine Adressenänderungseinrichtung verbunden ist, welche den Inhalt des SteuerSpeicheradressenregisters in Übereinstimmung mit der Codierung in dem ungeradzahligen Teil des Mikrobefehlsregisters zu modifizieren gestattet,

g) daß mit dem Steuerspeicheradressenregister eine Verzweigiingssteuereinrichtung verbunden ist, die selektiv den Inhalt des betreffenden Steuerspeicheradressenregisters zu modifizieren und das adressierte Mikrobefehlspaar aus dem Steuerspeicher in das Mikrobefehlsregister während der Ausführung eines geradzahligen Mikrobefehls

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zu führen gestattet, und zwar auf die Ermittelung eines Verzweigungszustands in der Codierung eines, ungeradzahligen Befehls durch den Verzweigungsde.coder, h) daß mit dem Allzweck-Mikrobefehlsdecoder eine Verarbeitungsanordnung verbunden ist, die ein Akkumulatorregister enthält, welches einen Vorrat an Datenverarbeitungsfunktionen in Übereinstimmung mit dem Inhalt des geradzahligen Teiles des Mikrobefehlsregisters bereitstellt, und i) daß Übertragungseinrichtungen vorgesehen sind, die die. geradzahligen und ungeradzahligen Teile des Mikrobefehlsregisters verbinden und die durch den Verzweigungs-Mikrobefehlsdecoder gesteuert selektiv den Inhalt des ungeradzahligen Teiles in den geradzahligen Teil des Mikrobefehlsregisters während der Ausführung eines geradzahligen , Mikrobefehls in dem Fall übertragen, daß der Decoder eine Verzweigungsoperation nicht auswählt.

Verarbeitungseinrichtung nach Anspruch 6, dadurch gekennzeichnet, daß ein Anzeigeregister vorgesehen ist, das durch die Verarbeitungsanordnung derart gesteuert ist, daß der Inhalt des Anzeigeregisters eine Information speichert, die kennzeichnend ist für Bedingungen, die bei der Ausführung einer Datenverarbeitungsfunktion, einschließlich einer Null-Ergebnis-Anzeige, hervorgerufen werden,und daß mit dem Anzeigeregister und der Verzweigungssteuereinrichtung eine bedingt ansprechende Verzweigungssteuereinrichtung verbunden ist, die selektiv die Weiterleitung des adressierten Mikrobefehlspaares an das Mikrobefehlsregister sperrt.

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Leerserte