JPS6329870A - デバイス装置のアクセス制御回路 - Google Patents
デバイス装置のアクセス制御回路Info
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- JPS6329870A JPS6329870A JP17315586A JP17315586A JPS6329870A JP S6329870 A JPS6329870 A JP S6329870A JP 17315586 A JP17315586 A JP 17315586A JP 17315586 A JP17315586 A JP 17315586A JP S6329870 A JPS6329870 A JP S6329870A
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- 239000013256 coordination polymer Substances 0.000 description 2
- 241001455214 Acinonyx jubatus Species 0.000 description 1
- 102100031005 Epididymal sperm-binding protein 1 Human genes 0.000 description 1
- 101001063556 Homo sapiens Epididymal sperm-binding protein 1 Proteins 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4234—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus
- G06F13/4243—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus with synchronous protocol
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ＣＰＵとメモリー装置およびパラレルのデー
ターバスをもったデバイス装置を含む電子機器に関する
。
ターバスをもったデバイス装置を含む電子機器に関する
。
パーソナルコンピューターに使用されるＣＰＵニハ、８
ｂ ｉ を長Ｏチーター’ｔ４＋ッ８ ｂ ｉ ｔＣ
ＰＵと、１６ｂｉｔ長のデーターをもっ１６ｂｉｔＣＰ
Ｕなどがある。また１６ｂｉｔＣＰＵの中にも、外部へ
出ているデーター長が８ｂｉｔのものがある。こうした
、８ｂｉｔ長のデーターが外部へ出ているＣＰＵをここ
では、８ｂｉｔＣＰＵと呼ぶことにする。このＢｂｔｔ
ＣＰＵを想定して設計された回路構成において、使用さ
れる８ｂｉｔ長データーのデバイス装置は、ＲＤ、ＷＲ
倍信号よって、８ｂｉｔづつのデーターの授受をＣＰＵ
との間で行なっている一方１６ｂｉｔＣＰＵは、１６ｂ
ｉ を長のデーターを、−度に授受可能であるが、Ｂｂ
ｌｔ長データーのデバイス装置と１６ｂｉｔのデーター
を授受するには、２回のアクセスが必要であった。
ｂ ｉ を長Ｏチーター’ｔ４＋ッ８ ｂ ｉ ｔＣ
ＰＵと、１６ｂｉｔ長のデーターをもっ１６ｂｉｔＣＰ
Ｕなどがある。また１６ｂｉｔＣＰＵの中にも、外部へ
出ているデーター長が８ｂｉｔのものがある。こうした
、８ｂｉｔ長のデーターが外部へ出ているＣＰＵをここ
では、８ｂｉｔＣＰＵと呼ぶことにする。このＢｂｔｔ
ＣＰＵを想定して設計された回路構成において、使用さ
れる８ｂｉｔ長データーのデバイス装置は、ＲＤ、ＷＲ
倍信号よって、８ｂｉｔづつのデーターの授受をＣＰＵ
との間で行なっている一方１６ｂｉｔＣＰＵは、１６ｂ
ｉ を長のデーターを、−度に授受可能であるが、Ｂｂ
ｌｔ長データーのデバイス装置と１６ｂｉｔのデーター
を授受するには、２回のアクセスが必要であった。
１６ｂｌｔＣＰＵを想定して設計された回路においては
、最下位アドレス（ＡＯ）は、１６ｂｉｔデーターバス
の下位側が授受可能かどうかを示す信号として用いられ
、下位０１１のデーターバスに接続されるデバイス装置
のアドレスは、偶数でなければならず、また、データー
バスの上位側に接続されるデバイス装置のアドレスは、
奇数でなければならないという制限があった。
、最下位アドレス（ＡＯ）は、１６ｂｉｔデーターバス
の下位側が授受可能かどうかを示す信号として用いられ
、下位０１１のデーターバスに接続されるデバイス装置
のアドレスは、偶数でなければならず、また、データー
バスの上位側に接続されるデバイス装置のアドレスは、
奇数でなければならないという制限があった。
本発明は、１６ｂｉｔＣＰＵが８ｂｉ を長データーの
デバイス装置との間で、１６ｂｉｔ長のデーターを授受
する場合にも、１６ｂｌｔＣＰＵとしては１回のアクセ
スで可能にし、さらに、 ８ｂ ｉ を長データーのデ
バイス装置のアドレスは、奇数、偶数のどちらでも可能
にする。
デバイス装置との間で、１６ｂｉｔ長のデーターを授受
する場合にも、１６ｂｌｔＣＰＵとしては１回のアクセ
スで可能にし、さらに、 ８ｂ ｉ を長データーのデ
バイス装置のアドレスは、奇数、偶数のどちらでも可能
にする。
以下発明の詳細な説明する。（第１図参照）デバイス１
は、ＣＰＵ２とデーターの授受を行ナウデバイスで、そ
のデーターフィン６は、８ビット幅をもつ、ＣＰＵ２側
のデーターフィン７と８はそれぞれ８ビット幅であり、
７が上位側、８が下位側で、合計１６ビットである。
は、ＣＰＵ２とデーターの授受を行ナウデバイスで、そ
のデーターフィン６は、８ビット幅をもつ、ＣＰＵ２側
のデーターフィン７と８はそれぞれ８ビット幅であり、
７が上位側、８が下位側で、合計１６ビットである。
データーツイン６と７ｐ８Ｖｉ、データ切換回路３で接
続されており、その制御を行なう制御回路４からデータ
切換回路制御信号１９が接続されている。
続されており、その制御を行なう制御回路４からデータ
切換回路制御信号１９が接続されている。
制御回路４はＣＰＵ２からのステータス信号１０によっ
てＣＰＵ２が、デバイス１に対するデータの読み出し、
あるいは書き込みを実行するのかを知り、またＡＯアド
レス１１と、ＢＨＥ（上位バスアクセスＥｒｒａｂｌｅ
信号）１２によって、ＣＰＵ２が、デバイス１に対し、
１６ビットデーター授受を実行しようとしているのか、
８ビットデーター授受を実行しようとしているのかを知
る。
てＣＰＵ２が、デバイス１に対するデータの読み出し、
あるいは書き込みを実行するのかを知り、またＡＯアド
レス１１と、ＢＨＥ（上位バスアクセスＥｒｒａｂｌｅ
信号）１２によって、ＣＰＵ２が、デバイス１に対し、
１６ビットデーター授受を実行しようとしているのか、
８ビットデーター授受を実行しようとしているのかを知
る。
８ピツトデーターの授受である場合には、ＣＰＵ２７）
データーバスフィンの上位側７をデバイス仰１のデータ
ーフィン６と結びつけるのか、下位側８を６と結びつけ
るのかを、ＡＯアドレス１１とＢＨＥ １２で判断する
。ＡＯアドレス１１が６ＬＯＷ“の場合、８と６を結び
つけるように制御回路４が信号１９を出し、データー切
換回路５で８と６がデーターを通すように結ばれる。Ｂ
ＨＥ１２が°ＬＯＷ’の場合は、データー切換回路５で
７と６が結ばれる。データー切換回路５での、データー
の流れる方向は、ＣＰＵ２からのステータス信号１０に
よって決まる。デバイス１かものデーターの読み出しの
場合、制岬回路４からのＲＤ信号１３が、アクティブと
なり、デバイス１からデーターが読み出される。読み出
されたデーターはデーター切換回路３で結びつけられて
いるＣＰＵ２ ’ｔｌ１１１１のデークーライン、７か
８を通して、ＣＰＵ２へ入る。−また、ステータス信号
が、谷き込みを示していた場合、制御回路４からのＷＲ
信号１４がアクティブとなり、データーは、データー切
換回′Ｋｌｒ３で結ばれている７か８のデーターライン
から、６のデーターラインを通って、デバイス１へ書き
込まれる。
データーバスフィンの上位側７をデバイス仰１のデータ
ーフィン６と結びつけるのか、下位側８を６と結びつけ
るのかを、ＡＯアドレス１１とＢＨＥ １２で判断する
。ＡＯアドレス１１が６ＬＯＷ“の場合、８と６を結び
つけるように制御回路４が信号１９を出し、データー切
換回路５で８と６がデーターを通すように結ばれる。Ｂ
ＨＥ１２が°ＬＯＷ’の場合は、データー切換回路５で
７と６が結ばれる。データー切換回路５での、データー
の流れる方向は、ＣＰＵ２からのステータス信号１０に
よって決まる。デバイス１かものデーターの読み出しの
場合、制岬回路４からのＲＤ信号１３が、アクティブと
なり、デバイス１からデーターが読み出される。読み出
されたデーターはデーター切換回路３で結びつけられて
いるＣＰＵ２ ’ｔｌ１１１１のデークーライン、７か
８を通して、ＣＰＵ２へ入る。−また、ステータス信号
が、谷き込みを示していた場合、制御回路４からのＷＲ
信号１４がアクティブとなり、データーは、データー切
換回′Ｋｌｒ３で結ばれている７か８のデーターライン
から、６のデーターラインを通って、デバイス１へ書き
込まれる。
この、８ｂｉｔデーター授受に関しては、単にデーター
バスフィンの切換えを行なうだけでありＣＰＵからのＡ
Ｏアドレス１１は、デバイス１へのＡＯアドレス１５と
同じであり、デバイス１がらのウェイト要求信号１６も
ＣＰＵへのウェイト要求鱈号１８と同じである。
バスフィンの切換えを行なうだけでありＣＰＵからのＡ
Ｏアドレス１１は、デバイス１へのＡＯアドレス１５と
同じであり、デバイス１がらのウェイト要求信号１６も
ＣＰＵへのウェイト要求鱈号１８と同じである。
１６ビットデーターの授受である場合（Ａ○アドレス１
１とＢＨＥ１２が共に’ＬＯＷ’のとき）には、データ
ーバスフィン６は、データーバスライン７．８と時分割
で結びつけられる。
１とＢＨＥ１２が共に’ＬＯＷ’のとき）には、データ
ーバスフィン６は、データーバスライン７．８と時分割
で結びつけられる。
デバイス１へＣＰＵ２から１６ビノトデークーを書き込
む場合、制御回路４は１回目の書き込みとして、データ
ー切換回路３で、８と６を結び、Ｗ ＲＣＭ号１４をア
クティブにする。そのときの、デバイス側ＡＯアドレス
１５は’ＬＯＷ’にする。
む場合、制御回路４は１回目の書き込みとして、データ
ー切換回路３で、８と６を結び、Ｗ ＲＣＭ号１４をア
クティブにする。そのときの、デバイス側ＡＯアドレス
１５は’ＬＯＷ’にする。
この１回目のデーター書き込みののち、ＷＲ信号１４を
インアクティグＫＬ、データー切換回路３で、７と６を
結ぶように切換える。デバイス側ＡＯアドレス１５をｌ
Ｈｉｇ ｈ ｌにして、ＷＲ信号１４をアクティブに
し、２回目の書き込みを行なう０ デバイス１からＣＰＵ２へ１６ビットデーターを読み出
す場合、制御回路４は、１回目の読み出しとして、デー
ターフィン６と、切換回路３のラッチ回路２１を結び、
ＡＯアドレス１５を”ＬＯＷｏにして、ＲＤ信号１３を
アクティブにし、ＲＤ倍信号インアクティブになるエツ
ジで、データーライン６のデーターをラッチ回路２１に
ラッチする。２回目の読み出しとして、切換回路３で、
データーライン６と７を結び、かつ、ラッチ回路２１の
出力をデーターライン８と結ぶ。ＡＯアドレス１５を’
Ｈｉｇｈ’にして、ＲＤ信号１３をアクティブにし、デ
バイス１からデーターを読み出す。ＣＰＵ１は、ラッチ
回路２１から、デバイス１のアドレスＡＯが’ＬＯＷ”
のときのデーターを、データーライン８を通して、また
、アドレスＡＯがｌ Ｈｉ ｇ）、 ｌのときのデータ
ーを、データーフィン７を通して同時に読み出せる（１
６ビットデーター読み出し）。ウェイト回路５は、１６
ビットデーター授受では、制御回路４が、ｄＰＵ２に代
って２回の８ビットデーターア′クセスを、デバイス１
と行なうため、ＣＰＵ２にウェイト要求を出す必要があ
シ、デバイス１からのウェイト要求１６がなくても、Ｃ
ＰＵ２へのウェイト要求１８ｔ−出力する。また、デバ
イス１からのウェイト要求１６が、生じた場合、、ＣＰ
Ｕ２へのウェイト要求１８に変換する。また、制御回路
４へもウェイト要求１６が生じたことを知らせるため、
ウェイト信号１７を発生させる。この信号１７によって
、制御回路４は、デバイス１への２回のアクセスに対し
、それぞれウェイトを入れることができる。
インアクティグＫＬ、データー切換回路３で、７と６を
結ぶように切換える。デバイス側ＡＯアドレス１５をｌ
Ｈｉｇ ｈ ｌにして、ＷＲ信号１４をアクティブに
し、２回目の書き込みを行なう０ デバイス１からＣＰＵ２へ１６ビットデーターを読み出
す場合、制御回路４は、１回目の読み出しとして、デー
ターフィン６と、切換回路３のラッチ回路２１を結び、
ＡＯアドレス１５を”ＬＯＷｏにして、ＲＤ信号１３を
アクティブにし、ＲＤ倍信号インアクティブになるエツ
ジで、データーライン６のデーターをラッチ回路２１に
ラッチする。２回目の読み出しとして、切換回路３で、
データーライン６と７を結び、かつ、ラッチ回路２１の
出力をデーターライン８と結ぶ。ＡＯアドレス１５を’
Ｈｉｇｈ’にして、ＲＤ信号１３をアクティブにし、デ
バイス１からデーターを読み出す。ＣＰＵ１は、ラッチ
回路２１から、デバイス１のアドレスＡＯが’ＬＯＷ”
のときのデーターを、データーライン８を通して、また
、アドレスＡＯがｌ Ｈｉ ｇ）、 ｌのときのデータ
ーを、データーフィン７を通して同時に読み出せる（１
６ビットデーター読み出し）。ウェイト回路５は、１６
ビットデーター授受では、制御回路４が、ｄＰＵ２に代
って２回の８ビットデーターア′クセスを、デバイス１
と行なうため、ＣＰＵ２にウェイト要求を出す必要があ
シ、デバイス１からのウェイト要求１６がなくても、Ｃ
ＰＵ２へのウェイト要求１８ｔ−出力する。また、デバ
イス１からのウェイト要求１６が、生じた場合、、ＣＰ
Ｕ２へのウェイト要求１８に変換する。また、制御回路
４へもウェイト要求１６が生じたことを知らせるため、
ウェイト信号１７を発生させる。この信号１７によって
、制御回路４は、デバイス１への２回のアクセスに対し
、それぞれウェイトを入れることができる。
第２図に、８ビットデーターをデバイス１に書き込むと
きの、タイミングチャートを示す。ステータス信号１０
によって書き込みであることを知υ、ＣＰＵ２側のデー
ターライン７″または８のデーｐ−ｔ−、デバイス側デ
ーターライン６にのせ、ＷＲ信号１４でデバイス１に書
き込む動作を表わしている。
きの、タイミングチャートを示す。ステータス信号１０
によって書き込みであることを知υ、ＣＰＵ２側のデー
ターライン７″または８のデーｐ−ｔ−、デバイス側デ
ーターライン６にのせ、ＷＲ信号１４でデバイス１に書
き込む動作を表わしている。
第３図に、８ピツトデーターをデバイス１から読み出す
ときの、タイミングチャートを示す。ステータス信号１
０によって読み出しであることを知り、ＲＤ信号１３で
デバイス１からデバイス側データーライン６にデーター
を読み出しＣＰＵ側のデーターフィン７または８を通し
て、ＣＰＵ２がデーターを読み取る動作を表わしている
０第４図に、１６ビットデーターをデバイス１に書き込
むときの、タイミングチャートを示す。ステータス信号
１０によって書き込みでちることを知り、またＣＰＵ側
のＡＯアドレス１１およびＢＨＥ ｉ号１２によって、
１６ビット長のデーター授受であることを知る。制御回
路４がＣＰＵ２に代りて２回の書き込みアクセスを実行
するための期間を要求するために、ＣＰＵへのウェイト
要求信号１８をアクティブ（アクティブＬＯＷである）
にする。デバイスＩｔ Ａ Ｏアドレス１５を” ＬＯ
Ｗ’ニジて、ＣＰＵｇＡｌデーターフィン８の下位デー
ターを書き込むことを、デバイス１に知らせ、ＣＰＵ
’ｕｌｌデーターライン８の下位データーをデバイス側
データーライン６にのせ、１回目のＷＲ信号１４をアク
ティブにすることでデバイス１に書き込む。次に、デバ
イス側ＡＯアドレス１５を’Ｈｉｇｈ’にしてＣＰＵ側
のデーターライン７の上位データーを書き込むことを、
デバイス１に知らせ、ＣＰＵ側のデーターライン７の上
位データーをデバイス１１１１データーフイン６にのせ
、２回目のＷＲｆｆｉ号１４をアクティブにすることに
よってデバイス１に書き込む。
ときの、タイミングチャートを示す。ステータス信号１
０によって読み出しであることを知り、ＲＤ信号１３で
デバイス１からデバイス側データーライン６にデーター
を読み出しＣＰＵ側のデーターフィン７または８を通し
て、ＣＰＵ２がデーターを読み取る動作を表わしている
０第４図に、１６ビットデーターをデバイス１に書き込
むときの、タイミングチャートを示す。ステータス信号
１０によって書き込みでちることを知り、またＣＰＵ側
のＡＯアドレス１１およびＢＨＥ ｉ号１２によって、
１６ビット長のデーター授受であることを知る。制御回
路４がＣＰＵ２に代りて２回の書き込みアクセスを実行
するための期間を要求するために、ＣＰＵへのウェイト
要求信号１８をアクティブ（アクティブＬＯＷである）
にする。デバイスＩｔ Ａ Ｏアドレス１５を” ＬＯ
Ｗ’ニジて、ＣＰＵｇＡｌデーターフィン８の下位デー
ターを書き込むことを、デバイス１に知らせ、ＣＰＵ
’ｕｌｌデーターライン８の下位データーをデバイス側
データーライン６にのせ、１回目のＷＲ信号１４をアク
ティブにすることでデバイス１に書き込む。次に、デバ
イス側ＡＯアドレス１５を’Ｈｉｇｈ’にしてＣＰＵ側
のデーターライン７の上位データーを書き込むことを、
デバイス１に知らせ、ＣＰＵ側のデーターライン７の上
位データーをデバイス１１１１データーフイン６にのせ
、２回目のＷＲｆｆｉ号１４をアクティブにすることに
よってデバイス１に書き込む。
第５図に、１６ビットデーターをデバイス１から読み出
すときの、タイミングチャートを示す〇ステータス信号
１０によって読み出しであることを知り、またＣＰＵ側
のＡＯアドレス１１およびＢＨＥ信号１２によって、１
６ピツト畏のデーター授受でおることを知る。制御回路
４がＣＰＵ２に代って２回の読み出しアクセスを実行す
るだめの期間を要求するために、ＣＰＵへのウェイト要
求信号１８をアクティブにする。デバイス（ｍＡＯアド
レス１５を’ＬＯＷ’ にして１回目のＲＤｆｆｉ号
１３をアクティブにする。これによってデバイス１から
、デバイス側データーフィン６を通してデーター切換回
路３内のラッチ回路２１にラッチする。デバイス側ＡＯ
アドレス１５ｆ”Ｈｉｇｈ”にして２回目のＲＤ信号１
３をアクティブにし、デバイス１からデバイス側データ
ーライン６を通してデーターを読み出す。このデーター
をデーター切換回路３でＣＰＵ側データーライン７にの
せまた、１回目で読み出し、ラッチ回路２１にラッチし
であるデーターを、ＣＰＵ側データーライン８にのせ、
１６ビットデーターとして、ＣＰＵ２が読み取る。
すときの、タイミングチャートを示す〇ステータス信号
１０によって読み出しであることを知り、またＣＰＵ側
のＡＯアドレス１１およびＢＨＥ信号１２によって、１
６ピツト畏のデーター授受でおることを知る。制御回路
４がＣＰＵ２に代って２回の読み出しアクセスを実行す
るだめの期間を要求するために、ＣＰＵへのウェイト要
求信号１８をアクティブにする。デバイス（ｍＡＯアド
レス１５を’ＬＯＷ’ にして１回目のＲＤｆｆｉ号
１３をアクティブにする。これによってデバイス１から
、デバイス側データーフィン６を通してデーター切換回
路３内のラッチ回路２１にラッチする。デバイス側ＡＯ
アドレス１５ｆ”Ｈｉｇｈ”にして２回目のＲＤ信号１
３をアクティブにし、デバイス１からデバイス側データ
ーライン６を通してデーターを読み出す。このデーター
をデーター切換回路３でＣＰＵ側データーライン７にの
せまた、１回目で読み出し、ラッチ回路２１にラッチし
であるデーターを、ＣＰＵ側データーライン８にのせ、
１６ビットデーターとして、ＣＰＵ２が読み取る。
以上、８ビットと１６ピツトを例にとり説明したが本発
明は、これに限定されるものではなく、ｎビットと２ｎ
ビットの場合にも適用できる。
明は、これに限定されるものではなく、ｎビットと２ｎ
ビットの場合にも適用できる。
８ビット長データーをもつデバイスに対しても１６ビッ
トＣＰＵ自身は、Ｗｏｒｄアクセス（１６ビット長デー
ター授受）が実行でき、かつ、８ビット長データーをも
つデバイスのアドレスとして奇数、偶数どちらかに限定
することなく使用できる。すなわち、従来、１６ピツ）
ＣＰＵに接続される８ビット長デバイスは、いくつかの
アドレスでそのデバイスが選択されなければならない場
合その選択されるアドレスは奇数あるいは偶数と限定し
なけれにならず、（例えば、０番地と２番地というよう
に偶数に）奇数と偶数番地を同時に選択アドレスとして
使うことはできなかった。これに対し本発明回路によっ
て、１６ビツ）ＣＰＵに接続される８ビット長データー
のデバイスでも偶数、奇数をとりまぜて、選択アドレス
として使用することができる（例えば、０番地、１番地
、２番地に対してデバイスが選択されるようにできる）
。
トＣＰＵ自身は、Ｗｏｒｄアクセス（１６ビット長デー
ター授受）が実行でき、かつ、８ビット長データーをも
つデバイスのアドレスとして奇数、偶数どちらかに限定
することなく使用できる。すなわち、従来、１６ピツ）
ＣＰＵに接続される８ビット長デバイスは、いくつかの
アドレスでそのデバイスが選択されなければならない場
合その選択されるアドレスは奇数あるいは偶数と限定し
なけれにならず、（例えば、０番地と２番地というよう
に偶数に）奇数と偶数番地を同時に選択アドレスとして
使うことはできなかった。これに対し本発明回路によっ
て、１６ビツ）ＣＰＵに接続される８ビット長データー
のデバイスでも偶数、奇数をとりまぜて、選択アドレス
として使用することができる（例えば、０番地、１番地
、２番地に対してデバイスが選択されるようにできる）
。
第１図は本発明の一実施例の構成を示すブロック図であ
る。 第２図は８ビットデーターを書き込む時のタイムチャー
ト。 第５図は８ビットデーターを読み出す時のタイムチャー
ト。 第４図は１６ビットデーターを書き込む時のタイムチャ
ート。 第５図は１６ビットデーターを読み出す時のタイムチャ
ート。 以 上
る。 第２図は８ビットデーターを書き込む時のタイムチャー
ト。 第５図は８ビットデーターを読み出す時のタイムチャー
ト。 第４図は１６ビットデーターを書き込む時のタイムチャ
ート。 第５図は１６ビットデーターを読み出す時のタイムチャ
ート。 以 上
Claims (1)
- ２ｎ（ｎは整数）ビットデーター長をもつ２ｎビットＣ
ＰＵと、ｎビットデーター長をもつデバイス装置間で、
データーの授受を行なう装置において、２ｎビット長デ
ーターバスと、ｎビット長データーバスを接続するデー
ター切換え回路と、ｎビットデーター長デバイス装置へ
のデーター書き込みストロープ信号（以下、ＷＲと略す
）と読み出し要求信号（以下、ＲＤと略す）を生成する
回路と、前記ｎビットデーター長デバイス装置への、最
下位アドレス（以下、ＡＯと略す）の生成回路と、前記
各回路を動作させるのに必要なウェイト数（２ｎビット
ＣＰＵにおけるＣＰＵクロック単位でのクロック数を意
味する。以下、ウェイト数と略す）を確保するためと、
前記デバイス装置からのウェイト要求をＣＰＵに伝え、
さらに前記ＷＲとＲＤを延長させるための回路とからな
ることを特徴とするデバイス装置のアクセス制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17315586A JPS6329870A (ja) | 1986-07-23 | 1986-07-23 | デバイス装置のアクセス制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17315586A JPS6329870A (ja) | 1986-07-23 | 1986-07-23 | デバイス装置のアクセス制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6329870A true JPS6329870A (ja) | 1988-02-08 |
Family
ID=15955122
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17315586A Pending JPS6329870A (ja) | 1986-07-23 | 1986-07-23 | デバイス装置のアクセス制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6329870A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0414159A (ja) * | 1990-05-07 | 1992-01-20 | Fujitsu Ltd | データバス切替回路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6111873A (ja) * | 1984-06-28 | 1986-01-20 | Kokusai Electric Co Ltd | １６ビツトマイクロプロセツサによる８ビツトおよび１６ビツトの各周辺装置へのアクセス方法 |
| JPS61151769A (ja) * | 1984-12-26 | 1986-07-10 | Hitachi Ltd | バス駆動装置 |
-
1986
- 1986-07-23 JP JP17315586A patent/JPS6329870A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6111873A (ja) * | 1984-06-28 | 1986-01-20 | Kokusai Electric Co Ltd | １６ビツトマイクロプロセツサによる８ビツトおよび１６ビツトの各周辺装置へのアクセス方法 |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0414159A (ja) * | 1990-05-07 | 1992-01-20 | Fujitsu Ltd | データバス切替回路 |
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